JP2677342B2

JP2677342B2 - 携帯形半導体記憶装置システム

Info

Publication number: JP2677342B2
Application number: JP1077979A
Authority: JP
Inventors: 正俊木村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-03-31
Filing date: 1989-03-31
Publication date: 1997-11-17
Anticipated expiration: 2012-11-17
Also published as: JPH02259893A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は携帯形半導体記憶装置システム、特にCPU
を持たない携帯形半導体記憶装置の記憶データの秘密保
護に関するものである。

［従来の技術］第６図に従来のCPUを持たない携帯形半導体記憶装置
として、ICメモリカードの概略的な内部構成を示す。IC
メモリカード（１）において、主記憶部（４）は複数の
半導体メモリ（4a）〜（4n）から構成される。チップ選
択回路（３）はチップ選択信号線（16a）〜（16n）によ
って各半導体メモリ（4a）〜（4n）を制御する。電源切
換回路（２）は電源入力線（８）の電圧が規定値レベル
に達すると電源入力線（８）と内部電源線（９）とを電
気的に接続させ、同時に保護信号線（10）を“H"レベル
にしてチップ選択回路（３）を動作可能な状態にする。
さらにバッテリ（５）、電流制御抵抗（６）、逆充電防
止ダイオード（７）とから構成されている回路は、電源
入力線（８）からの給電が無い時に主記憶部（４）の記
憶データの保持を行う。そしてICメモリカード（１）が
接続されている端末機（図示せず）等からのカード外部
からの主記憶部（４）へのアクセスは、アドレスバス
（11）、データバス（12）、カードセレクト信号線（1
3）、ライトイネーブル信号線（14）およびアウトプッ
ト・イネーブル信号線（15）からなるインターフェース
バス（42）を介して行う。

第６図の構成からも明らかなように、半導体メモリ
（4a）〜（4n）はスタティクRAMである。従って電源入
力線（８）からの給電が無い時に記憶データを保持する
ために、バッテリ（５）が設けられている。電源切換回
路（２）は電源入力線（８）が規定値レベル以上にある
時は、電源入力線（８）と内部電源線（９）の間を電気
的に接続し、同時に保護信号線（10）から“H"レベルの
信号をチップ選択回路（３）の端子（G₁）に供給する。
また電源入力線（８）の電圧が規定値レベル以下の時に
は、電源切換回路（２）は電源入力線（８）と内部電源
線（９）との間を遮断すると同時に、“L"レベルの信号
をチップ選択回路（３）の端子（G₁）に供給する。今端
末機にICメモリカード（１）が挿入され電源入力線
（８）が規定値レベル以上にある時は、内部電源線
（９）に電力が供給され、チップ選択回路（３）の端子
（G₁）が“H"レベルにあるのでの、主記憶部（４）はカ
ード外部からアクセス可能な状態となる。この状態にお
いて、端末機はインターフェースバス（42）を介して主
記憶部（４）に対して書き込みあるいは読み出し動作が
可能である。この書き込みおよび読み出し動作は周知の
ものであるので説明は省略する。次に電源入力線（８）
が規定値レベル以下の時あるいは端末機からの電力供給
が無い時には、電源入力線（８）と内部電源線（９）の
間は遮断状態となる。しかし、バッテリ（５）から電流
制御抵抗（６）および逆充電防止ダイオード（７）を介
して内部電源線（９）へ電力が供給されるため、主記憶
部（４）の記憶データは保持される。またこの時、チッ
プ選択回路（３）の端子（G₁）は“L"レベルにされるの
で、カード外部からの主記憶部（４）へのアクセスはで
きない状態となる。

上述したように、入力電源線（８）の電圧が規定値レ
ベル以上の期間は、インターフェースバス（42）を介し
て主記憶部（４）へ自由にアクセスが可能であり、主記
憶部（４）の記憶データの盗用また偽造は容易に可能で
あり、またこれを防止する手段は特に設けられていな
い。従来、CPUを備えた記憶装置においては、機密保護
機能を持たせた公知例は存在するが、一般に受動的機能
部品で構成された記憶装置で機密保護機能を持たせるこ
とは難しい。

［発明が解決しようとする課題］以上のように従来の携帯形半導体記憶装置、例えばメ
モリカード、メモリパック、あるいはメモリカートリッ
ジ等は端末機から自由に記憶部へのアクセスが可能で、
記憶データの盗用また偽造は容易に可能である。これは
従来のものは受動的機能部品の集合体であるから、機密
保護機能を持たせることは困難であったからである。従
ってCPUを内蔵させて、その能動的機能に依存する手段
によって機密保護機能を持たせる場合が多い。この場
合、従来のインターフェースバスの他にCPUのインター
フェースバスが必要になる等の課題があった。

この発明は上記のような課題を解決するためになされ
たもので、受動的機能部品のみの構成によって、暗証コ
ード列による暗証機能を持たせ、極めて記憶データの盗
用、偽造が困難な保護機能を有する携帯形半導体記憶装
置を備えた携帯形半導体記憶装置システムを得ることを
目的とする。

［問題点を解決するための手段］この発明に係る携帯形半導体記憶装置では、不揮発性
記憶手段および照合手段を設けて、不揮発性記憶手段内
に記憶された暗証コード列と端末機とのインターフェー
スバスからのデータコードを照合手段で比較し、その一
致信号を主記憶手段のためのアクセス制御手段に供給す
るようにしたものである。

［作用］この発明の携帯用半導体記憶装置すなわちICメモリカ
ードにおいては、不揮発性記憶手段に解読テキストおよ
び暗証コード列がそれぞれ記憶されている。暗証コード
列はカード内の照合手段へ、また解読テキストはカード
外部の端末機まで読み出すことができる。端末機側にお
いて、読み出された解読テキストにキーインされたユー
ザの暗証番号（PIN）が組み合わされた、不揮発性記憶
手段での暗証コード列のアドレスおよび読み出す順序、
並びに実際の暗証コード列の内容が解読される。そして
解読された暗証コード列のアドレスおよび読み出し順に
従って、暗証コード列が不揮発性記憶手段から照合手段
へ読み出される。また、端末機で解読された暗証コード
列がカード内の照合手段へ送出され、不揮発性記憶手段
から読み出された暗証コード列との照合が行われ、両者
が一致すれば一致信号を発生し、チップ選択手段をイネ
ーブル状態にして、カード外部からの主記憶手段へのア
クセスが可能な状態となる。ここで不揮発性記憶手段か
ら読み出される暗証コード列は端末機から容易に分から
ないようになっており、唯一、解読テキストにユーザの
暗証番号を組み合わせて解読することにより知ることが
できる。

［実施例］以下、この発明の一実施例を図について説明する。第
１図には、この発明による携帯形半導体記憶装置（ICメ
モリカード）の基本的内部構成、およびこのICメモリカ
ードが接続される端末機の内部構成をそれぞれ概略的に
示した。第１図において第６図の従来のものと同一もし
くは相当する部分は、同一符号で示す。この発明による
ICメモリカード（100）は概略的には、第１図に破線で
囲んで示す従来のICメモリカードに相当する部分（1a）
にセキュリティ制御回路（41）、不揮発性メモリ（19）
およびプルダウン抵抗（32）が追加されて構成されてい
る。セキュリティ制御回路（41）には端末機からのイン
ターフェースバス（42）、さらに不揮発性メモリ（19）
からの内部データバス（24）が接続される。そしてこの
セキュリティ制御回路（41）からは一致信号線（31）が
チップ選択回路（3a）の端子（G₂）に接続される。セキ
ュリティ制御回路（41）は、インターフェースバス（4
2）を介して送られてくる端末機で解読されたデータ列
と、不揮発性メモリ（19）から読み出され内部データバ
ス（24）を介して送られてくるデータ列とを比較照合
し、双方のデータが一致すれば一致信号線（31）に“H"
レベルの信号を送出し、不一致の場合は“L"レベルの信
号を送出する。第６図に示すように、従来のものの場合
は電源切換回路（２）の作用により電源入力線（８）と
内部電源線（９）が導通し、チップ選択回路（３）の端
子（G₁）が“H"レベルになることによって主記憶部
（４）へのアクセスが可能になるようになっていた。こ
の発明のものにおいては、チップ選択回路（3a）の端子
（G₁）に加えて新たに端子（G₂）も制御するもので、通
常は一致信号線（31）はプルダウン抵抗（32）によって
“L"レベルにあり、この時チップ選択回路（3a）はディ
セイブル状態にある。従って主記憶部（４）へのアクセ
スは不可能な状態にあり、端末機から主記憶部（４）を
制御することは不可能である。そして、端末機からイン
ターフェースバス（42）を介して送られるデータ列と、
不揮発性メモリ（19）から読み出されて内部データバス
（24）を介して送られるデータ列とが一致し、セキュリ
ティ制御回路（41）の一致信号線（31）からチップ選択
回路（3a）の端子（G₂）に“H"レベルの信号が送られる
と初めて、主記憶部（４）へのアクセスが可能となる。
また、コネクタ（150）を介してこのICメモリカード（1
00）が接続される端末機（200）においては、内部バス
（210）にCPU（201）、端末機主記憶部（203）、CRTデ
ィスプレイ（206）および入力装置であるキーボード（2
07）がそれぞれ接続されている。CRTディスプレイ（20
6）およびキーボード（207）はそれぞれ、入出力インタ
ーフェース（204）（205）を介して接続されている。CP
U（201）にはさらにクロック発生回路（202）が接続さ
れている。また、端末機主記憶部（203）には暗証コー
ド列の解読のためのプログラムを含む照合プログラム
（220）が記憶されている。ICメモリカードが端末機に
接続された後、使用される前に必ず行われる後述する暗
証コード列の抽出・解読動作（処理）は、この照合プロ
グラム（220）によって行われる。

不揮発性メモリ（19）には暗証コード列とこの暗証コ
ード列を解読するための解読テキストが記憶されてい
る。解読テキストは不揮発性メモリ（19）の内部データ
バス（24）からセキュリティ制御回路（41）を介してイ
ンターフェイスバス（42）に読み出すことが可能である
が、暗証コード列はインターフェイスバス（42）に読み
出すことは不可能であり、セキュリティ制御回路（41）
内に読み出されるだけである。この実施例では不揮発性
メモリ（19）のメモリマップ上において、解読テキスト
がメモリマップ上の上部半分に、暗証コード列がメモリ
マップ上の下部半分にマップされているとする。また、
暗証コード列は例えば、４つの８ビットデータ列からな
り、これらの４つの８ビットデータ列はそれぞれ別々に
かつ順序もバラバラに記憶されている。

端末機では不揮発性メモリ（19）から解読テキストを
読み出し、この解読テキストにユーザの暗証番号（PI
N）を組み合わせることのより、不揮発性メモリ（19）
内における暗証コード列が記憶されているアドレス、読
み出す順序および暗証コード列の実際の内容を解読す
る。解読は、まず暗証コード列を構成する４つの８ビッ
トデータ列が、不揮発製メモリ（19）のメモリマップ上
の下部半分のそれぞれどのアドレスに記憶されていて、
またそれらをどのような順序で読み出すかを解読する。
しかし上述したように不揮発性メモリ（19）からの内部
データバス（24）にはセキュリティ制御回路（41）が接
続されており、実際には暗証コード列は端末機には読み
出されず、このセキュリティ制御回路（41）の内部にラ
ッチされる。この暗証コード列は端末機に直接読み出す
ことはできないので、暗証コード列の内容を端末機側で
直接知ることはできない。次に端末機は暗号コード表を
さらに解読し、この解読テキストから実際の暗証コード
列の内容を抽出して、そのコードをインターフェイスバ
ス（42）を介してセキュリティ制御回路（41）に書き込
む（ラッチする）。そして不揮発性メモリ（19）からの
暗証コード列と、端末機からの解読されたコード列が照
合され、双方が一致したとすれば、セキュリティ制御回
路（41）の一致信号線（31）からチップ選択回路（3a）
の端子（G₂）に“H"レベルの信号が送られる。従ってチ
ップ選択回路（3a）はイネーブル状態（動作可能状態）
となり、ここで初めてカード外部、すなわち端末機から
の主記憶部（４）へのアクセスが可能となる。また不一
致の場合は一致信号線（31）は“L"レベルであるので、
主記憶部（４）はアクセス禁止を維持する。

このようにセキュリティ制御回路（41）および不揮発
性メモリ（19）なる受動的機能部品を加えたことによ
り、主記憶部（４）内の記憶データの機密保持が可能と
なる。特に、不揮発性メモリ（19）に記憶されている暗
証コード列を、内部データバス（24）を介して読み出し
た時に、その暗証コード列はインターフェイスバス（4
2）上まで読み出されることはなく、セキュリティ制御
回路（41）の中にラッチされる。さらにその暗証コード
列は、不揮発性メモリ（19）に記憶された解読テキスト
を、それの唯一の解読手段としており、解読抽出された
コード列が暗証コード列と一致しない限り、一致信号線
（31）は“H"レベルになることはない。また不揮発性メ
モリ（19）の同一メモリに解読テキスト、暗証コード列
があるか否かにかかわらず、暗証コード列をアクセス制
御回路（41）まで読み出すことができるようにし、また
解読テキストはさらにインターフェイスバス（42）を介
して端末機側まで読み出すことができるようにしたこと
は、セキュリティ制御回路（41）によるものである。

第２図は第１図のICメモリカードの、特に秘密保護機
能に関するセキュリティ制御回路（41）および不揮発性
メモリ（19）の部分をより詳細に示した図である。第２
図においてセキュリティ制御回路（41）は、選択回路
（17）、照合回路（18）、そして幾つかのゲート回路お
よびバッファ群（20）〜（23）からなる。不揮発性メモ
リ（19）の内部データバス（24）は第１の３ステートバ
ッファ群（20）を介して照合回路（18）へ接続される場
合と、第２の３ステートバッファ群（21）を介してデー
タバス（12）へ接続される場合がある。揮発性メモリ
（19）へのアドレスの最上位アドレスを示す最上位アド
レス信号線（27）はOR回路（22）に接続され、不揮発性
メモリ選択信号線（26）の信号との論理和がとられる。
そしてこのOR回路（22）の出力である第１ラッチ回路選
択信号線（28）は照合回路（18）の端子（▲▼）、
さらに第１および第２の３ステートバッファ群（20）
（21）の各端子（Ｇ）にそれぞれ接続される。不揮発性
メモリ選択信号線（26）の信号により▲▼制御ゲー
ト回路（23）が導通状態にあるとき、ラッチ信号線（2
9）へはアウトプット・イネーブル信号線（15）からの
信号が導かれる。ラッチ信号線（29）は照合回路（18）
の端子（T₁）および不揮発性メモリ（19）の端子（OE）
に接続されている。照合回路（18）の出力端子（Ｑ）か
ら延びる一致信号線（31）は、本体部分（1a）内のチッ
プ選択回路（3a）の端子（G₂）に接続される。またこの
一致信号線（31）には、プルダウン抵抗（32）が接続さ
れている。選択回路（17）は照合回路（18）もしくは不
揮発性メモリ（19）のいずれかを選択する。

また、第３図には照合回路（18）の内部構成が示され
ている。照合回路（18）はバイナリカウンタ（33）、第
１データラッチ回路（34）、第２データラッチ回路（3
5）、比較回路（36）および一致信号ラッチ回路（37）
から構成されている。第１データラッチ回路（34）およ
び第２データラッチ回路（35）は殆ど同じ構造を有し、
第１データラッチ回路（34）は第１デコーダ（34a）と
第１ラッチ回路（34b）、第２データラッチ回路（35）
は第２デコーダ（35a）と第２ラッチ回路（35b）より構
成される。第２データラッチ回路（35）は簡略化されて
図示されている。バイナリカウンタ（33）はラッチ信号
線（29）からの信号の立ち下がりエッジでカウントを行
う。そして出力端子（Q₁）（Q₂）から出力されるカウン
ト出力は第１デコーダ（34a）の入力端子（A₁）（A₂）
にそれぞれ接続される。第１デコーダ（34a）が端子（A
₁）（A₂）に入力された信号に従って、出力端子（S₁）
〜（S₄）から送り出す反転信号はそれらのうちの１つが
順次“L"レベルになる（その他の信号は“H"レベル）。
第１ラッチ回路（34b）は並列入力、並列出力のラッチ
回路であり、第１デコーダ（34a）の出力（S₁）〜
（S₄）に従って順次選択される出力端子（D₁）〜（D₄）
の１つに対応する場所に、暗唱コードバス（30）からの
暗証コード列の４つの８ビットデータの１つをラッチす
る。このラッチはラッチ信号線（29）からのラッチ信号
の立ち下がりエッジで行われる。第１ラッチ回路（34
b）の端子（▲▼）には第１ラッチ回路選択信号線
（24）が接続されており、これの信号が“L"レベルのと
きラッチ動作が可能で、“H"レベルのときは動作禁止と
なり、また各入力端子は全てフローティング状態とな
る。上述したように、第２データラッチ回路（35）は第
１データラッチ回路（34）と殆ど同一である。異なる点
は、第１デコーダ（34a）の入力端子（A₁）（A₂）への
信号に相当するものが、第２データラッチ回路（35）の
場合、アドレスバス（11）からのアドレス信号となる。
比較回路（36）は第１データラッチ信号バス群（40a）
からの信号と、第２データラッチ信号バス群（40b）か
らの信号を比較するもので、双方が等しい時は端子（A
B）に一致信号として“H"レベルの信号を出力し、不一
致の場合は“L"レベルの信号を出力する。一致信号ラッ
チ回路（37）は、端子（Ｔ）に入力される一致信号が
“H"レベルになる立ち上がりエッジで、出力端子（Ｑ）
に“H"レベルの信号をラッチホールドするものである。
リセット用抵抗（38）およびリセット用コンデンサ（3
9）は電源がオンされた時の、一致信号ラッチ回路（3
7）の端子（Ｑ）、バイナリカウンタ（33）の端子
（Q₁）（Q₂）を“L"レベルに初期リセットするものであ
る。

第４図には端末機にカードが挿入されて、第１図に示
す解読プログラムを含む照合プログラム（220）に従っ
て暗証コード列との照合を行い、端末機からのカードの
主記憶部へのアクセスが可能になるまでの操作手順を示
すフローチャート、また第５図にはこの実施例における
不揮発性メモリ（19）のメモリマップ図を示した。第５
図において、不揮発性メモリ（19）のメモリマップ上の
上部半分には解読テキスト（50）が、また下部半分には
暗証コード列（60）が記憶されている。これによって、
最上位アドレス信号線（27）を制御線とすることで、メ
モリ領域を上下半分に分けることができる。

この発明によるICメモリカード（100）は、本体部分
（1a）の主記憶部（４）の記憶データに端末機から容易
にアクセスできないように、チップ選択回路（3a）の端
子（G₂）を制御するようにしたものである（第２図参
照）。特徴的なところは、不揮発性メモリ（19）の内部
データバス（24）を第１の３ステートバッファ群（20）
を介して暗号コード線（30）に接続する手段と、第２の
３ステートバッファ群（21）を介してデータバス（12）
に接続する手段とを構成し、不揮発性メモリ（19）内の
暗証コード列は決してカード外部に読み出されることが
ないようにしたことである。唯一その暗証コード列を知
る方法は、不揮発性メモリ（19）内の解読テキストを端
末機に読み出して解読することで、その暗証コード列を
知ることが可能である。以下、この発明のICメモリカー
ドにおける動作について、各図に従って詳細に説明す
る。

まず第１図において、端末機にカードを挿入して電源
入力線（８）から電力が供給されると電源切換回路
（２）が動作し、電力が内部電源線（９）に供給され、
同時に保護信号線（10）に“H"レベルの信号が送出され
る。他方、一致信号線（31）は電源がオンされた時には
“L"レベルにあるので、チップ選択回路（3a）の端子
（G₂）は当然ながら“L"レベルにあり、チップ選択回路
（3a）は非動作状態であり、主記憶部（４）はアクセス
禁止状態にある（第４図のステップS1〜S2）。次に暗証
コード列の照合動作が行われる。第３図に示すように、
この実施例ではデータバス（12）をｎビットとし、第１
データラッチ信号バス群（40a）、第２データラッチ信
号バス群（40b）のポート数をｍ＝４バイトとしてい
る。従ってｎ＝８ビットとすればＮ＝４×８ビット＝32
ビットの暗証コード列となる。この発明によれば一般
に、Ｎ＝ｍ×ｎの暗証コードの生成が可能であるが、こ
の実施例ではｍ＝４、ｎ＝８とし以下説明する。電源が
オンした時、リセット用抵抗（38）およびリセット用コ
ンデンザ（39）の作用によりバイナリカウンタ（33）の
出力端子（Q₁）（Q₂）は共に“L"レベル、一致信号ラッ
チ回路（37）の出力端子（Ｑ）も“L"レベルにある。第
１デコーダ（34a）の入力端子（A₁）（A₂）が共に“L"
レベルにある時、端子（S₁）〜（S₄）からの出力は、出
力（S₁）のみ“L"レベルにあり、他の出力（S₂）〜
（S₄）は“H"レベルにある（入力信号が２ビットなので
４種類の信号が得られる）。この状態において第１ラッ
チ回路（34b）は、端子（▲▼）には“L"レベルの
信号が入力されており、端子（T₁）に接続されたラッチ
信号線（29）からの信号の立下がりエッジにおいて、不
揮発性メモリ（19）から端子（DT）へ入力されるｎビッ
トの暗証コード列を出力端子（D₁）に対応する位置にラ
ッチすることが可能である。さて第２図および第３図に
おいて、端末機は最初に不揮発性メモリ（19）から解読
テキストを読み出す（第４図のステップS3）。これはア
ドレスバス（11）およびカードセレクト信号線（13）に
よって選択回路（17）を制御し、不揮発性メモリ選択信
号線（26）を“L"レベルにする。これにより▲▼制
御ゲート回路（23）はイネーブル状態となる。第１ラッ
チ回路選択信号線（28）には不揮発性メモリ選択信号線
（26）と最上位アドレス信号線（27）との論理和が出力
される。最上位アドレス信号線（27）が不揮発性メモリ
（19）へ送られるアドレスの最上位アドレス線であり
“H"レベルとなる。従って第１ラッチ回路選択信号線
（28）が“H"レベルとなるため、第１の３ステートバッ
ファ群（20）はディセイブル状態となり、第２の３ステ
ートバッファ群（21）はイネーブル状態となる。従って
不揮発性メモリ（19）の記憶データは第２の３ステート
バッファ群（21）を介してデータバス（12）に読み出す
ことが可能になる。読み出し動作に関しては不揮発性メ
モリ（19）の単体動作と同一あり周知の技術であるので
詳細は省略する。次に端末機は、この読み出された解読
テキストを解読して、この照合方式がユーザが暗証番号
（PIN）をキー入力して照合を行う方式なのかどうかを
確認する（第４図のステップS4）。そして、ユーザが暗
証番号をキー入力する方式であることが確認されると、
ユーザに例えば第１図に示すディスプレイ（206）で暗
証番号を入力するように指示する。ユーザから、例えば
キーボード（207）によって暗証番号がキー入力される
と、端末機はキー入力された暗証番号を読み出した解読
テキストに組み入れて、不揮発性メモリ（19）の下部領
域に収容されている暗号コード列の格納アドレス、およ
び読み出し順序を解読する（第４図のステップS5）。こ
の実施例では暗証コード列のビット数Ｎ＝ｍ・ｎにおい
てｍ＝４としたので、４つのアドレスおよびそれらの読
み出し順序を解読することになる。次に端末機は上記解
読された順位に従って、不揮発性メモリ（19）の下部領
域から暗号コード列を順次読み出し、照合回路（18）に
書き込む（第４図のステップS6）。この時、最上位アド
レス信号線（27）は“L"レベルになるので、第１ラッチ
回路選択信号線（28）が“L"レベルとなり、従って第１
の３ステートバッファ群（20）がイネーブル状態、第２
の３ステートバッファ群（21）はディセイブル状態にあ
る。従って暗証コードバス（30）は、第３図に示される
ように第１ラッチ回路（34b）の端子（DT）に接続さ
れ、第１デコーダ回路（34b）の出力端子（S₁）が“L"
レベル、他の端子（S₂）〜（S₄）が“H"レベルにあると
すると、上述したように第１ラッチ回路（34b）の端子
（T₁）へ接続されたラッチ信号線（29）の信号の立ち下
がりエッジで、暗証コードバス（30）からの暗証コード
列を第１ラッチ回路（34b）の端子（D₁）に対応する位
置にラッチする。この時、バイナリカウンタ（33）はラ
ッチ信号線（29）の信号の立ち下がりエッジで１カウン
トするので、その端子（Q₁）は“H"レベル、端子（Q₂）
は“L"レベルとなる。従って、第１デコーダ（34a）の
出力端子（S₂）が“L"レベル、その他の出力端子（S₁）
（S₃）（S₄）が“H"レベルとなり、次の読み出し動作に
おいて、暗証コードバス（30）からの暗証コード列を第
１ラッチ回路（34b）の出力端子（D₂）に対応する位置
にラッチする。この読み出し動作を順次４回繰返すこと
で、第１ラッチ回路（40b）にＮ＝４×８＝32ビットの
暗証コード列をラッチする。次に端末機は暗証番号が組
み入れられた解読テキストから、暗証コード列の実際の
内容を解読する（第４図のステップS7）。そしてその解
読された暗証コード列を、アドレスバス（11）、データ
バス（12）、ライト・イネーブル信号線（14）および照
合回路選択信号線（25）によって第２データラッチ回路
（35）に書き込む（第４図のステップS8）。この時、選
択回路（17）により照合回路選択信号線（25）は“L"レ
ベルにある。基本的にこの書き込み動作は第１データラ
ッチ回路（34）への書き込みと同じであるが、違う点は
書き込みデータはデータバス（12）から送れる、また端
子（D₁）〜（D₄）の選択はアドレスバス（11）を使って
行う点である。このアドレスバス（11）は上述した説明
でわかるように、原理的に２本でよい。例えば、アドレ
スバス（11）のための入力端子（A₀）（A₁）を利用する
ことが可能である。以上端子（A₀）（A₁）を制御し抽出
された暗証コード列を第２データラッチ回路（35）の端
子（D₁）〜（D₄）に対応する位置にラッチ、すなわち書
き込む。照合回路（18）はＮビットの比較回路で、この
実施例では32ビットの比較器となる。そして照合の結
果、第１データラッチバス群（40a）と第２データラッ
チバス群（40b）との信号が一致した場合には“H"レベ
ル、両者が異なるならば“L"レベルの信号を、出力端子
（AB）から一致信号ラッチ回路（37）の入力端子（Ｔ）
に出力する。一致信号ラッチ回路（37）は端子（Ｔ）に
入力される信号の立ち上がりエッジで入力端子（Ｄ）へ
の信号をラッチする回路である。今、データラッチバス
群（40a）とデータラッチバス群（40b）の内容が同じで
あるならば、端子（Ｔ）は“L"レベルから“H"レベルへ
立ち上がる。従って一致信号のラッチ回路（37）の端子
（Ｑ）は“H"レベルをラッチ出力する。従って一致信号
線（31）は“H"レベルとなる。一致信号線（31）が“H"
レベルになると、本体部分（1a）内のチップ選択回路
（3a）の端子（G₂）を“H"レベルとするため、チップ選
択回路（３）はここで初めてイネーブル（動作可能）状
態となり、主記憶部（４）へのアクセスが可能となる
（第４図のステップS9〜S12）。プルダウン抵抗（32）
はフローティング時に一致信号線（31）が“L"レベルに
するものである。主記憶部（４）のアクセス時に照合回
路選択信号線（25）、不揮発性メモリ選択信号線（26）
は非選択となるため、これらの選択信号線（25）（26）
は“H"レベルとなり、照合回路（18）、不揮発性メモリ
（19）の入出力端子はフローティング状態となる。この
状態は電源入力線（８）が電圧印加状態にある間持続
し、電圧入力線（８）が規定値レベル以下になった場合
は一致信号線（31）は“H"レベルから“L"レベルとな
る。従って電源入力線（８）の立ち上がり時には、必
ず、上述した照合動作を実行する必要がある。

なお、上記実施例は、ユーザが暗証番号をキー入力し
て照合動作が行われるものであった。この場合は個々の
カードに対してセキュリティを掛けることができる。こ
の発明の他の実施例として、ユーザは暗証番号をキー入
力する必要がなく、カードが挿入されると端末機が解読
テキストを読み出し、キー入力された暗証番号無しに自
動的に解読テキストから暗証コード列のアドレス、読み
出し順序および暗証コード列の実際の内容を解読して、
同様な照合動作を行うようにしてもよい。この場合は、
特定の端末機に対して特定の種類のカード以外は使用で
きない、すなわち、特定の端末機と特定のカード（共に
複数個であってもよい）からなるシステムに対してセキ
ュリティを掛けることができる。ユーザが暗証番号をキ
ー入力する照合方式なのか、あるいは端末機が自動的に
照合動作を行う方式なのかは、上述したように解読テキ
ストにこれに関する情報を入れておき、端末機が解読テ
キストから判断するようにしてもよい。第４図のステッ
プS4はこのことを示すもので、キー入力方式でない場合
には、フローチャートの右側に移り（図示省略）端末機
が自動的に同様な照合動作を行う。

また、上記実施例においては主記憶部（４）はスタテ
ィックRAMとしたが、他の半導体メモリ、例えばマスクR
OM、OTPROM、EPROM、EEPROMで転用が可能である。

また、上記実施例においては暗証コード列のビット数
をＮ＝ｍ×ｎ＝４×８＝32ビットとしたが、これに限定
されるものではなく、暗証コード列のビット数は適宜選
択することが可能である。

また、上記実施例においては不揮発性メモリ（19）に
記憶された解読テキストおよび暗証コード列の読み出し
制御を最上位アドレス信号線（27）に従って行っている
が、例えば上位の複数ビット分のアドレス信号と不揮発
性メモリ選択信号線（26）の信号との論理和をとるよう
にしてアドレス入力条件を変えることで、解読テキスト
および暗証コード列のマップを変更することができる。

また、複数の照合回路（18）および選択回路（17）か
らの選択信号の増設により、主記憶部（４）のそれぞれ
の半導体メモリのチップに個別に秘密保護機能を付加す
ることも可能である。

また、照合回路（18）、第１および第２の３ステート
バッファ群（20）（21）、OR回路（22）、アウトプット
イネーブル制御ゲート回路（23）および選択回路（17）
を１チップ化することも可能であり、また不揮発性メモ
リ（19）にこれらの周辺回路を設けて１チップ化するこ
とも可能である。

また、照合回路選択信号線（25）および不揮発性メモ
リ選択信号線（26）を選択回路（17）を介さずに直接端
末機から照合回路（18）接続してもよい。

［発明の効果］以上のように、この発明によるICメモリカード、すな
わち携帯形半導体記憶装置においては、不揮発性メモリ
に記憶された解読テキストおよび暗証コード列がそれぞ
れ、暗証コード列は記憶装置に内蔵された照合回路へ、
また解読テキストは記憶装置が接続された端末機まで読
み出さる。そして端末機側において、読み出された解読
テキストにキー入力された暗証番号が組み合わされ、こ
れから暗証コード列が解読される。そして解読された暗
証コード列が端末機から記憶装置内の照合回路へ送ら
れ、照合回路において予め不揮発性メモリから読み出さ
れた暗証コード列との照合が行われ、両者が一致すれば
端末機からの主記憶部分へのアクセスが可能になるよう
にしたので、主記憶部分に秘密保持機能が付加された。
さらにこの秘密保持機能を実現する手段を、受動的機能
部品で構成したので、従来のインターフェイスバスをそ
のまま利用できる等の効果が得られる。

【図面の簡単な説明】

第１図はこの発明による携帯形半導体記憶装置の基本的
構成を示すブロック図、第２図は第１図に示した記憶装
置の秘密保護機能部分より詳細なブロック図、第３図は
第２図の照合回路の内部構成を示すブロック図、第４図
はこの発明による暗証コード列の照合手順を示すフロー
チャート図、第５図は不揮発性メモリのメモリマップの
一例を示す図、第６図は従来の携帯形半導体記憶装置の
ブロック図である。図において、（２）は電源切換回路、（3a）はチップ選
択回路、（４）は主記憶部、（５）はバッテリ、（６）
は電流制限抵抗、（７）は逆充電防止ダイオード、
（８）は電源入力線、（９）は内部電源線、（10）は保
護信号線、（11）はアドレスバス、（12）はデータバ
ス、（13）はカードセレクト信号線、（14）はライト・
イネーブル信号線、（15）はアウトプット・イネーブル
信号線、（16）はチップ選択信号線群、（17）は選択回
路、（18）は照合回路、（19）は不揮発性メモリ、（2
0）は第１の３ステートバッファ群、（21）は第２の３
ステートバッファ群、（22）はOR回路、（23）は▲
▼制御ゲート回路、（24）は内部データバス、（25）は
照合回路選択信号線、（26）は不揮発性メモリ選択信号
線、（27）は最上位アドレス信号線、（28）は第１ラッ
チ回路選択信号線、（29）はラッチ信号線、（30）は暗
証コードバス、（31）は一致信号線、（32）はプルダウ
ン抵抗、（33）はバイナリカウンタ、（34）は第１デー
タラッチ回路、（35）は第２データラッチ回路、（36）
は比較回路、（37）は一致信号ラッチ回路、（38）はリ
セット用抵抗、（39）はリセット用コンデンサ、（40
a）は第１データラッチバス群、（40b）は第２データラ
ッチバス群、（41）はセキュリティ制御回路、（42）は
インターフェースバス、（100）はICメモリカード、（1
50）はコネクタ、（200）は端末機である。尚、図中、同一符号は同一又は相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】秘密保護機能を有する携帯形半導体記憶装
置を含む携帯形半導体記憶装置システムであって、データを記憶するための主記憶手段、装置外部から上記主記憶手段にアクセスするためのアド
レスバス、データバスおよび各種制御線を含むインター
フェースバス、上記主記憶手段への装置外部からのアクセスを制御する
アクセス制御手段、暗証コード列とこの暗証コード列を知るための解読テキ
ストとを記憶する、内部データバスを有する不揮発性記
憶手段、上記不揮発性記憶手段から読み出された上記暗証コード
列と装置外部から入力されたデータ列との照合を行い、
両者が一致した場合に上記アクセス制御手段に装置外部
からの上記主記憶手段へのアクセスを可能にさせる信号
を発生する照合手段、上記インターフェースバスのアドレスバス等の信号に従
って上記不揮発性記憶手段および照合手段のいずれかを
動作可能な状態にする選択信号を発生する選択手段、この選択手段が発生する選択信号および上記インターフ
ェースバスからのアドレス信号に従って、上記不揮発性
記憶手段の内部データバスを上記照合手段もしくは上記
インターフェースバスのデータバスのいずれか一方に接
続する内部データバス接続制御手段、を含み、上記不揮発性記憶手段に記憶された暗証コード
列が装置外部に読み出すことができず、解読テキストだ
けが装置外部に読み出すことができる携帯形半導体記憶
装置と、上記解読テキストを読み出して外部からの暗証番号と合
わせることによって、上記暗証コード列の不揮発性記憶
手段内における記憶アドレス、読み出し順序および暗証
コード列の実際の内容を解読し、解読された上記記憶ア
ドレスおよび読み出し順序に従って暗証コード列を上記
不揮発性記憶手段から上記照合手段へ読み出し、さらに
解読された暗証コード列を上記照合手段に書き込む、上
記携帯形半導体記憶装置が着脱可能に接続される端末機
と、を備え、上記照合手段に読み出された暗証コード列と書き込まれ
た暗証コードとの照合の結果、一致した場合に上記携帯
形半導体記憶装置へのアクセスが可能となる携帯形半導
体記憶装置システム。