JP2507588B2

JP2507588B2 - 携帯形半導体記憶装置

Info

Publication number: JP2507588B2
Application number: JP1077980A
Authority: JP
Inventors: 正俊木村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-03-31
Filing date: 1989-03-31
Publication date: 1996-06-12
Anticipated expiration: 2011-06-12
Also published as: JPH02259852A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は携帯形半導体記憶装置、特にCPUを持たな
い記憶装置の記憶データの秘密保護に関するものであ
る。

［従来の技術］第５図に従来のCPUを持たない携帯形半導体記憶装置
として、ICメモリカードの概略的な内部構成を示す。IC
メモリカード（１）において、主記憶部（４）は複数の
スタティックRAM（4a）〜（4n）から構成される。ICメ
モリカード（１）が接続される端末機（図示せず）との
インターフェースは電源入力線（11）、アドレスバス
（14）、データバス（15）、カードセレクト信号線（1
6）、ライト・イネーブル信号線（17）およびアウトプ
ット・イネーブル信号線（18）よりなるインターフェー
スバス（40）により行う。従ってこのインターフェース
バス（40）によって、端末機は主記憶部（４）に対して
データの書き込みおよび読み出しが可能となる。また主
記憶部（４）内の個々のスタティックRAM（4a）〜（4
n）を選択する手段としてアドレスデコーダ（５）を使
用する。一般的に主記憶部（４）を使用した場合の電源
回路としては、直列トランジスタ（２）、電源電圧検出
回路（３）、バッテリ（６）、電流制限抵抗（７）およ
び逆充電防止ダイオード（８）から構成されている例が
多い。ICメモリカード（１）が端末機に挿入、接続され
て、電源入力線（11）が電源が印加されると電源電圧検
出回路（３）が作用し、直列トランジスタ（２）が導通
状態となる。電源入力線（11）に給電が無い場合は、バ
ッテリ（６）が電流制限抵抗（７）および逆充電防止ダ
イオード（８）を介して主記憶部（４）に電力を供給す
る。これによって主記憶部（４）の記憶データは、カー
ド外部からの給電が無い場合にも保持される。電源電圧
検出回路（３）は電源入力線（11）が予め定められた規
定値レベル以上に達すると、直列トランジスタ（２）を
導通状態し、また規定値レベル以下の時は遮断状態にす
る。また規定値レベル以上に達した時には、同時にバッ
クアップ信号線（13）に“H"レベルの信号を送り、これ
をアドレスデコーダ（５）の端子（Ｇ）に供給する。入
力抵抗（９）および各プルアップ抵抗（10）は、カード
を所持、携帯時にアドレスデコーダ（５）の入力端子を
接地レベルに固定するためのものである。

次に動作を説明する。ICメモリカード（１）が端末機
に挿入され、電源入力線（11）に電力が印加された場合
の動作を説明する。電力入力線（11）の電圧が規定値レ
ベル以上に達した時、電源電圧検出回路（３）が動作し
直列トランジスタ（２）を導通状態にさせる。従って電
力が電源入力線（11）からさらに内部電源線（12）へ供
給される。他方、電源電圧検出回路（３）はバックアッ
プ信号線（13）を介してアドレスデコーダ（５）の端子
（Ｇ）に“H"レベルの信号を供給する。これによりアド
レスデコーダ（５）は動作可能な状態となる。この状態
において、端末機はインターフェースバス（40）を介し
て、主記憶部（４）に対してデータの読み出しおよび書
き込みが可能である。この書き込みおよび読み出し動作
は、単体の記憶素子の読み出しおよび書き込み動作と同
じであり周知のものであるので説明は省略する。この
時、内部電源線（12）の電位はバッテリ（６）の電圧よ
り高いため、ダイオード（８）の作用によりバッテリ
（６）の消費は無い。次に電源入力線（11）が規定値レ
ベル以下の時あるいは端末機からの電力供給が無い時に
は、トランジスタ（２）が遮断状態にされると共にバッ
クアップ信号線（13）が“L"レベルになる。従ってバッ
テリ（６）から電流制御抵抗（７）および逆充電防止ダ
イオード（８）を介して内部電源線（12）へ電力が供給
されるため、主記憶部（４）の記憶データは保持され
る。またアドレスデコーダ（５）は非動作となり、チッ
プセレクト信号線群（19）は全て“H"レベルとなる。

以上の説明からも明らかなように、電源入力線（11）
の電圧レベルが規定値レベル以上である限り、端末機か
らの主記憶部（４）に対するデータの読み出しおよび書
き込みが、インターフェースバス（40）を介して自由に
行うことができる。すなわち主記憶部（４）の記憶デー
タの秘密保護は不可能であり、端末機が同種のインター
フェースバスを有するものであれば、これにICメモリカ
ード（１）を挿入接続して、いつでも主記憶部（４）内
の記憶データを盗用したり、あるいはこれを破壊するこ
とが可能である。

従来、半導体記憶装置の秘密保護に関して必ずCPUと
半導体メモリからなる構成とし、CPUの能動的機能によ
り秘密保護を行っている。このような記憶装置は例えば
特公昭53−6491号公報に記載されている。

［発明が解決しようとする課題］以上のように従来の携帯形半導体記憶装置、例えばメ
モリカードあるいはメモリパックでは、端末機から自由
に主記憶部へのアクセスが可能である。従って記憶デー
タの盗用あるいは破壊が自由にできる。これは従来のも
のは受動的機能部品の集合体であったので、機密保護、
例えば暗証コード列による管理対策を施すことは極めて
困難であった。また、CPUを含めた構成にすれば極めて
容易に秘密保護機能を持たせることが可能であるが、従
来のインターフェイスバスの他にCPUのインターフェイ
スバスが必要になる等の課題があった。

この発明は上記のような課題を解決するためになされ
たもので、受動的機能部品のみの構成によって、暗証コ
ード列による暗証機能を持たせ、極めて記憶データの盗
用、破壊が困難な保護機能を有する携帯形半導体記憶装
置を得ることを目的とする。

［課題を解決するための手段］この発明に係る携帯形半導体記憶装置では、照合回
路、解読テキスト記憶用ROMおよび暗証コード列記憶用R
OMを設けて、照合回路の第１データラッチ回路へは暗証
コード列記憶用ROMからの内部データバスが接続されて
いて、暗証コード列が決してカード外部に読み出される
ことがないようにされている。他方、照合回路の第２の
データラッチ回路へは、インターフェースバスのデータ
バスが接続されている。

［作用］この発明においては、記憶装置すなわちICメモリカー
ドが端末機に挿入されると、端末機はこれに記憶された
照合プログラムに従って、カード内の解読テキスト記憶
用ROMから解読テキストを読み出し、この解読テキスト
にユーザが端末機に入力する暗証番号を組み合わせたも
のから、暗証コード列の格納アドレス、読み出し順序を
解読する。そしてこの解読された格納アドレスおよび読
み出し順位に従って暗証コード列記憶用ROMから暗証コ
ード列を読み出し、第１データラッチ回路にラッチす
る。この暗証コード列はカード外部に読み出すことはで
きない。そして唯一、解読テキストを解読することによ
り知ることができる。端末機は次に、暗証番号が組み入
れられた解読テキストから実際の暗証コード列の内容を
解読し、照合回路の第２のデータラッチ回路に書き込
む。そして照合回路において両者が一致すれば、照合回
路は一致信号をアドレスデコーダに出力し、カード外部
からの主記憶部に対するアクセスが可能になる。また、
ユーザは暗証番号をキー入力する必要がなく、カードが
端末機に挿入されると、照合プログラムに従って端末機
に解読テキストが読み出され、暗証番号無しに端末機が
解読テキストを解読して暗証コード列のアドレス、読み
出し順序および実際の暗証コード列の内容を解読して上
述したような照合動作を行うようにしてもよい。

［実施例］以下、この発明の一実施例を図について説明する。第
１図には、この発明の一実施例による携帯形半導体記憶
装置であるICメモリカードの基本的内部構成を示した。
第１図において第５図の従来のものと同一もしくは相当
する部分は、同一符号で示す。この発明によるICメモリ
カード（100）は概略的には、第１図に一点鎖線で囲ん
で示す従来のICメモリカードに相当する部分（1a）に、
ROM用アドレスデコーダ（20）、解読テキスト記憶用ROM
（21）、暗証コード列記憶用ROM（22）および照合回路
（23）を設けたもので、全て受動的機能部品から構成さ
れている。また第２図には照合回路（23）の内部構成が
示されている。照合回路（23）は第１データラッチ回路
（23a）、第２データラッチ回路（23b）、比較回路（23
c）、一致信号ラッチ回路（23d）、リセット抵抗（23
e）およびリセットコンデンサ（23f）から構成される。
第１および第２データラッチ回路（23a）（23b）はＮ＝
４×ｎビットの並列入力、並列出力のラッチ回路で、ｎ
はデータバス（15）のビット数を示す。本実施例ではｎ
＝８ビットとする。従って第１および第２データラッチ
回路（23a）（23b）は32ビットのラッチ回路である。こ
の実施例においては、暗証コード列は４つの８ビットコ
ード列からなる。32ビットのデータ列をラッチするため
に照合回路（23）はアドレスバス（14）、アウトプット
・イネーブル信号線（18）およびライト・イネーブル信
号線（17）を使用する。この第１および第２データラッ
チ回路（23a）（23b）のラッチ出力は比較回路（23c）
で比較され、一致すれば比較回路（23c）の出力信号線
（23i）に“H"レベルの信号を送出する。一致信号ラッ
チ回路（23d）は出力信号線（23i）の“H"レベルの信号
の立ち上がりエッジで、一致信号ラッチ回路（23d）の
出力端子（Ｑ）に“H"レベルの信号を保持する。リセッ
ト抵抗（23e）およびリセットコンデンサ（23f）は電源
投入時に一致信号ラッチ回路（23d）をリセットするた
めのもので、リセット時、出力端子（Ｑ）を“L"レベル
の状態にする。照合回路（23）の第２データラッチ回路
（23b）をイネーブル状態にするための第２選択信号線
（27b）が“H"レベルの時は、これの各入力信号はフロ
ーティング状態となる。また、第１データラッチ回路
（23a）および暗証コード列記憶用ROM（22）をイネーブ
ル状態にする第３選択信号線（27c）が“H"レベルの時
は、これらの各入力信号線がフローティング状態とな
る。また第１図に示すように、暗証コード列記憶用ROM
（22）の内部データバス（28）は照合回路（23）の第１
データラッチ回路（23a）に接続されている。また、第
２データラッチ回路（23b）には、インターフェースバ
ス（40）のデータバス（15）が接続されている。従って
解読テキスト記憶用ROM（21）に記憶された解読テキス
トはカード外部、すなわち例えば端末機へ読み出し可能
であるが、暗証コード列記憶用ROM（22）に記憶された
暗証コード列の場合は、その読み出し動作は、暗証コー
ド列記憶用ROM（22）から照合回路（23）の第１データ
ラッチ回路（23a）に書き込む動作（ラッチ動作）とな
る。照合回路（23）の第２データラッチ回路（23b）に
解読された暗証コード列を端末機から書き込む（ラッチ
動作）のために、照合回路（23）にアドレスバス（1
4）、データバス（15）およびライト・イネーブル信号
線（17）が接続されている。ROM用アドレスデコーダ（2
0）は解読テキスト記憶用ROM（21）、暗証コード列記憶
用ROM（22）、および照合回路（23）の第１および第２
データラッチ回路（23a）（23b）を選択するもので、出
力端子（Sn⁺ ₁）は第１選択信号線（27a）を介して解読
テキスト記憶用ROM（21）に、出力端子（Sn⁺ ₂）は第２
選択信号線（27b）を介して照合回路（23）の第２デー
タラッチ回路（23b）に、出力端子（Sn⁺ ₃）は第３選択
信号（27c）を介して照合回路（23）の第１データラッ
チ回路（23a）および暗証コード列記憶用ROM（22）にそ
れぞれ接続されている。照合回路（23）の一致信号線
（26）は、従来のICメモリカードに相当する部分（1a）
のアドレスデコーダ（５）の入力端子（G₁）に接続され
る。プルダウン抵抗（25）は通常は、一致信号線（26）
を“L"レベルに維持する。また、照合回路（23）に接続
されたアドレスバス（14）によって、第１データラッチ
回路（23a）は暗証コード列記憶用ROM（22）のメモリマ
ップ全域からの読み出し動作が可能であるが、本実施例
ではROM（22）のマップ上の解読テキストから解読され
る暗証コード列が記憶されている４つのアドレスに対し
読み出し動作を行う。この読み出し動作は、ROM用アド
レスデコーダ（20）により第３選択信号線（27c）が
“L"レベルにされ、アドレスバス（14）からアドレスを
与え、アウトプット・イネーブル信号線（18）を“L"レ
ベルにすることによって可能である。４バイトの選択は
アドレスバス（14）で行い、第１データラッチ回路（23
a）への暗証コード列の書き込みはこのアウトプット・
イネーブル信号線（18）の信号の立下がりエッジで行
う。第１データラッチ回路（23a）へラッチされた32ビ
ットの暗証コード列は並列出力され、比較回路（23c）
に入力される。他方、第２データラッチ回路（23b）はR
OM用アドレスデコーダ（20）により第２選択信号線（27
b）が“L"レベルにされ、端末機からアドレスバス（1
4）およびデータバス（15）によってアドレスおよびデ
ータが与えられ、そしてライト・イネーブル信号線（1
7）を“L"レベルにすることにより、このライト・イネ
ーブル信号線（17）の信号の立下がりエッジで書き込み
が可能である。比較回路（23c）は、第１および第２デ
ータラッチ回路（23a）（23b）からの32ビットのコード
が一致すれば“H"レベルの信号を出力信号線（23i）へ
送る。電源をオンする時には第１および第２データラッ
チ回路（23a）（23b）の出力信号が不確定であるので、
誤った一致信号（26）が送出されないように、一致信号
ラッチ回路（23d）はリセット抵抗（23e）およびリセッ
トコンデンサ（23f）からなるリセット回路によって、
電源をオンした時には必ず一致信号（26）が“L"レベル
にあるようにする。また一致信号ラッチ回路（23d）
は、比較回路（23c）の入力信号線（23i）の信号が“L"
レベルから“H"レベルになる立上りエッジで動作するの
で、比較回路（23c）で一致の結果が得られない限り一
致信号線（26）が“H"レベル状態になることはない。

また第３図は、このICメモリカード（100）がコネク
タ（150）を介して接続されている端末機（20）の内部
構成を示す図である。端末機（200）において、内部バ
ス（210）にはCPU（201）、端末機主記憶部（203）、CR
Tディスプレイ（206）および入力装置であるキーボード
（207）がそれぞれ接続されている。CRTディスプレイ
（206）およびキーボード（207）はそれぞれ、入出力イ
ンターフェース（204）（205）を介して接続されてい
る。CPU（201）にはさらにクロック発生回路（202）が
接続されている。また、端末機主記憶部（203）には解
読テキストを解読するための解読プログラムを含む照合
プログラム（220）が記憶されている。そして、ICメモ
リカードが端末機に接続された後、使用される前に必ず
行われる後述する暗証コード列の照合動作（処理）は、
この照合プログラム（220）によって行われる。さらに
第４図には端末機（200）にICメモリカード（100）が挿
入接続されて、第３図に示す解読プログラムを含む照合
プログラム（220）に従って暗証コード列との照合を行
い、端末機（200）からのカード（100）内の主記憶部
（４）へのアクセスが可能になるまでの操作手順を示す
フローチャートが示されている。

この発明はICメモリカード（100）の主記憶部（４）
の機密保護を可能にする手段を提供するもので、照合回
路（23）の一致信号線（26）をアドレスデコータ（５）
の端子（Ｇ）に接続し、この一致信号線（26）が“H"レ
ベルになった時、すなわち第１データラッチ回路（23
a）および第２データラッチ回路（23b）からのＮビット
の暗証コード列が一致した場合にのみ、アドレスデコー
ダ（５）の動作により主記憶部（４）へのアクセスを可
能にするもので、暗証コード列が不一致の場合には主記
憶部にアクセスすることができず、主記憶部（４）の記
憶データの盗用、破壊が極めて困難である。これは一致
信号線（26）が内部接続されており、カード外部に直接
接続されていないことからも容易に理解できる。

以下、この発明のICメモリカードにおける動作につい
て、各図に従って詳細に説明する。ICメモリカード（10
0）が端末機（200）に挿入接続されて、電源入力線（1
1）を介して電力が供給されると直列トランジスタ
（２）が導通状態となり、内部電源線（12）に電力が供
給される。また電源電圧検出回路（３）は、バックアッ
プ信号線（13）を介してアドレスデコーダ（５）の端子
（Ｇ）に“H"レベルの信号を供給する（第４図のステッ
プS1〜S2）。次に端末機（200）は端末機主記憶部（20
3）に記憶されている照合プログラム（220）に従って照
合動作を行う。まず端末機はROM用アドレスデコーダ（2
0）の第１選択信号（27a）を“L"レベルにさせて解読テ
キスト記憶用ROM（21）を選択し、これに記憶された解
読テキストを端末機に読み出す（第４図ステップS3）。
次に端末機はこの読み出された解読テキストを解読し
て、この照合方式がユーザが暗証番号（PIN）をキー入
力して照合を行う方式なのかどうかを確認する（第４図
のステップS4）。そしてユーザが暗証番号をキー入力す
る方式であることが確認されると、ユーザに例えば第３
図に示すディスプレイ（206）で暗証番号を入力するよ
うに指示する。ユーザから、例えばキーボード（207）
によって暗証番号がキー入力されると、端末機はキー入
力された暗証番号を読み出した解読テキストに組み入れ
て、これからまず暗証コード列記憶用ROM（22）内の暗
証コード列が格納されている４箇所のアドレス位置（こ
の実施例では上述したように、暗証コード列は４つの８
ビットデータ列から構成されているから）とそれらを読
み出す順番を解読する（第４図のステップS5）。次に第
３選択信号線（27c）を“L"レベルにした後、解読した
格納アドレスおよび読み出し順に従って暗証コード列記
憶用ROM（22）から暗証コード列を読み出す。この実施
例では読み出し動作は４回行うことになる。第３選択信
号線（27c）は第１データラッチ回路（23a）にも接続さ
れているのでこの動作は実際には、暗証コード列記憶用
ROM（22）の暗証コード列を照合回路（23）の第１デー
タラッチ回路（23a）へ書き込む動作となる。書き込み
はアウトプット・イネーブル信号線（18）の信号の立下
がりエッジで行われる（第４図のステップS6）。次に端
末機は、暗証番号が組み合わされた解読テキストからさ
らに、暗証コード列の実際の内容を解読する（第４図の
ステップS7）。次に端末機は第２選択信号線（27b）を
“L"レベルにして第２データラッチ回路（23b）に解読
して求められた暗証コード列を書き込む。この書き込み
動作はこの実施例においては４回繰り返される（第４図
のステップS8）。照合回路（23）の比較回路（23c）
は、第１データラッチ回路（23a）の内部データバス群
（23g）からの暗証コード列と、第２データラッチ回路
（23b）の内部データバス群（23h）からの解読された暗
証コード列との比較照合を行う。そして両者が一致すれ
ば、比較回路（23c）の出力信号線（23i）に“H"レベル
の信号を出力する。一致信号ラッチ回路（23d）は出力
信号線（23i）の信号の立上りエッジで出力端子（Ｑ）
を“H"レベルにする。従って一致信号線（26）は“H"レ
ベルに維持されると共に、アドレスデコーダ（５）の入
力端子（G₁）を“H"レベルにするため、初めてここでア
ドレスデコーダ（５）が動作可能となり、主記憶部
（４）へのアクセスが可能な状態となる。また照合回路
（23）において、第１データラッチ回路（23a）からの
暗証コード列と第２データラッチ回路（23b）からの暗
証コード列とが一致しない場合には、アドレスデコーダ
（５）が動作状態にならず、従って主記憶部（４）への
アクセスは不能な状態が続く（第４図のステップS9〜S1
2）。主記憶部（４）へのアクセスについては、従来の
ものと同じであるので説明は省略する。この実施例にお
いては暗証コード列を32ビットとしたが、この場合2³²
の組み合わせがあり、これらの組み合わせから暗証コー
ド列を解読するのは極めて困難である。

なお、上記実施例は、ユーザが暗証番号をキー入力し
て照合動作が行われるものである。この場合は個々のカ
ードに対してセキュリティを掛けることができる。この
発明の他の実施例として、ユーザは暗証番号をキー入力
する必要がなく、カードが挿入されると端末機が解読テ
キストを読み出し、暗証番号なしに解読テキストから暗
証コード列のアドレス、読み出し順序および暗証コード
列の実際の内容を解読して、同様な照合動作を行うよう
にしてもよい。この場合、特定の端末機に対して特定の
カード以外は使用できない、すなわち、特定の端末機と
特定のカード（共に複数個であってもよい）からなるシ
ステムに対してセキュリティを掛けることができる。ユ
ーザが暗証番号をキー入力する照合方式なのか、あるい
は暗証番号無しに端末機が自動的に照合動作を行う方式
なのかは、上述したように解読テキストにこれに関する
情報を入れておき、端末機が解読テキストから判断する
ようにしてもよい。第４図のステップS4はこのことを示
すもので、キー入力方式でない場合には、フローチャー
トの右側に移り（図示省略）端末機が暗証番号なしに同
様な照合動作を行う。

また、上記実施例においては主記憶部（４）はスタテ
ィックRAMとしたが、他の半導体メモリ、例えばマスクR
OM、OTPROM、EPROM、EEPROMで転用が可能である。

また、上記実施例においては解読テキスト記憶用ROM
（21）、暗証コード列記憶用ROM（22）、そして照合回
路（23）の第１および第２データラッチ回路（23a）（2
3b）を適宜選択してイネーブル状態にする信号が、ROM
用アドレスデコーダ（20）から第１〜第３選択信号線
（27a）〜（27c）を介して送られるように構成されてい
るが、ROM用アドレスデコーダ（20）を設けずに、第１
〜第３選択信号線（27a）〜（27c）の信号に相当する信
号を、インターフェースバス（40）を介して端末機から
直接送るようにしてもよい。

また、上記実施例においては暗証コード列のビット数
をＮ＝ｍ×ｎ＝４×８＝32ビットとしたが、これに限定
されるものではなく、暗証コード列のビット数は適宜選
択することが可能であり、Ｎを大きくする程、暗証コー
ド列の解読は困難となる。また、ｍ回以上の書き込み動
作をした場合に（23b）の書き込み機能を停止する機能
手段も容易に実現可能であるため、ｍ＋１回目で書き込
みを禁止させる、書き込み禁止回路を設けてもよい。

また、解読テキスト記憶用ROM（21）、暗証コード列
記憶用ROM（22）、照合回路（23）、およびROM用アドレ
スデコーダ（20）はそれぞれ個々の半導体素子で構成し
てもよいし、また１チップ化することも可能である。

また、解読テキスト記憶用ROM（21）、暗証コード列
記憶用ROM（22）および照合回路（23）からなる照合手
段を複数個設けることにより、主記憶部（４）の各半導
体メモリに個々に秘密保護機能を付加することも可能で
ある。

［発明の効果］以上のように、この発明による携帯形半導体記憶装置
においては、照合回路、暗証コード列記憶用ROMおよび
解読テキスト記憶用ROMを設けた。暗証コード列記憶用R
OMの内部データバスは照合回路の第１データラッチ回路
へ接続されていて、記憶装置外部に接続されているイン
ターフェースバスのデータバスへは接続されておらず、
暗証コード列が決して記憶装置の外部に読み出されるこ
とがないようにされている。そして第１データラッチ回
路は暗証コード列記憶用ROMから読み出された暗証コー
ド列をラッチする。また解読テキスト記憶用ROMにはイ
ンターフェイバスのデータバスが接続され、解読テキス
トが記憶装置外部に読み出せる。そして照合回路の第２
のデータラッチ回路の内部データバスは、インターフェ
ースバスのデータバスに接続されていて、記憶装置外部
から入力される解読された暗証コード列をラッチする。
照合回路の比較回路は第１および第２データラッチ回路
にラッチされている内容の照合をおこない、一致すれば
記憶装置外部から主記憶部へのアクセスを可能にする信
号を発生する。端末機は照合プログラムに従って、解読
テキスト記憶用ROMから解読テキスト読み出す。そして
ユーザによってキー入力される暗証番号をこの読み出し
た解読テキストに組み入れて（もしくは解読テキストだ
けから）、暗証コード列の格納アドレスおよび読み出し
順位を解読する。この解読された格納アドレスに従って
暗証コード列記憶用ROMから暗証コード列を読み出し、
第１データラッチ回路にラッチする。次に暗証番号の組
み入れられた解読テキストからさらに暗証コード列の実
際の内容を解読し、照合回路の第２データラッチ回路に
書き込む。そして照合回路において両者が一致すれば、
照合回路は一致信号をアドレスデコーダに出力し、記憶
装置外部からの記憶装置内の主記憶部に対するアクセス
を可能にさせる。このように構成することによって、貴
重なデータあるいは情報を、盗用されたり破損されたり
することから保護できるようになった。また、記憶装置
にはCPUを設ける必要はなく、記憶装置内に設けられた
ものは全て受動的機能部品のみで構成されているため、
新たにインターフェースを設ける必要もない等の効果が
得られる。

【図面の簡単な説明】

第１図はこの発明による携帯形半導体記憶装置の基本的
構成を示すブロック図、第２図は第１図に示した記憶装
置の照合機能部分のより詳細なブロック図、第３図はこ
の発明による携帯形半導体装置が挿入接続される端末機
の内部構成の一例を示すブロック図、第４図はこの発明
による暗証コード列の照合手順を示すフローチャート
図、第５図は従来の携帯形半導体記憶装置の内部構成を
示すブロック図である。図において、（２）は直列トランジスタ、（３）は電源
電圧検出回路、（４）は主記憶部、（５）はアドレスデ
コーダ、（６）はバッテリ、（７）は電流制限抵抗、
（８）は逆充電防止ダイオード、（11）は電源入力線、
（12）は内部電源線、（13）はバックアップ信号線、
（14）はアドレスバス、（15）はデータバス、（16）は
カードセレクト信号線、（17）はライト・イネーブル信
号線、（18）はアウトプット・イネーブル信号線、（1
9）はチップ選択信号線群、（20）はROM用アドレスデコ
ーダ、（21）は解読テキスト記憶用ROM、（22）は暗証
コード列記憶用ROM、（23）は照合回路、（23a）は第１
のデータラッチ回路、（23b）は第２データラッチ回
路、（23c）は比較回路、（23d）は一致信号ラッチ回
路、（23e）はリセット抵抗、（23f）はリセットコンデ
ンサ、（23g）と（23h）は内部データバス群、（25）は
プルダウン抵抗、（26）は一致信号線、（27a）は第１
選択信号線、（27b）は第２選択信号線、（27c）は第３
選択信号線、（28）は内部データバス、（40）はインタ
ーフェースバス、（100）はICメモリカード、（150）は
コネクタ、（200）は端末機、（220）は照合プログラム
である。尚、図中、同一符号は同一又は相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】秘密保護機能を有する受動的機能部品から
なる携帯形半導体記憶装置であって、データを記憶するための主記憶手段と、装置外部から上記主記憶手段にアクセスするためのアド
レスバス、データバスおよび各種制御線を含むインター
フェースバスと、上記主記憶手段への装置外部からのアクセスを制御する
アクセス制御手段と、記憶装置外部に読み出しができないように暗証コード列
を記憶する、内部データバスを有する暗証コード列記憶
手段と、上記暗証コード列を解読するための解読テキストを記憶
し、記憶装置外部に読み出し可能なようにインターフェ
ースバスのデータバスが接続された解読テキスト記憶手
段と、上記暗証コード列記憶手段からの内部データバスが接続
されて読み出された上記暗証コード列をラッチする第１
データラッチ回路、上記インターフェースバスのデータ
バスが接続され、上記解読テキストから解読された、記
憶装置外部から入力された暗証コード列をラッチする第
２データラッチ回路、これらのデータラッチ回路の内容
の照合を行い、両者が一致した場合に装置外部からの上
記主記憶手段へのアクセスを可能にさせる一致信号を発
生する比較回路、上記一致信号をラッチすると共に上記
アクセス制御手段に供給する一致信号ラッチ回路からな
る照合手段と、上記インターフェースバスのアドレスバス等の信号に従
って上記暗証コード列記憶手段、解読テキスト記憶手
段、照合手段の各データラッチ回路を適宜、動作可能な
状態にする選択信号を発生する選択手段と、を備え、上記暗証コード列記憶手段に記憶された暗証コ
ード列は装置外部に読み出すことができず、上記解読テ
キスト記憶手段に記憶された解読テキストが装置外部に
読み出すことができ、解読テキストを装置外部に読み出
して解読し、解読された暗証コード列を上記第２データ
ラッチ回路に書き込んで、上記暗証コード列記憶手段か
ら上記第１データラッチ回路に読み出された暗証コード
列との照合の結果、一致した場合に装置外部から上記主
記憶手段へのアクセスが行える携帯形半導体記憶装置。
【請求項２】装置外部の端末機により、この端末機に入
力された暗証番号を、読み出した解読テキストに組み入
れて、これから上記暗証コード列記憶手段の暗証コード
列が格納されている複数の格納アドレスとこれらを読み
出す順番が解読され、解読された格納アドレスおよび読
み出し順に従って上記暗証コード列が上記照合手段の第
１データラッチ回路に読み出され、次に暗証コード列が
解読されて上記第２データラッチ回路に書き込まれて比
較照合が行われる請求項１の携帯形半導体記憶装置。