JP2000181802A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2000181802A JP2000181802A JP10352742A JP35274298A JP2000181802A JP 2000181802 A JP2000181802 A JP 2000181802A JP 10352742 A JP10352742 A JP 10352742A JP 35274298 A JP35274298 A JP 35274298A JP 2000181802 A JP2000181802 A JP 2000181802A
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Abstract
(57)【要約】
【課題】 記憶情報がユーザーが任意に設定するキー情
報によって秘密保護される半導体記憶装置に関して、そ
の秘密保護の信頼性を向上させる。 【解決手段】 外部から供給されるアドレス情報により
該当する不揮発性記憶素子のデータを読み出すことが出
来る半導体記憶装置において、ユーザーが任意に設定で
きるキー情報を保持するキー情報格納領域と、前記キー
情報と入力情報とを演算するなどして決定された情報を
出力する回路と、を設けたものである。
報によって秘密保護される半導体記憶装置に関して、そ
の秘密保護の信頼性を向上させる。 【解決手段】 外部から供給されるアドレス情報により
該当する不揮発性記憶素子のデータを読み出すことが出
来る半導体記憶装置において、ユーザーが任意に設定で
きるキー情報を保持するキー情報格納領域と、前記キー
情報と入力情報とを演算するなどして決定された情報を
出力する回路と、を設けたものである。
Description
【０００１】
【発明の属する技術分野】本発明は複数の不揮発性記憶
素子から成る半導体記憶装置に関し、第三者による不正
なデータ読み出しを防止する秘密保護機能を向上させる
ものである。
素子から成る半導体記憶装置に関し、第三者による不正
なデータ読み出しを防止する秘密保護機能を向上させる
ものである。
【０００２】
【従来の技術】不揮発性半導体記憶装置は、電気機器を
期待する手順で動作させる為のプログラムを格納するの
に広く使われている。その中で、第三者が不正にプログ
ラムを読み出し、解読・盗用されるなどの被害を未然に
防止するための技術も多数提案されている。例えば半導
体記憶装置内に組み込まれたキー情報と一致するコード
入力をすることによりアクセスを許容する技術などであ
る。
期待する手順で動作させる為のプログラムを格納するの
に広く使われている。その中で、第三者が不正にプログ
ラムを読み出し、解読・盗用されるなどの被害を未然に
防止するための技術も多数提案されている。例えば半導
体記憶装置内に組み込まれたキー情報と一致するコード
入力をすることによりアクセスを許容する技術などであ
る。
【０００３】
【発明が解決しようとする課題】しかしながら、これら
の方法では第三者によるコード入力が不一致の場合にア
クセスを禁止しており読み出しが不可能であるが、第三
者がキー情報と一致するコードを偶然入力した場合容易
に解読できるデータが読み出されてしまう。このこと
は、入力したコードが一致しているか否かの情報を第三
者に与えているに他ならない。
の方法では第三者によるコード入力が不一致の場合にア
クセスを禁止しており読み出しが不可能であるが、第三
者がキー情報と一致するコードを偶然入力した場合容易
に解読できるデータが読み出されてしまう。このこと
は、入力したコードが一致しているか否かの情報を第三
者に与えているに他ならない。
【０００４】本発明は、第三者によるコード入力がキー
情報と一致するしないに関わらず何らかのデータ出力を
行うことにより、コード入力がキー情報と一致したかし
ないかを容易に判断できないようにしたものであり、キ
ー情報はユーザーが任意に設定できることにより、更に
秘密保護の信頼性の高い半導体記憶装置を提供するもの
である。
情報と一致するしないに関わらず何らかのデータ出力を
行うことにより、コード入力がキー情報と一致したかし
ないかを容易に判断できないようにしたものであり、キ
ー情報はユーザーが任意に設定できることにより、更に
秘密保護の信頼性の高い半導体記憶装置を提供するもの
である。
【０００５】
【課題を解決するための手段】この目的を達成するため
に、本発明は複数の不揮発性記憶素子から成る不揮発性
メモリーアレイ部を有し、外部から供給されるアドレス
情報により該当する不揮発性記憶素子のデータを読み出
すことが出来る半導体記憶装置において、不揮発性メモ
リーに対するデータの読み出し・書き換えの動作を許可
するためのキー情報を保持するキー情報格納領域と、前
記キー情報と外部から入力される秘密保護解除信号との
演算を行い演算結果を比較結果として出力する比較手段
と、前記比較手段から一致情報出力を得た場合には入力
情報をそのまま出力することが出来るが、不一致情報出
力を得た場合には、前記不一致情報と前記入力情報との
演算により決定された情報を出力するスクランブル回路
と、を設けたものである。これにより本発明の半導体記
憶装置は、キー情報格納領域のキー情報と外部から入力
される秘密保護解除情報との比較結果が不一致であった
場合半導体記憶装置は秘密保護解除情報によって変形さ
れたデータを出力するため、第三者にとって出力される
データの正当性について判断が困難になり、解読が著し
く困難になる。
に、本発明は複数の不揮発性記憶素子から成る不揮発性
メモリーアレイ部を有し、外部から供給されるアドレス
情報により該当する不揮発性記憶素子のデータを読み出
すことが出来る半導体記憶装置において、不揮発性メモ
リーに対するデータの読み出し・書き換えの動作を許可
するためのキー情報を保持するキー情報格納領域と、前
記キー情報と外部から入力される秘密保護解除信号との
演算を行い演算結果を比較結果として出力する比較手段
と、前記比較手段から一致情報出力を得た場合には入力
情報をそのまま出力することが出来るが、不一致情報出
力を得た場合には、前記不一致情報と前記入力情報との
演算により決定された情報を出力するスクランブル回路
と、を設けたものである。これにより本発明の半導体記
憶装置は、キー情報格納領域のキー情報と外部から入力
される秘密保護解除情報との比較結果が不一致であった
場合半導体記憶装置は秘密保護解除情報によって変形さ
れたデータを出力するため、第三者にとって出力される
データの正当性について判断が困難になり、解読が著し
く困難になる。
【０００６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【０００７】（実施の形態１）図１は、本発明の形態に
おける半導体記憶装置１のデータ読み出し動作に関わる
ブロック構成を示す図である。２は複数の不揮発性メモ
リーがマトリクス状に配置された不揮発性メモリーアレ
イ、３は複数の信号線から成るモード設定入力信号１１
により不揮発性メモリーアレイ２の書き換え・読み出し
など半導体記憶装置１の動作を決定し、不揮発性メモリ
ーアレイ２にモード設定信号１２として出力するメモリ
ー制御部、４は外部から入力されたアドレス情報を外部
アドレスバス１３を介して入力し内部アドレスバス１４
に出力するアドレスバッファ、５は不揮発性メモリーア
レイ２から出力されたデータを内部データバス１６を介
して入力し外部データバス１５に出力するデータバッフ
ァ、６はユーザーが任意に設定できるキー情報を格納で
き、外部から入力される秘密保護解除情報１７との比較
結果により不揮発性メモリーアレイに対するアクセスを
制御するメモリーアクセス制御手段である。特に制限は
ないが、本実施の形態で使用するアドレス及びデータは
１６ビット幅であるとする。
おける半導体記憶装置１のデータ読み出し動作に関わる
ブロック構成を示す図である。２は複数の不揮発性メモ
リーがマトリクス状に配置された不揮発性メモリーアレ
イ、３は複数の信号線から成るモード設定入力信号１１
により不揮発性メモリーアレイ２の書き換え・読み出し
など半導体記憶装置１の動作を決定し、不揮発性メモリ
ーアレイ２にモード設定信号１２として出力するメモリ
ー制御部、４は外部から入力されたアドレス情報を外部
アドレスバス１３を介して入力し内部アドレスバス１４
に出力するアドレスバッファ、５は不揮発性メモリーア
レイ２から出力されたデータを内部データバス１６を介
して入力し外部データバス１５に出力するデータバッフ
ァ、６はユーザーが任意に設定できるキー情報を格納で
き、外部から入力される秘密保護解除情報１７との比較
結果により不揮発性メモリーアレイに対するアクセスを
制御するメモリーアクセス制御手段である。特に制限は
ないが、本実施の形態で使用するアドレス及びデータは
１６ビット幅であるとする。
【０００８】上記メモリーアクセス制御手段６は、ユー
ザーが任意に設定できるキー情報を格納するキー情報格
納領域７と、前記キー情報格納領域７が出力するキー情
報１８と外部からの秘密保護解除情報１７とを入力し比
較した結果を比較結果情報１９として出力する比較手段
８と、前記比較結果情報１９と内部アドレスバス入力と
の演算結果を入力情報変換出力２０として出力する入力
情報変換回路９とから成る。
ザーが任意に設定できるキー情報を格納するキー情報格
納領域７と、前記キー情報格納領域７が出力するキー情
報１８と外部からの秘密保護解除情報１７とを入力し比
較した結果を比較結果情報１９として出力する比較手段
８と、前記比較結果情報１９と内部アドレスバス入力と
の演算結果を入力情報変換出力２０として出力する入力
情報変換回路９とから成る。
【０００９】図２は、本実施の形態におけるメモリーア
クセス制御手段のブロック図である。特に制限しない
が、キー情報格納領域７は不揮発性メモリーセルが１６
ビット分配置され、図面に記載されていないアクセス手
段によりユーザーが任意にキー情報１８（ＫＥＹ０〜Ｋ
ＥＹ１５）を設定でき、比較手段８に対して出力する。
比較手段８はキー情報１８（ＫＥＹ０〜ＫＥＹ１５）と
秘密保護解除情報１７（Ｒ０〜Ｒ１５）との相対するビ
ット毎にＸＮＯＲ論理演算し比較結果情報１９（ＣＭＰ
０〜ＣＭＰ１５）として入力情報変換回路９に出力す
る。入力情報変換回路９は比較結果情報１９（ＣＭＰ０
〜ＣＭＰ１５）と内部アドレスバス１４から入力される
アドレス情報（Ａ０〜Ａ１５）との相対するビット毎に
ＸＮＯＲ論理演算し入力情報変換出力２０（ＣＮＶ０〜
ＣＮＶ１５）として不揮発性メモリーアレイ２に対して
供給する。
クセス制御手段のブロック図である。特に制限しない
が、キー情報格納領域７は不揮発性メモリーセルが１６
ビット分配置され、図面に記載されていないアクセス手
段によりユーザーが任意にキー情報１８（ＫＥＹ０〜Ｋ
ＥＹ１５）を設定でき、比較手段８に対して出力する。
比較手段８はキー情報１８（ＫＥＹ０〜ＫＥＹ１５）と
秘密保護解除情報１７（Ｒ０〜Ｒ１５）との相対するビ
ット毎にＸＮＯＲ論理演算し比較結果情報１９（ＣＭＰ
０〜ＣＭＰ１５）として入力情報変換回路９に出力す
る。入力情報変換回路９は比較結果情報１９（ＣＭＰ０
〜ＣＭＰ１５）と内部アドレスバス１４から入力される
アドレス情報（Ａ０〜Ａ１５）との相対するビット毎に
ＸＮＯＲ論理演算し入力情報変換出力２０（ＣＮＶ０〜
ＣＮＶ１５）として不揮発性メモリーアレイ２に対して
供給する。
【００１０】半導体記憶装置からデータを読み出す場
合、メモリー制御部３は外部から入力されるモード設定
入力信号１１により不揮発性メモリーアレイ２を読み出
しモードに固定する。このときキー情報１８（ＫＥＹ０
〜ＫＥＹ１５）と秘密保護解除情報１７（Ｒ０〜Ｒ１
５）とが一致していれば、比較結果情報１９（ＣＭＰ０
〜ＣＭＰ１５）は全ビット論理値”１”を出力するた
め、入力情報変換回路９は内部アドレスバス１４から入
力されるアドレス情報（Ａ０〜Ａ１５）をそのまま入力
情報変換出力２０として不揮発性メモリーアレイ２に供
給し所望のデータが得られるが、不一致のときは不一致
ビットに関してアドレス情報を反転し入力情報変換出力
２０として出力するため、不揮発性メモリーアレイ２に
は、秘密保護解除情報として入力された値に従ってスク
ランブル化されたアドレス情報が供給され、そのアドレ
ス情報に該当するメモリーセルからデータが出力され
る。
合、メモリー制御部３は外部から入力されるモード設定
入力信号１１により不揮発性メモリーアレイ２を読み出
しモードに固定する。このときキー情報１８（ＫＥＹ０
〜ＫＥＹ１５）と秘密保護解除情報１７（Ｒ０〜Ｒ１
５）とが一致していれば、比較結果情報１９（ＣＭＰ０
〜ＣＭＰ１５）は全ビット論理値”１”を出力するた
め、入力情報変換回路９は内部アドレスバス１４から入
力されるアドレス情報（Ａ０〜Ａ１５）をそのまま入力
情報変換出力２０として不揮発性メモリーアレイ２に供
給し所望のデータが得られるが、不一致のときは不一致
ビットに関してアドレス情報を反転し入力情報変換出力
２０として出力するため、不揮発性メモリーアレイ２に
は、秘密保護解除情報として入力された値に従ってスク
ランブル化されたアドレス情報が供給され、そのアドレ
ス情報に該当するメモリーセルからデータが出力され
る。
【００１１】この実施の形態から明確な通り、第三者が
秘密保護解除情報１７として入力した値がユーザーによ
って設定されたキー情報１８と不一致であっても不揮発
性メモリーアレイ２は常に何らかのデータを出力する
が、半導体記憶装置１に供給されるアドレスに対して出
力されるデータが変化しているため、第三者が秘密保護
解除情報１７としての値がキー情報１８と一致したかど
うかの判断が出来ず、解読は極めて困難となる。
秘密保護解除情報１７として入力した値がユーザーによ
って設定されたキー情報１８と不一致であっても不揮発
性メモリーアレイ２は常に何らかのデータを出力する
が、半導体記憶装置１に供給されるアドレスに対して出
力されるデータが変化しているため、第三者が秘密保護
解除情報１７としての値がキー情報１８と一致したかど
うかの判断が出来ず、解読は極めて困難となる。
【００１２】（実施の形態２）図３は本発明の半導体記
憶装置についてキー情報格納領域７が不揮発性メモリー
アレイ２の一部として配置された場合の一実施の形態を
示すブロック図である。構成要素については図１で説明
したものでありここでは省略する。
憶装置についてキー情報格納領域７が不揮発性メモリー
アレイ２の一部として配置された場合の一実施の形態を
示すブロック図である。構成要素については図１で説明
したものでありここでは省略する。
【００１３】ユーザーは不揮発性メモリーアレイ２に任
意のプログラムなどを書き込むときに同様の手段でキー
情報格納領域７に任意のキー情報を書き込むことが出来
る。モード設定入力信号１１によりメモリー制御部３が
読み出しモードを認識しモード設定信号１２として出力
すると、不揮発性メモリーアレイ２は読み出しモードに
設定されると同時にキー情報格納領域７はキー情報１８
（ＫＥＹ０〜ＫＥＹ１５）を比較手段８に供給する。比
較手段はキー情報１８（ＫＥＹ０〜ＫＥＹ１５）と秘密
保護解除情報（Ｒ０〜Ｒ１５）１７との相対するビット
間でＸＮＯＲ論理演算した結果を比較結果情報１９（Ｃ
ＭＰ０〜ＣＭＰ１５）として入力情報変換回路９に供給
する。入力情報変換回路９は比較結果情報１９（ＣＭＰ
０〜ＣＭＰ１５）と入力情報としての内部アドレスバス
１４（Ａ０〜Ａ１５）とのＸＮＯＲ論理演算を行い結果
を入力情報変換出力２０（ＣＮＶ０〜ＣＮＶ１５）とし
て不揮発性メモリーアレイ２に供給する。このとき比較
結果情報１９（ＣＭＰ０〜ＣＭＰ１５）を一致情報とし
て入力した場合入力情報としての内部アドレスバス１４
（Ａ０〜Ａ１５）のデータをそのまま入力情報変換出力
２０（ＣＮＶ０〜ＣＮＶ１５）として不揮発性メモリー
アレイ２に供給するが、比較結果情報１９（ＣＭＰ０〜
ＣＭＰ１５）を不一致情報として入力した場合、入力情
報としての内部アドレスバス１４（Ａ０〜Ａ１５）のデ
ータをＸＮＯＲ演算により変化させ入力情報変換出力２
０（ＣＮＶ０〜ＣＮＶ１５）として不揮発性メモリーア
レイ２に供給する。
意のプログラムなどを書き込むときに同様の手段でキー
情報格納領域７に任意のキー情報を書き込むことが出来
る。モード設定入力信号１１によりメモリー制御部３が
読み出しモードを認識しモード設定信号１２として出力
すると、不揮発性メモリーアレイ２は読み出しモードに
設定されると同時にキー情報格納領域７はキー情報１８
（ＫＥＹ０〜ＫＥＹ１５）を比較手段８に供給する。比
較手段はキー情報１８（ＫＥＹ０〜ＫＥＹ１５）と秘密
保護解除情報（Ｒ０〜Ｒ１５）１７との相対するビット
間でＸＮＯＲ論理演算した結果を比較結果情報１９（Ｃ
ＭＰ０〜ＣＭＰ１５）として入力情報変換回路９に供給
する。入力情報変換回路９は比較結果情報１９（ＣＭＰ
０〜ＣＭＰ１５）と入力情報としての内部アドレスバス
１４（Ａ０〜Ａ１５）とのＸＮＯＲ論理演算を行い結果
を入力情報変換出力２０（ＣＮＶ０〜ＣＮＶ１５）とし
て不揮発性メモリーアレイ２に供給する。このとき比較
結果情報１９（ＣＭＰ０〜ＣＭＰ１５）を一致情報とし
て入力した場合入力情報としての内部アドレスバス１４
（Ａ０〜Ａ１５）のデータをそのまま入力情報変換出力
２０（ＣＮＶ０〜ＣＮＶ１５）として不揮発性メモリー
アレイ２に供給するが、比較結果情報１９（ＣＭＰ０〜
ＣＭＰ１５）を不一致情報として入力した場合、入力情
報としての内部アドレスバス１４（Ａ０〜Ａ１５）のデ
ータをＸＮＯＲ演算により変化させ入力情報変換出力２
０（ＣＮＶ０〜ＣＮＶ１５）として不揮発性メモリーア
レイ２に供給する。
【００１４】すなわちキー情報１８（ＫＥＹ０〜ＫＥＹ
１５）と秘密保護解除情報１７（Ｒ０〜Ｒ１５）とが一
致していれば所望のデータが得られるが、不一致のとき
は不揮発性メモリーアレイ２には、秘密保護解除情報と
して入力された値に従ってスクランブル化されたアドレ
ス情報が供給され、そのアドレス情報に該当するメモリ
ーセルからデータが出力される。
１５）と秘密保護解除情報１７（Ｒ０〜Ｒ１５）とが一
致していれば所望のデータが得られるが、不一致のとき
は不揮発性メモリーアレイ２には、秘密保護解除情報と
して入力された値に従ってスクランブル化されたアドレ
ス情報が供給され、そのアドレス情報に該当するメモリ
ーセルからデータが出力される。
【００１５】この実施の形態から明確な通り、ユーザー
はキー情報格納領域７が不揮発性メモリーアレイ２の一
部として配置されているので、不揮発性メモリーアレイ
２に任意のデータを書き込むときに同様な手段を用いて
キー情報を設定できる。
はキー情報格納領域７が不揮発性メモリーアレイ２の一
部として配置されているので、不揮発性メモリーアレイ
２に任意のデータを書き込むときに同様な手段を用いて
キー情報を設定できる。
【００１６】また実施の形態１と同様、第三者が秘密保
護解除情報１７として入力した値がユーザーによって設
定されたキー情報１８と不一致であっても不揮発性メモ
リーアレイ２は常に何らかのデータを出力するが、半導
体記憶装置１に供給されるアドレスに対して出力される
データが変化しているため、第三者が秘密保護解除情報
１７としての値がキー情報１８と一致したかどうかの判
断が出来ず、解読は極めて困難となる。
護解除情報１７として入力した値がユーザーによって設
定されたキー情報１８と不一致であっても不揮発性メモ
リーアレイ２は常に何らかのデータを出力するが、半導
体記憶装置１に供給されるアドレスに対して出力される
データが変化しているため、第三者が秘密保護解除情報
１７としての値がキー情報１８と一致したかどうかの判
断が出来ず、解読は極めて困難となる。
【００１７】なお、実施の形態１及び実施の形態２では
アドレスバッファ４と不揮発性メモリーアレイ２の間に
入力情報変換回路９を設けているが、それに限定するも
のではなく、例えば図４や図５の様に不揮発性メモリー
アレイ２から出力されるデータを変化させてデータバッ
ファ５に出力する構成や、その他不揮発性メモリーアレ
イ２に入力するアドレスと、不揮発性メモリーアレイ２
から出力されるデータとそれぞれに入力情報変換回路９
により変化させる構成などが考えられる。
アドレスバッファ４と不揮発性メモリーアレイ２の間に
入力情報変換回路９を設けているが、それに限定するも
のではなく、例えば図４や図５の様に不揮発性メモリー
アレイ２から出力されるデータを変化させてデータバッ
ファ５に出力する構成や、その他不揮発性メモリーアレ
イ２に入力するアドレスと、不揮発性メモリーアレイ２
から出力されるデータとそれぞれに入力情報変換回路９
により変化させる構成などが考えられる。
【００１８】比較手段８及び入力情報変換回路９につい
てはそれぞれＸＮＯＲ論理演算を行ったが、これについ
ても特に制限するものではなく比較手段８が一致情報を
出力でき、その一致情報により入力情報変換回路９が入
力情報をそのまま出力する論理が成立すればどの様な回
路であっても差し支えない。
てはそれぞれＸＮＯＲ論理演算を行ったが、これについ
ても特に制限するものではなく比較手段８が一致情報を
出力でき、その一致情報により入力情報変換回路９が入
力情報をそのまま出力する論理が成立すればどの様な回
路であっても差し支えない。
【００１９】また、この実施の形態ではキー情報、秘密
保護解除情報、スクランブルを加えるアドレス情報など
について情報の桁数を同一として説明したが、それら情
報の桁数は任意であり特に制限を加えるものではない。
保護解除情報、スクランブルを加えるアドレス情報など
について情報の桁数を同一として説明したが、それら情
報の桁数は任意であり特に制限を加えるものではない。
【００２０】
【発明の効果】以上のように本発明の半導体記憶装置
は、ユーザーによる任意のキー情報設定が可能であるこ
とに加えて、秘密保護解除情報がキー情報と一致しない
場合も何らかの方法で変化したデータが出力されるため
第三者には秘密保護解除情報がキー情報と一致したかど
うかの判定がしにくくなり、内部に格納されたプログラ
ムなどデータの解読を極めて困難にする事から、記憶情
報の秘密保護の信頼性を向上するものである。
は、ユーザーによる任意のキー情報設定が可能であるこ
とに加えて、秘密保護解除情報がキー情報と一致しない
場合も何らかの方法で変化したデータが出力されるため
第三者には秘密保護解除情報がキー情報と一致したかど
うかの判定がしにくくなり、内部に格納されたプログラ
ムなどデータの解読を極めて困難にする事から、記憶情
報の秘密保護の信頼性を向上するものである。
【図１】本発明の実施の形態１に関わる半導体記憶装置
のブロック図
のブロック図
【図２】メモリーアクセス制御手段の一例を示すブロッ
ク図
ク図
【図３】本発明の実施の形態２に関わる半導体記憶装置
のブロック図
のブロック図
【図４】入力情報変換回路が読み出しデータに作用する
位置に配置された実施の形態１の半導体記憶装置のブロ
ック図
位置に配置された実施の形態１の半導体記憶装置のブロ
ック図
【図５】入力情報変換回路が読み出しデータに作用する
位置に配置された実施の形態２の半導体記憶装置のブロ
ック図
位置に配置された実施の形態２の半導体記憶装置のブロ
ック図
１ 半導体記憶装置 ２ 不揮発性メモリーアレイ ３ メモリー制御部 ４ アドレスバッファ ５ データバッファ ６ メモリーアクセス制御手段 ７ キー情報格納領域 ８ 比較手段 ９ 入力情報変換回路 １１ モード設定入力信号 １２ モード設定信号 １３ 外部アドレスバス １４ 内部アドレスバス １５ 外部データバス １６ 内部データバス １７ 秘密保護解除情報 １８ キー情報 １９ 比較結果情報 ２０ 入力情報変換出力
Claims (8)
- 【請求項１】 複数の不揮発性記憶素子から成る不揮発
性メモリーアレイを有し、外部から供給されるアドレス
情報により該当する不揮発性記憶素子のデータを読み出
すことが出来る半導体記憶装置において、 不揮発性メモリーアレイに対するデータの読み出し・書
き換えの動作を許可するためのキー情報を保持するキー
情報格納領域と、前記キー情報と外部から入力される秘
密保護解除信号との演算を行い演算結果を比較結果とし
て出力する比較手段と、前記比較手段から一致情報出力
を得た場合には入力情報をそのまま出力することが出来
るが、不一致情報出力を得た場合には、前記不一致情報
と前記入力情報との演算により決定された情報を出力す
る入力情報変換回路と、を設けることを特徴とする半導
体記憶装置。 - 【請求項２】 前記入力情報変換回路が、外部から供給
されるアドレス情報を入力して前記比較手段から一致出
力を得た場合にはそのままアドレス情報を出力し、不一
致情報を得た場合には前記アドレス情報を変化させて出
力することを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】 前記入力情報変換回路が、不揮発性メモ
リーアレイが出力するデータを入力して前記比較手段か
ら一致出力を得た場合にはそのままデータを出力し、不
一致情報を得た場合にはデータを変化させて出力するこ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 前記キー情報格納領域は前記不揮発性メ
モリーアレイの一部として配置されており、前記キー情
報の書き込みについては前記不揮発性メモリーアレイに
データを書き込むときに同じ手段を用いて任意のキー情
報を格納でき、前記比較手段に対してキー情報を供給す
ることを特徴とする請求項１記載の半導体記憶措置。 - 【請求項５】 複数の不揮発性記憶素子から成る不揮発
性メモリーアレイを有し、外部から供給されるアドレス
情報により該当する不揮発性記憶素子のデータを読み出
すことが出来る半導体記憶装置において、 不揮発性メモリーアレイに対するデータの読み出し・書
き換えの動作を許可するためのキー情報を保持するキー
情報格納領域と、前記キー情報と入力情報との演算によ
り決定された情報を出力するスクランブル回路と、を設
けることを特徴とする半導体記憶装置。 - 【請求項６】 前記スクランブル回路が、外部から供給
されるアドレス情報を入力して前記比較手段から一致出
力を得た場合にはそのままアドレス情報を出力し、不一
致情報を得た場合には前記アドレス情報を変化させて出
力することを特徴とする請求項５記載の半導体記憶装
置。 - 【請求項７】 前記スクランブル回路が、不揮発性メモ
リーアレイが出力するデータを入力して前記比較手段か
ら一致出力を得た場合にはそのままデータを出力し、不
一致情報を得た場合にはデータを変化させて出力するこ
とを特徴とする請求項５記載の半導体記憶装置。 - 【請求項８】 前記キー情報格納領域は前記不揮発性メ
モリーアレイの一部として配置されており、前記キー情
報の書き込みについては前記不揮発性メモリーアレイに
データを書き込むときに同じ手段を用いて任意のキー情
報を格納でき、前記スクランブル回路に対してキー情報
を供給することを特徴とする請求項５記載の半導体記憶
措置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10352742A JP2000181802A (ja) | 1998-12-11 | 1998-12-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10352742A JP2000181802A (ja) | 1998-12-11 | 1998-12-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000181802A true JP2000181802A (ja) | 2000-06-30 |
Family
ID=18426135
Family Applications (1)
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|---|---|---|---|
| JP10352742A Pending JP2000181802A (ja) | 1998-12-11 | 1998-12-11 | 半導体記憶装置 |
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| Country | Link |
|---|---|
| JP (1) | JP2000181802A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002037285A1 (fr) * | 2000-10-30 | 2002-05-10 | Thine Electronics, Inc. | Circuit integre a semi-conducteurs, appareil de reception utilisant celui-ci, procede pour fabriquer et reparer un appareil de reception et procede de production video |
| JP2002236611A (ja) * | 2000-12-04 | 2002-08-23 | Hitachi Ltd | 半導体装置と情報処理システム |
| KR100398620B1 (ko) * | 2001-06-29 | 2003-09-19 | 주식회사 하이닉스반도체 | 암호화 회로를 포함하는 메모리 장치 |
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-
1998
- 1998-12-11 JP JP10352742A patent/JP2000181802A/ja active Pending
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| JP4643479B2 (ja) * | 2006-03-22 | 2011-03-02 | 株式会社東芝 | アクセス制御装置、アクセス制御システム、プロセッサ、アクセス制御方法およびメモリアクセス制御方法 |
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