JPH02259852A

JPH02259852A - 携帯形半導体記憶装置

Info

Publication number: JPH02259852A
Application number: JP1077980A
Authority: JP
Inventors: Masatoshi Kimura; 正俊木村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-03-31
Filing date: 1989-03-31
Publication date: 1990-10-22
Anticipated expiration: 2011-06-12
Also published as: JP2507588B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は携帯形半導体記憶装置、特にＣＰＵを持たな
い記憶装置の記憶データの秘密保護に関するものである
。

［従来の技術］第５図に従来のＣＰＵを持たない携帯形半導体記憶装置
として、ＩＣメモリカードの概略的な内部構成を示す、
ＩＣメモリカード（１）において、主記憶部（４）は複
数のスタティックＲＡＭ（４ａ）〜（４ｎ）から構成さ
れる。ＩＣメモリカード（１）が接続される端末機（図
示せず）とのインターフェースは電源入力線（１１）、
アドレスバス（１４）、データバス（１５）、カードセ
レクト信号線（１６）、ライト・イネーブル信号線（１
７）およびアウトプット・イネーブル信号線（１８）よ
りなるインターフェースバス（４０）により行う、従っ
てこのインターフェースバス（４０）によって、端末機
は主記憶部（４）に対してデータの書き込みおよび読み
出しが可能となる。また主記憶部（４）内の個々のスタ
ティックＲＡ　Ｍ　（４ａ）〜（４ｎ）を選択する手段
としてアドレスデコーダ（５）を使用する。−殻内に主
記憶部（４）を使用した場合の電源回路としては、直列
トランジスタ（２）、電源電圧検出回路（３）、バッテ
リ（６）、電流制限抵抗（７）および逆充電防止ダイオ
ード（８）から構成されている例が多い、ＩＣメモリカ
ード（１）が端末機に挿入、接続されて、電源入力線（
１１）に電源が印加されると電源電圧検出回路（３）が
作用し、直列トランジスタ（２）が導通状態となる。

電源入力線（１１）に給電が無い場合は、バッテリ（６
）が電流制限抵抗（７）および逆充電防止ダイオード（
８）を介して主記憶部（４）に電力を供給する。

これによって主記憶部（４）の記憶データは、カード外
部からの給電が無い場合にも保持される。電源電圧検出
回路（３）は電源入力線（１１）が予め定められた規定
値レベル以上に達すると、直列トランジスタ（２）を導
通状態し、また規定値レベル以下の時は遮断状態にする
。また規定値レベル以上に達した時には、同時にバック
アップ信号ｌ１Ａ（１３）に“Ｈ”レベルの信号を送り
、これをアドレスデコーダ（５）の端子（Ｇ）に供給す
る。入力抵抗（９）および各プルアップ抵抗（１０）は
、カードを所持、携帯時にアドレスデコーダ（５）の入
力端子を接地レベルに固定するためのものである。

次に動作を説明する。ＩＣメモリカード（１）が端末機
に挿入され、電源入力Ｉ！＜１１＞に電力が印加された
場合の動作を説明する。１！力入力線（１１）の電圧が
規定値レベル以上に達した時、電源電圧検出回路（３）
が動作し直列トランジスタ（２）を導通状態にさせる。

従って電力が電源入力線（１１）からさらに内部電源線
（１２）へ供給される。他方、電源電圧検出回路（３）
はバックアップ信号線（１３）を介してアドレスデコー
ダ（５〉の端子（Ｇ）に“Ｈ”レベルの信号を供給する
。これによりアドレスデコーダ（５）は動作可能な状態
となる。この状態において、端末機はインターフェース
バス（４０）を介して、主記憶部（４）に対してデータ
の読み出しおよび書き込みが可能である。この書き込み
および読み出し動作は、単体の記憶素子の読み出しおよ
び書き込み動作と同じであり周知のものであるので説明
は省略する。この時、内部電源線（１２）の電位はバッ
テリ（６）の電圧より高いため、ダイオード（８〉の作
用によりバッテリ（６）の消費は無い。次に電源入力１
１（１１）が規定値レベル以下の時あるいは端末機から
の電力供給が無い時には、トランジスタ（２）が遮断状
態にされると共にバックアップ信号線（１３）が“Ｌ”
レベルになる。従ってバッテリ（６）から電流制置抵抗
（７）および逆充電防止ダイオード（８）を介して内部
電源線（１２）へ電力が供給されるため、主記憶部（４
）の記憶データは保持される。またアドレスデコーダ（
５）は非動作となり、チップセレクト信号線群（１９）
は全て“Ｈ″レベルなる。

以上の説明からも明らかなように、電源入力線（１１）
の電圧レベルが規定値レベル以上である限り、端末機か
らの主記憶部（４）に対するデータの読み出しおよび書
き込みが、インターフェースバス（４０）を介して自由
に行うことができる。すなわち主記憶部（４）の記憶デ
ータの秘密保護は不可能であり、端末機が同種のインタ
ーフェースバスを有するものであれば、これにＩＣメモ
リカード（１）を挿入接続して、いつでも主記憶部（４
）内の記憶データを盗用したり、あるいはこれを破壊す
ることが可能である。

従来、半導体記憶装置の秘密保護に関して必ずＣＰＵと
半導体メモリからなる構成とし、ＣＰＵの能動的機能に
より秘密保護を行っている。このような記憶装置は例え
ば特公昭５３−６４９１号公報に記載されている。

［発明が解決しようとする課題］以上のように従来の携帯形半導体記憶装置、例えばメモ
リカードあるいはメモリバックでは、端末機から自由に
主記憶部へのアクセスが可能である。従って記憶データ
の盗用あるいは破壊が自由にできる。これは従来のもの
は受動的機能部品の集合体であったので、機密保護、例
えば暗証コード列による管理対策を施すことは極めて困
難であった。また、ＣＰＵを含めた構成にすれば極めて
容易に秘密保護機能を持たせることが可能であるが、従
来のインターフェイスバスの他にＣＰＵのインターフェ
イスバスが必要になる等の課題があった。

この発明は上記のような課題を解決するためになされた
もので、受動的機能部品のみの構成によって、暗証コー
ド列による暗唱機能を持たせ、極めて記憶データの盗用
、破壊が困難な保護機能を有する携帯形半導体記憶装置
を得ることを目的とする。

［課題を解決するための手段］この発明に係る携帯形半導体記憶装置では、照合回路、
解読テキスト記憶用Ｒ，ＯＭおよび暗証コード列記憶用
ＲＯＭを設けて、照合回路の第１データラッチ回路へは
暗証コード列記憶用ＲＯＭからの内部データバスが接続
されていて、暗証コード列が決してカード外部に読み出
されることがないようにされている。他方、照合回路の
第２のデータラッチ回路へは、インターフェースバスの
データバスが接続されている。

［作用］この発明においては、記憶装置すなわちＩＣメモリカー
ドが端末機に挿入されると、端末機はこれに記憶された
照合プログラムに従って、カード内の解読テキスト記憶
用ＲＯＭから解読テキストを読み出し、この解読テキス
トにユーザが端末機に入力する暗証番号を組み合わせた
ものから、暗証コード列の格納アドレス、読み出し順序
を解読する。そしてこの解読された格納アドレスおよび
読み出し順位に従って暗証コード列記憶用ＲＯＭから暗
証コード列を読み出し、第１データラッチ回路にラッチ
する。この暗証コード列はカード外部に読み出すことは
できない、そして唯一、解読テキストを解読することに
より知ることができる。

端末機は次に、暗証番号が組み入れられた解読テキスト
から実際の暗証コード列の内容を解読し、照合回路の第
２データラッチ回路に書き込む、そして照合回路におい
て両者が一致すれば、照合回路は一致信号をアドレスデ
コーダに出力し、カード外部からの主記憶部に対するア
クセスが可能になる。また、ユーザは暗証番号をキー人
力する必要がなく、カードが端末機に挿入されると、照
合プログラムに従って端末機に解読テキストが読み出さ
れ、暗証番号無しに端末機が解読テキストを解読して暗
証コード列のアドレス、読み出し順序および実際の暗証
コード列の内容を解読して上述したような照合動作を行
うようにしてもよい。

［実施例］以下、この発明の一実施例を図について説明する。第１
図には、この発明の一実施例による携帯形半導体記憶装
置であるＩＣメモリカードの基本的内部構成を示した。

第１図において第５図の従来のものと同一もしくは相当
する部分は、同一符号で示す、この発明によるＩＣメモ
リカード（１００）は概略的には、第１図に一点鎖線で
囲んで示す従来のＩＣメモリカードに相当する部分（１
ａ）に、ＲＯＭ用アドレスデコーダ（２０）、解読テキ
スト記憶用ＲＯＭ　（２１）、暗証コード列記憶用ＲＯ
Ｍ　（２２）および照合回路（２３）を設けたもので、
全て受動的機能部品から構成されている。また第２図に
は照合回路（２３）の内部構成が示されている。照合回
路（２３）は第１データラッチ回路（２３ａ）、第２デ
ータラッチ回路（２３ｂ）、比較回路（２３ｅ）、一致
信号ラッチ回路（２３ｄ）、リセット抵抗（２３ｅ）お
よびリセットコンデンサ（２３ｆ）から構成される。第
１および第２データラッチ回路（２３ｍ）（２３ｂ）は
Ｎ＝４Ｘｎビットの並列入力、並列出力のラッチ回路で
、ｎはデータバス（１５）のビット数を示す０本実施例
ではｎ＝８ビツトとする。従って第１および第２データ
ラッチ回路（２３ａ）（２３ｂ）は３２ビツトのラッチ
回路である。

この実施例においては、暗証コード列は４つの８とット
コード列からなる。３２ビツトのデータ列をラッチする
ために照合回路（２３）はアドレスバス（１４）、アウ
トプット・イネーブル信号線（１８）およびライト・イ
ネーブル信号線（１７）を使用する。この第１および第
２データラッチ回路（２３ｍ）　（２３ｂ）のラッチ出
力は比較回路（２３ｃ）で比較され、一致すれば比較回
路（２３ｅ）の出力信号線（２３ｉ）に“Ｈ“レベルの
信号を送出する。一致信号ラッチ回路（Ｚ３ｄ）は出力
信号線（２３ｉ）の“Ｈ”レベルの信号の立ち上がりエ
ツジで、一致信号ラッチ回路（２３ｄ）の出力端子（Ｑ
）にＨ”レベルの信号を保持する。リセット抵抗（２３
ｅ）およびリセットコンデンサ（２３Ｆ）は電源投入時
に一致信号ラッチ回路（２３ｄ）をリセットするための
もので、リセット時、出力端子（Ｑ）を”Ｌ”レベルの
状態にする。照合回路（２３）の第２データラッチ回路
（２３ｂ）をイネーブル状態にするための第２選択信号
線（２）ｂ）が“Ｈ”レベルの時は、これの各入力信号
はフローティング状態となる。また、第１データラッチ
回路（２３ｍ）および暗証コード列記憶用ＲＯＭ　（２
２）をイネーブル状態にする第３選択信号線（２７ｃ）
がＨ”レベルの時は、これらの各入力信号線が７０−テ
ィング状態となる。また第１図に示すように、暗証コー
ド列記憶用ＲＯＭ　（２２）の内部データバス（２８）
は照合回路（２３）の第１データラッチ回路（２３ｍ）
に接続されている。また、第２データラッチ回路（２３
ｂ）には、インターフェースバス（４０）のデータバス
（１５）が接続されている。

従って解読テキスト記憶用ＲＯＭ　（２１）に記憶され
た解読テキストはカード外部、すなわち例えば端末機へ
読み出し可能であるが、暗証コード列記憶用ＲＯＭ　（
２２）に記憶された暗証コード列の場合は、その読み出
し動作は、暗証コード列記憶用ＲＯＭ（２２）から照合
回路（２３）の第１データラッチ回路（２３ａ）に書き
込む動作（ラッチ動作）となる、照合回路（２３）の第
２データラッチ回路（２３ｂ）に解読された暗証コード
列を端末機がら書き込む（ラッチ動作）ために、照合回
路（２３）にアドレスバス（１４）、データバス（１５
）およびライト・イネーブル信号線（１７）が接続され
ている。ＲＯＭ用アドレスデコーダ（２０）は解読テキ
スト記憶用ＲＯＭ　（２１）、暗証コード列記憶用ＲＯ
Ｍ　（２２）、および照合回路（２３）の第１および第
２データラッチ回路（２３ａ）（２３ｂ）を選択するも
ので、出力端子（Ｓｎ＋＋）は第１選択信号線（２７ｍ
）を介して解読テキスト記憶用ＲＯＭ　（２１）に、出
力端子（Ｓｏ”ｉ）は第２選択信号線（２７ｂ）を介し
て照合回路（２３）の第２データラッチ回路（２３ｂ）
に、出力端子（Ｓｎ”ｓ）は第３選択信号線（２７ｃ）
を介して照合回路（２３）の第１データラッチ回路（２
３ａ）および暗証コード列記憶用ＲＯＭ　（２２）にそ
れぞれ接続されている。照合回路（２３）の一致信号線
（２６）は、従来のＩＣメモリカードに相当する部分（
１ａ）のアドレスデコーダ（５）の入力端子（Ｇ、）に
接続される。

プルダウン抵抗（２５）は通常は、一致信号ａ　（２６
）を”Ｌ”レベルに維持する。また、照合回路（２３）
に接続されたアドレスバス（１４）によって、第１デー
タラッチ回路（２３ｍ）は暗証コード列記憶用ＲＯＭ　
（２２）のメモリマツプ全域からの読み出し動作が可能
であるが、本実施例ではＲＯＭ　（２２）のマツプ上の
解読テキストから解読される暗証コード列が記憶されて
いる４つのアドレスに対し読み出し動作を行う、この読
み出し動作は、ＲＯＭ用アドレスデコーダ（２０）によ
り第３選択信号線（２７ｃ）が”Ｌ”レベルにされ、ア
ドレスバス（１４）からアドレスを与え、アウトプット
・イネーブル信号線（１８）を“Ｌ”レベルにすること
によって可能である。４バイトの選択はアドレスバス（
１４）で行い、第１データラッチ回路（２３ａ）への暗
証コード列の書き込みはこのアウトプット・イネーブル
信号線（１８）の信号の立下がりエツジで行う、第１デ
ータラッチ回路（２３＆）へラッチされた３２ビツトの
暗証コード列は並列出力され、比較回路（２３ｅ）に入
力される。他方、第２データラッチ回路（２３ｂ）はＲ
ＯＭ用アドレスデコーダ（２０）により第２選択信号線
（２７ｂ）が“Ｌ”レベルにされ、端末機からアドレス
バス（１４）およびデータバス（１５）によってアドレ
スおよびデータが与えられ、そしてライト・イネーブル
信号線（１７）を“Ｌ”レベルにすることにより、この
ライト・イネーブル信号線（１７）の信号の立下がりエ
ツジで書き込みが可能である。比較回路（２３ｅ）は、
第１および第２データラッチ回路（２３ａ）（２３ｂ）
からの３２ビツトのコードが一致すれば“Ｈ”レベルの
信号を出力信号線（２３ｉ）へ送る。電源をオンする時
には第１および第２データラッチ回路（２３ｍ）（２３
ｂ）の出力信号が不確定であるので、誤った一致信号（
２６）が送出されないように、一致信号ラッチ回路（２
３ｄ）はリセット抵抗（２３ｅ）およ°びリセットコン
デンサ（２３ｒ）からなるリセット回路によって、電源
をオンした時には必ず一致信号（２６）が“Ｌ”レベル
にあるようにする。また一致信号ラッチ回路（２３ｄ）
は、比較回路（２３ｃ）の入力信号線（２３ｉ　）の信
号が“Ｌ”レベルから“Ｈ”レベルになる立上りエツジ
で動作するので、比較回路（２３ｅ）で一致の結果が得
られない限り一致信号線（２６）が“Ｈ”レベル状態に
なることはない。

また第３図は、このＩＣメモリカード（１００）がコネ
クタ（１５０）を介して接続されている端末機（２００
）の内部構成を示す図である。端末機（２００）におい
て、内部バス（２１０）にはＣＰ　Ｕ　（２０１）、端
末機主記憶部（２０３）、ＣＲＴデイスプレィ（２０６
）および入力装置であるキーボード（２０７）がそれぞ
れ接続されている。ＣＲＴデイスプレィ（２０６）およ
びキーボード（２０））はそれぞれ、入出力インターフ
エ−２（２０４）（２０５）を介して接続されている。

ＣＰＬＪ（２０１）にはさらにクロック発生回路（２０
２）が接続されている。また、端末機主記憶部（２０３
）には解読テキストを解読するための解読プログラムを
含む照合プログラム（２２０）が記憶されている。そし
て、ＩＣメモリカードが端末機に接続された後、使用さ
れる前に必ず行われる後述する暗証コード列の照合動作
（処理）は、この照合プログラム（２２０）によって行
われる。さらに第４図には端末機（２００）にＩＣメモ
リカード（１００）が挿入接続されて、第３図に示す解
読プログラムを含む照合プログラム（２２０）に従って
暗証コード列との照合を行い、端末機（２００）からの
カード（１００）内の主記憶部（４）へのアクセスが可
能になるまでの操作手順を示すフローチャートが示され
ている。

この発明はＩＣメモリカード（ｉｏｏ）の主記憶部（４
）の機密保護を可能にする手段を提供するもので、照合
回路（２３）の一致信号線（２６）をアドレスデコーダ
（５）の端子（Ｃ）に接続し、この一致信号ｍ１（２６
）が”Ｈ”レベルになった時、すなわち第１データラッ
チ回路（２３ａ）および第２データラッチ回路（２３ｂ
）からのＮビットの暗証コード列が一致した場合にのみ
、アドレスデコーダ（５）の動作により主記憶部（４）
へのアクセスを可能にするもので、暗証コード列が不一
致の場合には主記憶部にアクセスすることができず、主
記憶部く４）の記憶データの盗用、破壊が極めて困難で
ある。これは一致信号線（２６）が内部接続されており
、カード外部に直接接続されていないことからも容易に
理解できる。

以下、この発明のＩＣメモリカードにおける動作につい
て、各図に従って詳細に説明する。ＩＣメモリカード（
１００）が端末機（２００）に挿入接続されて、電源入
力線（１１）を介して電力が供給されると直列トランジ
スタ（２）が導通状態となり、内部電源線（１２）に電
力が供給される。また電源電圧検出回路（３）は、バッ
クアップ信号線（１３）を介してアドレスデコーダ（５
）の端子（Ｇ）に“Ｈ′”レベルの信号を供給する（第
４図のステップＳ１〜５２）０次に端末機（２００）は
端末機主記憶部（２０３）に記憶されている照合プログ
ラム（２２０）に従って照合動作を行う。

まず端末機はＲＯＭ用アドレスデコーダ（２０）の第１
選択信号（２）ａ）を“Ｌ”レベルにさせて解読テキス
ト記憶用ＲＯＭ　（２１）を選択し、これに記憶された
解読テキストを端末機に読み出す（第４図ステツブＳ３
）。次に端末機はこの読み出された解読テキストを解読
して、この照合方式がユーザが暗証番号（ＰＩＮ）をキ
ー人力して照合を行う方式なのかどうかを確認する（第
４図のステップＳ４）、そしてユーザが暗証番号をキー
人力する方式であることが確認されると、ユーザに例え
ば第３図に示すデイスプレィ（２０６）で暗証番号を入
力するように指示する。ユーザから、例えばキーボード
（２０７）によって暗証番号がキー人力されると、端末
機はキー人力された暗証番号を読み出した解読テキスト
に組み入れて、これからまず暗証コード列記憶用ＲＯＭ
　（２２）内の暗証コード列が格納されている４箇所の
アドレス位置（この実施例では上述したように、暗証コ
ード列は４つの８ビツトデータ列から構成されているか
ら）とそれらを読み出す順番を解読する（第４図のステ
ップ５５）０次に第３選択信号線（２）Ｃ）を“Ｌ”レ
ベルにした後、解読した格納アドレスおよび読み出し順
に従って暗証コード列記憶用ＲＯＭ　（２２）から暗証
コード列を読み出す、この実施例では読み出し動作は４
回行うことになる。

第３選択信号線（２）Ｃ）は第１データラッチ回路（２
３ａ）にも接続されているのでこの動作は実際には、暗
証コード列記憶用ＲＯＭ　（２２）の暗証コード列を照
合回路（２３）の第１データラッチ回路（２３ａ）へ書
き込む動作となる。書き込みはアウトプット・イネーブ
ル信号線（１８）の信号の立下がりエツジで行われる（
第４図のステップ５６）０次に端末機は、暗証番号が組
み合わされた解読テキストからさらに、暗証コード列の
実際の内容を解読する（第４図のステップ５７）０次に
端末機は第２選択信号線（２７ｂ）を“Ｌ”レベルにし
て第２データラッチ回路（２３ｂ）に解読して求められ
た暗証コード列を書き込む。

この書き込み動作はこの実施例においては４回繰り返さ
れる（第４図のステップＳ８）、照合回路り２３）の比
較回路（２３ｃ）は、第１データラッチ回路（２３ａ）
の内部データバス群（２３ｇ）からの暗証コード列と。

第２データラッチ回路（２３ｂ）の内部データバス群（
２３ｈ）からの解読された暗証コード列との比較照合を
行う、そして両者が一致すれば、比較回路（２３ｃ）の
出力信号線（２３ｉ）に′Ｈ”レベルの信号を出力する
。一致信号ラッチ回路（２３ｄ）は出力信号線（２３ｉ
）の信号の立上りエツジで出力端子（Ｑ）を“Ｈ”レベ
ルにする。従って一致信号線（２６）は“Ｈ”レベルに
維持されると共に、アドレスデコーダ（５）の入力端子
（Ｇ、）を“Ｈ”レベルにするため、初めてここでアド
レスデコーダ（５）が動作可能となり、主記憶部（４）
へのアクセスが可能な、状態となる。また照合回路（２
３）において、第１データラッチ回路（２３ａ）からの
暗証コード列と第２データラッチ回路＜２３ｂ）からの
暗証コード列とが一致しない場合には、アドレスデコー
ダ（５）が動作状層にならず、従って主記憶部（４）へ
のアクセスは不能な状態が続く（第４図のステップＳ９
〜５１２）、主記憶部（４）へのアクセスについては、
従来のものと同じであるので説明は省略する。この実施
例においては暗証コード列を３２ビツトとしたが、この
場合２３２の組み合わせがあり、これらの組み合わせか
ら暗証コード列を解読するのは極めて困難である。

なお、上記実施例は、ユーザが暗証番号をキー人力して
照合動作が行われるものである。この場合は個々のカー
ドに対してセキュリティを掛けることができる。この発
明の他の実施例として、ユーザは暗証番号をキー人力す
る必要がなく、カードが挿入されると端末機が解読テキ
ストを読み出し、暗証番号なしに解読テキストから暗証
コード列のアドレス、読み出し順序および暗証コード列
の実際の内容を解読して、同様な照合動作を行うように
してもよい、この場合、特定の端末機に対して特定のカ
ード以外は使用できない、すなわち、特定の端末機と特
定のカード（共に複数個であってもよい）からなるシス
テムに対してセキュリティを掛けることができる。ユー
ザが暗証番号をキー人力する照合方式なのか、あるいは
暗証番号無しに端末機が自動的に照合動作を行う方式な
のかは、上述したように解読テキストにこれに関する情
報を入れておき、端末機が解読テキストから判断するよ
うに七てもよい、第４図のステップＳ４はこのことを示
すもので、キー人力方式でない場合には、フローチャー
トの右側に移り（図示省略）端末機が暗証番号なしに同
様な照合動作を行う。

また、上記実施例においては主記憶部（４）はスタティ
ックＲＡＭとしたが、他の半導体メモリ、例えばマスク
ＲＯＭ、ＯＴＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭで転
用が可能である。

また、上記実施例においては解読テキスト記憶用ＲＯＭ
　（２１）、暗証コード列記憶用ＲＯＭ　（２２）、そ
して照合回路（２３）の第１および第２データラッチ回
路（２３ａ）（２３ｂ）を適宜選択してイネーブル状態
にする信号が、ＲＯＭ用アドレスデコーダ（２０）から
第１〜第３選択信号線（２７ａ）〜（２７ｃ）を介して
送られように構成されているが、ＲＯＭ用アドレスデコ
ーダ（２０）を設けずに、第１〜第３選択信号線（２７
ａ）〜（２７ｃ）の信号に相当する信号を、インターフ
ェースバス（４０）を介して端末機から直接送るように
してもよい。

また、上記実施例においては暗証コード列のビット数を
Ｎ　＝　ｍ　Ｘ　ｎ　＝４ｘ８＝３２ビットとしたが、
これに限定されるものではなく、暗証コード列のビット
数は適宜選択することが可能であり、Ｎを大きくする程
、暗証コード列の解読は困難となる。また、ｍ回以上の
書き込み動作をした場合に（２３ｂ）の書き込み機能を
停止する機能手段も容易に実現可能であるため、ｍ＋１
回目で書き込みを禁止させる、書き込み禁止回路を設け
てもよい。

また、解読テキスト記憶用ＲＯＭ　（２１）、暗証コー
ド列記憶用ＲＯＭ　（２２）、照合回路（２３）、およ
びＲＯＭ用アドレスデコーダ（２ｏ）はそれぞれ個々の
半導体素子で構成してもよいし、また１チツプ化するこ
とも可能である。

また、解読テキスト記憶用ＲＯＭ　（２１）、暗証コー
ド列記憶用ＲＯＭ　（２２）および照合回路〈２３）か
らなる照合手段を複数個設けることにより、主記憶部（
４）の各半導体メモリに個々に秘密保護機能を付加する
ことも可能である。

し発明の効果］以上のように、この発明による携帯形半導体記憶装置に
おいては、照合回路、暗証コード列記憶用ＲＯＭおよび
解読テキスト記憶用ＲＯＭを設けた。暗証コード列記憶
用ＲＯＭの内部データバスは照合回路の第１データラッ
チ回路へ接続されていて、記憶装置外部に接続されてい
るインターフェースバスのデータバスへは接続されてお
らず、暗証コード列が決して記憶装置の外部に読み出さ
れることがないようにされている。そして第１データラ
ッチ回路は暗証コード列記憶用ＲＯＭから読み出された
暗証コード列をラッチする。また解読テキスト記憶用Ｒ
ＯＭにはインターフエイバスのデータバスが接続され、
解読テキストが記憶装置外部に読み出せる。そして照合
回路の第２のデータラッチ回路の内部データバスは、イ
ンターフェースバスのデータバスに接続されていて、記
憶装置外部から入力される解読された暗証コード列をラ
ッチする。照合回路の比較回路は第１および第２データ
ラッチ回路にラッチされている内容の照合をおこない、
一致すれは記憶装置外部から主記憶部へのアクセスを可
能にする信号を発生する。

端末機は照合プログラムに従って、解読テキスト記憶用
ＲＯＭから解読テキストを読み出す、そしてユーザによ
ってキー人力される暗証番号をこの読み出した解読テキ
ストに組み入れて（もしくは解読テキストだけから）、
暗証コード列の格納アドレスおよび読み出し皿位を解読
する。この解読された格納アドレスに従って暗証コード
列記憶用ＲＯＭから暗証コード列を読み出し、第１デー
タラッチ回路にラッチする０次に暗証番号の組み入れら
れた解読テキストからさちに暗証コード列の実際の内容
を解読し、照合回路の第２データラッチ回路に書き込む
、そして照合回路において両者が一致すれば、照合回路
は一致信号をアドレスデコーダに出力し、記憶装置外部
からの記憶装置内の主記憶部に対するアクセスを可能に
させる。このように構成することによって、貴重なデー
タあるいは情報を、盗用されたり破壊されたりすること
から保護できるようになった。また、記憶装置にはＣＰ
Ｕを設ける必要はなく、記憶装置内に設けられたものは
全て受動的機能部品のみで構成されているため、新たに
インターフェースを設ける必要もない等の効果が得られ
る。

【図面の簡単な説明】

第１図はこの発明による携帯形半導体記憶装置の基本的
構成を示すブロック図、第２図は第１図に示した記憶装
置の照合機能部分のより詳細なブロック図、第３図はこ
の発明による携帯形半導体装置が挿入接続される端末機
の内部構成の一例を示すブロック図、第４図はこの発明
による暗証コード列の照合手順を示すフローチャート図
、第５図は従来の携帯形半導体記憶装置の内部構成を示
すブロック図である。図において、（２）は直列トランジスタ、（３）は電源
電圧検出回路、（４）は主記憶部、（５）はアドレスデ
コーダ、（６）はバッテリ、（７）は電流制限抵抗、（
８）は逆充電防止ダイオード、（１１）は電源入力線、
（１２）は内部電源線、（１３）はバックアップ信号線
、（１４）はアドレスバス、（１５）はデータバス、（
１６）はカードセレクト信号線、（１７）はライト・イ
ネーブル信号線、（１８）はアウトプット・イネーブル
信号線、（１９）はチップ選択信号線群、（２０）はＲ
ＯＭ用アドレスデコーダ、（２１）は解読テキスト記憶
用ＲＯＭ、（２２）は暗証コード列記憶用ＲＯＭ、（２
３）は照合回路、（２３ａ）は第１のデータラッチ回路
、（２３ｂ）は第２データラッチ回路、（２３ｃ）は比
較回路、（２３ｄ）は一致信号ラッチ回路、（２３ｅ）
はリセット抵抗、（２：Ｈ）はリセットコンデンサ、（
２３ｇ）とく２３ｈ）は内部データバス群、（２５）は
プルダウン抵抗、（２６）は一致信号線、（２７ｍ）は
第１選択信号線、（２７ｂ）は第２選択信号線、（２７
ｅ）は第３選択信号線、（２８）は内部データバス、（
４０）はインターフェースバス、（１００）はＩＣメモ
リカード、　（１５０）はコネクタ、（２００）は端末
機、（２２０）は照合プログラムである。尚、図中、同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】秘密保護機能を有する携帯形半導体記憶装置であって、データを記憶するための主記憶手段と、装置外部から上記主記憶手段にアクセスするためのアド
レスバス、データバスおよび各種制御線を含むインター
フェースバスと、上記主記憶手段への装置外部からのアクセスを制御する
アクセス制御手段と、記憶装置外部に読み出しができないように暗証コード列
を記憶する、内部データバスを有する暗証コード列記憶
手段と、上記暗証コード列を解読するための解読テキストを記憶
し、記憶装置外部に読み出し可能なようにインターフェ
ースバスのデータバスが接続された解読テキスト記憶手
段と、上記暗証コード列記憶手段からの内部データバスが接続
されて読み出された上記暗証コード列をラッチする第１
データラッチ回路、上記インターフェースバスのデータ
バスが接続され、上記解読テキストから解読された、記
憶装置外部から入力された暗証コード列をラッチするた
第２データラッチ回路、これらのデータラッチ回路の内
容の照合を行い、両者が一致した場合に装置外部からの
上記主記憶手段へのアクセスを可能にさせる一致信号を
上記アクセス制御手段に与える比較回路、およびこの一
致信号をラッチする一致信号ラッチ回路からなる照合手
段と、上記インターフェースバスのアドレスバス等の信号に従
って上記暗証コード列記憶手段、解読テキスト記憶手段
、照合手段の各データラッチ回路を適宜、動作可能な状
態にする選択信号を発生する選択手段と、を備え、上記暗証コード列記憶手段に記憶された暗証コ
ード列は装置外部に読み出すことができず、上記解読テ
キスト記憶手段に記憶された解読テキストが装置外部に
読み出すことができ、解読テキストを装置外部に読み出
して解読し、解読された暗証コード列を上記第１データ
ラッチ回路に書き込んで、上記暗証コード列記憶手段か
ら上記第２データラッチ回路に読み出された暗証コード
列との照合の結果、一致した場合に装置外部から上記主
記憶手段へのアクセスが行える携帯形半導体記憶装置。