JPH037981B2 - - Google Patents
Info
- Publication number
- JPH037981B2 JPH037981B2 JP60122907A JP12290785A JPH037981B2 JP H037981 B2 JPH037981 B2 JP H037981B2 JP 60122907 A JP60122907 A JP 60122907A JP 12290785 A JP12290785 A JP 12290785A JP H037981 B2 JPH037981 B2 JP H037981B2
- Authority
- JP
- Japan
- Prior art keywords
- eprom
- data
- code
- register
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical group NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 claims description 14
- 238000012795 verification Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、EPROM（erasable
programmable read only memory）に格納さ
れた情報を保護する記憶情報保護回路に関する。
programmable read only memory）に格納さ
れた情報を保護する記憶情報保護回路に関する。
第２図は従来のFAMOS（floating gate
avalanche injection MOS）構造のEPROMの構
成図である。図において、１はプログラム（デー
タ）の記憶媒体としてのEPROMセル群、２はこ
のセル群にアドレスを入力するための入力線、３
は前記EPROMセル群の出力線、４はEPROMの
データを外部に出力する出力バツフア、５は読み
出し時、出力バツフア４を有効にするアウトプツ
トイネーブル端子（端子）である。
avalanche injection MOS）構造のEPROMの構
成図である。図において、１はプログラム（デー
タ）の記憶媒体としてのEPROMセル群、２はこ
のセル群にアドレスを入力するための入力線、３
は前記EPROMセル群の出力線、４はEPROMの
データを外部に出力する出力バツフア、５は読み
出し時、出力バツフア４を有効にするアウトプツ
トイネーブル端子（端子）である。
ところで、EPROMに格納されているデータの
読み出しは、アドレスを指定し、端子をアク
テイブにすることにより行なわれる。すなわち、
まず、読み出しを希望するデータが格納されたア
ドレスを入力線２より入力すると、EPROMセル
群１のうち、そのアドレスのEPROMセルが選択
され、ついで、端子をアクテイブにすると、
この選択されたEPROMセルに書き込まれている
データが出力バツフア４を介して外部へ読み出さ
れる。
読み出しは、アドレスを指定し、端子をアク
テイブにすることにより行なわれる。すなわち、
まず、読み出しを希望するデータが格納されたア
ドレスを入力線２より入力すると、EPROMセル
群１のうち、そのアドレスのEPROMセルが選択
され、ついで、端子をアクテイブにすると、
この選択されたEPROMセルに書き込まれている
データが出力バツフア４を介して外部へ読み出さ
れる。
ところが、ROMからの読み出しを常に可能に
しておく必要はなく、例えば、ROMを内蔵した
いわゆるワンチツプマイクロコンピユータ（以
下、ワンチツプマイコンという）等で、一旦、プ
ログラム（データ）が正しくROMに記憶されて
いることが確認されれば、その後は、ワンチツプ
マイコン外部への読み出しは、通常不必要であ
る。
しておく必要はなく、例えば、ROMを内蔵した
いわゆるワンチツプマイクロコンピユータ（以
下、ワンチツプマイコンという）等で、一旦、プ
ログラム（データ）が正しくROMに記憶されて
いることが確認されれば、その後は、ワンチツプ
マイコン外部への読み出しは、通常不必要であ
る。
また、例えば、ワンチツプマイコンのROM開
発時には、メーカにおいて、EPROMの読み出し
が行なわれるため、このときは、読み出しを可能
にし、受け渡し後は、通常、読み出しは不必要で
ある。
発時には、メーカにおいて、EPROMの読み出し
が行なわれるため、このときは、読み出しを可能
にし、受け渡し後は、通常、読み出しは不必要で
ある。
従来のEPROMは、このようにアドレスを入力
するとともに端子をアクテイブにすることに
より、第三者といえども、容易に、EPROMから
データを読み出すことができ、記憶情報の機密保
護ができないという問題点があつた。
するとともに端子をアクテイブにすることに
より、第三者といえども、容易に、EPROMから
データを読み出すことができ、記憶情報の機密保
護ができないという問題点があつた。
このため、データを読み取られたくない第三者
に対しては読み出しを不可能にし、それ以外の者
には読み出しを可能にすることを目的としてい
る。
に対しては読み出しを不可能にし、それ以外の者
には読み出しを可能にすることを目的としてい
る。
この発明は、FAMOS構造のEPROMを形成し
た同一基体に、FAMOS構造のEPROMセルより
構成した第１，第２の格納手段に、それぞれ照合
用コードおよび被照合用コードを格納しておき、
照合用、被照合用コードが比較手段により比較さ
れた結果、両者のコードが一致したときのみ、制
御手段はFAMOS構造のEPROMに格納されてい
るデータの読み出しを可能としている。
た同一基体に、FAMOS構造のEPROMセルより
構成した第１，第２の格納手段に、それぞれ照合
用コードおよび被照合用コードを格納しておき、
照合用、被照合用コードが比較手段により比較さ
れた結果、両者のコードが一致したときのみ、制
御手段はFAMOS構造のEPROMに格納されてい
るデータの読み出しを可能としている。
この発明の一実施例を第１図に基づいて説明す
る。なお、従来例と同一部分は同一符号を付して
説明を省略する。図において、６は照合用コード
を格納するための第１の格納手段としてのレジス
タで、FAMOS構造の８個のEPROMセルから構
成されている。７は被照合用コードを格納するた
めの第２の格納手段としてのレジスタで、
FAMOS構造の８個のEPROMセルから構成され
ている。８は前記照合用コードおよび被照合用コ
ードを比較するための比較手段としての一致回
路、９，１０はそれぞれ前記レジスタ６、レジス
タ７への書き込み線、１１は前記一致回路８の状
態出力線、１２はAND機能素子、１３は
EPROMセル群１の最終出力線、１４は前記一致
回路８の比較結果に基づき、FAMOS構造の
EPROMに格納された情報の読み出しを制御する
制御手段としての禁止回路で、前記レジスタ６が
「００」のとき読み出しを禁止する。
る。なお、従来例と同一部分は同一符号を付して
説明を省略する。図において、６は照合用コード
を格納するための第１の格納手段としてのレジス
タで、FAMOS構造の８個のEPROMセルから構
成されている。７は被照合用コードを格納するた
めの第２の格納手段としてのレジスタで、
FAMOS構造の８個のEPROMセルから構成され
ている。８は前記照合用コードおよび被照合用コ
ードを比較するための比較手段としての一致回
路、９，１０はそれぞれ前記レジスタ６、レジス
タ７への書き込み線、１１は前記一致回路８の状
態出力線、１２はAND機能素子、１３は
EPROMセル群１の最終出力線、１４は前記一致
回路８の比較結果に基づき、FAMOS構造の
EPROMに格納された情報の読み出しを制御する
制御手段としての禁止回路で、前記レジスタ６が
「００」のとき読み出しを禁止する。
各EPROMセルは消去状態での論理値を「１」、
書き込み状態での論理値を「０」とする。
書き込み状態での論理値を「０」とする。
前記レジスタ６、レジスタ７の内容（コード）
が一致しているとき、すなわち、読み出し可能状
態のときは、前記一致回路８の状態出力線１１の
論理値は「１」、一方、、前記レジスタ６、レジス
タ７の内容（コード）が一致していないとき、す
なわち、読み出し不可能状態のときは、前記一致
回路８の状態出力線１１の論理値は「０」であ
る。
が一致しているとき、すなわち、読み出し可能状
態のときは、前記一致回路８の状態出力線１１の
論理値は「１」、一方、、前記レジスタ６、レジス
タ７の内容（コード）が一致していないとき、す
なわち、読み出し不可能状態のときは、前記一致
回路８の状態出力線１１の論理値は「０」であ
る。
つぎに、作用を説明する。
いま、EPROMセル群１、レジスタ６，７は消
去状態にあるものとする。
去状態にあるものとする。
(1) EPROMセル群１にプログラム（データ）の
書き込みを行なう場合。
書き込みを行なう場合。
EPROMへの書き込み動作により、このデータ
が正しく書き込まれたか否かは、最終出力線１３
の値を読み取ることにより、可能である。それは
レジスタ６，７内の各EPROMセルは消去状態で
あるため、その論理値は「１」であり、レジスタ
６，７の１６進数表示データはともに「FF」と
なり、一致する。この一致回路８の状態出力線１
１には、論理値「１」が出力され、従つて、デー
タはEPROMセル群１の出力線３を介して最終出
力線１３へ伝達されるからである。
が正しく書き込まれたか否かは、最終出力線１３
の値を読み取ることにより、可能である。それは
レジスタ６，７内の各EPROMセルは消去状態で
あるため、その論理値は「１」であり、レジスタ
６，７の１６進数表示データはともに「FF」と
なり、一致する。この一致回路８の状態出力線１
１には、論理値「１」が出力され、従つて、デー
タはEPROMセル群１の出力線３を介して最終出
力線１３へ伝達されるからである。
(2) データの外部への読み出しを説明する。
(i) 読み出しを禁止する場合。
プログラム（データ）が正しく書き込まれたこ
とが確認されたら、このデータの外部への読み出
しを禁止することになる。
とが確認されたら、このデータの外部への読み出
しを禁止することになる。
例えば、レジスタ６，７のうち、レジスタ６に
書き込み線９を介して読み出しコード（例えば、
「８４Ｈ」）を書き込むと、レジスタ７のデータは
「FFH」であるから、レジスタ６とレジスタ７の
内容は一致せず、一致回路８の状態線１１には論
理値「０」が出力される。従つて、EPROMセル
群１のデータは、出力線３を介して最終出力線１
３へ出力されなくなる。
書き込み線９を介して読み出しコード（例えば、
「８４Ｈ」）を書き込むと、レジスタ７のデータは
「FFH」であるから、レジスタ６とレジスタ７の
内容は一致せず、一致回路８の状態線１１には論
理値「０」が出力される。従つて、EPROMセル
群１のデータは、出力線３を介して最終出力線１
３へ出力されなくなる。
このとき、外部からデータを読み出す場合、レ
ジスタ６を消去状態にするか、あるいは、レジス
タ７にレジスタ６に書き込まれたデータと同じデ
ータ（この場合は「８AH」）を書き込みめばよ
い。
ジスタ６を消去状態にするか、あるいは、レジス
タ７にレジスタ６に書き込まれたデータと同じデ
ータ（この場合は「８AH」）を書き込みめばよ
い。
そこで、前記レジスタ６を消去状態にするた
め、レジスタ６に紫外線を照射すると、EPROM
セル群１にも紫外線が照射されることになり、前
記レジスタ６の消去と同時に、EPROMに格納さ
れたデータも消去され、EPROMに格納されてい
たデータは読み出されない。
め、レジスタ６に紫外線を照射すると、EPROM
セル群１にも紫外線が照射されることになり、前
記レジスタ６の消去と同時に、EPROMに格納さ
れたデータも消去され、EPROMに格納されてい
たデータは読み出されない。
また読み出しコードを知らない第三者が前記レ
ジスタ７にレジスタ６に書き込まれたデータと同
じデータ（この場合は、「８AH」）を最初に書き
込む確率は非常に少ない。
ジスタ７にレジスタ６に書き込まれたデータと同
じデータ（この場合は、「８AH」）を最初に書き
込む確率は非常に少ない。
さらに、FAMOS構造のEPROMの特徴として
論理値「１」の上に論理値「０」は書き込むこと
ができるが、その逆に、論理値「０」の上に
「１」は書き込めない。従つて、例えば、最初に
「０AH」を書き込んでしまえば、消去しない限
り「８AH」は書き込めない。
論理値「１」の上に論理値「０」は書き込むこと
ができるが、その逆に、論理値「０」の上に
「１」は書き込めない。従つて、例えば、最初に
「０AH」を書き込んでしまえば、消去しない限
り「８AH」は書き込めない。
その結果、読み出しコードがわからない限り、
EPROMからの情報の読み出しは、不可能に近
い。
EPROMからの情報の読み出しは、不可能に近
い。
また、レジスタ６またはレジスタ７に論理値
「００」書き込んだ場合、EPROMセル群のデー
タは読み出し禁止回路１４により、外部に読み出
すことは不可能になるため、レジスタ６，７に各
別に「００」を書き込んで一致させたとしても、
情報が読み出されることはない。
「００」書き込んだ場合、EPROMセル群のデー
タは読み出し禁止回路１４により、外部に読み出
すことは不可能になるため、レジスタ６，７に各
別に「００」を書き込んで一致させたとしても、
情報が読み出されることはない。
(ii) 読み出しが可能な場合。
プログラムが情報を伝えたい相手に読み出しコ
ードのみを伝えておけば、その相手がレジスタ７
に読み出しコード（この場合は「８AH」）を書
き込むと、レジスタ６，７の内容は、ともに「８
AH」となつて一致し、一致回路８の状態出力線
１１には、論理値「１」が出力される。その結
果、EPROMセル群１に格納されたデータは、出
力線３を介して最終出力線１３に伝達され、つい
で、出力バツフア４を介して外部に出力される。
ードのみを伝えておけば、その相手がレジスタ７
に読み出しコード（この場合は「８AH」）を書
き込むと、レジスタ６，７の内容は、ともに「８
AH」となつて一致し、一致回路８の状態出力線
１１には、論理値「１」が出力される。その結
果、EPROMセル群１に格納されたデータは、出
力線３を介して最終出力線１３に伝達され、つい
で、出力バツフア４を介して外部に出力される。
このデータ読み出しが完了した後、読み出す必
要のない場合は、読み出しコードの書かれている
レジスタ（この場合は、レジスタ６）の各
EPROMセルのうち、１セル以上の論理値「１」
のセルに論理値「０」を、すなわち、読み出しコ
ードが例えば、「８AH」の場合は、「８８Ｈ」、
「０AH」、「８１Ｈ」等を書き込むと、レジスタ
６，７の内容が一致しなくなり、再読み出しは禁
止されることになる。このとき、レジスタ６に
「００」を書き込むと、出力バツフア４は、読み
出し禁止回路１４により、デイセイブルにされる
ため、EPROMからのデータの読み出しを永久に
禁止させることができる。
要のない場合は、読み出しコードの書かれている
レジスタ（この場合は、レジスタ６）の各
EPROMセルのうち、１セル以上の論理値「１」
のセルに論理値「０」を、すなわち、読み出しコ
ードが例えば、「８AH」の場合は、「８８Ｈ」、
「０AH」、「８１Ｈ」等を書き込むと、レジスタ
６，７の内容が一致しなくなり、再読み出しは禁
止されることになる。このとき、レジスタ６に
「００」を書き込むと、出力バツフア４は、読み
出し禁止回路１４により、デイセイブルにされる
ため、EPROMからのデータの読み出しを永久に
禁止させることができる。
また、一度、レジスタ６，７を消去すれば（同
時に、EPROMセル群のデータも消去される）再
び、EPROMセル群に新しくデータを書き込むこ
とができ、書き込んだデータは、最終出力線を用
いて確認できる。このため、このROMは、一旦
読み出した後の再読み出し可能なROMとして使
用できるという特徴を有する。
時に、EPROMセル群のデータも消去される）再
び、EPROMセル群に新しくデータを書き込むこ
とができ、書き込んだデータは、最終出力線を用
いて確認できる。このため、このROMは、一旦
読み出した後の再読み出し可能なROMとして使
用できるという特徴を有する。
さらに、マスクROM、すなわち記憶すべき内
容を入れたマスクを用意し、これを用いてROM
製作時に、記憶内容をデバイスに作り付けたもの
は、電気的な外部読み出しを禁止できても、マス
クROMを構成する集積回路の幾何学的形状（パ
ターン）を調べることにより、ROMの内容を解
読することができた。これに対し、この発明にる
EPROMは、FAMOS構造のため、データによつ
て集積回路のパターンが変化することもない。そ
こで、データの解読は、前記のように電気的は勿
論、電気的以外のいかなる手段によつても不可能
である。
容を入れたマスクを用意し、これを用いてROM
製作時に、記憶内容をデバイスに作り付けたもの
は、電気的な外部読み出しを禁止できても、マス
クROMを構成する集積回路の幾何学的形状（パ
ターン）を調べることにより、ROMの内容を解
読することができた。これに対し、この発明にる
EPROMは、FAMOS構造のため、データによつ
て集積回路のパターンが変化することもない。そ
こで、データの解読は、前記のように電気的は勿
論、電気的以外のいかなる手段によつても不可能
である。
この実施例では、レジスタ６，７の状態によつ
てEPROMセル群１の出力が最終出力線１３へ伝
達するか否かを決定しているが、FAMOS構造の
レジスタ６，７の状態によつてEPROMセル群１
の内容を外部に読み出せなくすればよいので、
AND機能素子１２を削除し、一致回路８の状態
出力線１１を用いてEPROMセル群１の動作自体
を禁じるか、あるいは、EPROMセル群１へのア
ドレス入力を禁じるようにしてもよい。
てEPROMセル群１の出力が最終出力線１３へ伝
達するか否かを決定しているが、FAMOS構造の
レジスタ６，７の状態によつてEPROMセル群１
の内容を外部に読み出せなくすればよいので、
AND機能素子１２を削除し、一致回路８の状態
出力線１１を用いてEPROMセル群１の動作自体
を禁じるか、あるいは、EPROMセル群１へのア
ドレス入力を禁じるようにしてもよい。
この発明は、以上説明したように、照合用コー
ドおよび被照合用コードを比較し、一致したとき
のみFAMOS構造のEPROMセル群で構成された
EPROMから、このEPROMに格納された情報の
読み出しを可能にしたため、コードを知つていれ
ば自由に読み出せるが、コードを知らない第三者
に対しては情報の機密保持が充分にできるという
効果がある。
ドおよび被照合用コードを比較し、一致したとき
のみFAMOS構造のEPROMセル群で構成された
EPROMから、このEPROMに格納された情報の
読み出しを可能にしたため、コードを知つていれ
ば自由に読み出せるが、コードを知らない第三者
に対しては情報の機密保持が充分にできるという
効果がある。
また、FAMOS構造のEPROMセル群で構成さ
れた格納手段と同一LSIチツプ上に、照合用コー
ド、被照合用コードの格納手段を設けたので、該
チツプをパツケージに収納したEPROM LSIや
ICカード等の持ち運びの簡単な媒体で機密情報
の授受を行う場合、その媒体の粉失、盗難等によ
る照合コードを知らない第三者への情報の漏洩が
防止できるという効果がある。
れた格納手段と同一LSIチツプ上に、照合用コー
ド、被照合用コードの格納手段を設けたので、該
チツプをパツケージに収納したEPROM LSIや
ICカード等の持ち運びの簡単な媒体で機密情報
の授受を行う場合、その媒体の粉失、盗難等によ
る照合コードを知らない第三者への情報の漏洩が
防止できるという効果がある。
第１図はこの発明の一実施例を示す構成図、第
２図は従来の構成を示す図である。 図において、６，７はそれぞれレジスタ、８は
一致回路、１４は禁止回路である。
２図は従来の構成を示す図である。 図において、６，７はそれぞれレジスタ、８は
一致回路、１４は禁止回路である。
Claims (1)
- １ FAMOS構造のEPROMを形成した同一基体
に、FAMOS構造のEPROMセルにより構成し
た、照合用コードを格納するための第１の格納手
段と、同じく被照合用コードを格納するための第
２の格納手段と、前記照合用コードおよび被照合
用コードを比較するための比較手段と、この比較
結果に基づき、前記FAMOS構造のEPROMに格
納された情報の読み出しを制御する制御手段とを
備えてなる記憶情報保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122907A JPS61278951A (ja) | 1985-06-04 | 1985-06-04 | 記憶情報保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122907A JPS61278951A (ja) | 1985-06-04 | 1985-06-04 | 記憶情報保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61278951A JPS61278951A (ja) | 1986-12-09 |
| JPH037981B2 true JPH037981B2 (ja) | 1991-02-04 |
Family
ID=14847561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60122907A Granted JPS61278951A (ja) | 1985-06-04 | 1985-06-04 | 記憶情報保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61278951A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2723885B2 (ja) * | 1985-10-02 | 1998-03-09 | 株式会社日立製作所 | 半導体集積回路 |
| JPS6441048A (en) * | 1987-08-05 | 1989-02-13 | Nec Corp | Nonvolatile semiconductor memory |
| JPS6462746A (en) * | 1987-09-02 | 1989-03-09 | Nec Corp | Eprom with program verity inhibiting function |
| JPH01201752A (ja) * | 1988-02-05 | 1989-08-14 | Nec Corp | マイクロコンピュータ |
| JPH0245850A (ja) * | 1988-08-08 | 1990-02-15 | Nec Corp | 不揮発性半導体メモリ |
| JPH04256145A (ja) * | 1991-02-08 | 1992-09-10 | Sharp Corp | 集積回路装置 |
| JPH05307507A (ja) * | 1991-04-01 | 1993-11-19 | Nec Corp | 記憶装置 |
| JPH0520204A (ja) * | 1991-07-11 | 1993-01-29 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1985
- 1985-06-04 JP JP60122907A patent/JPS61278951A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61278951A (ja) | 1986-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940005784B1 (ko) | 보안회로 | |
| JP2683739B2 (ja) | データ担体 | |
| JP3421526B2 (ja) | デ−タ処理装置 | |
| US9164927B2 (en) | Integrated circuit and memory data protection apparatus and methods thereof | |
| JPS6270993A (ja) | デ−タを記憶し処理するための携帯可能なデ−タ担体 | |
| WO1999026253A1 (en) | Programmable access protection in a flash memory device | |
| UA46142C2 (uk) | Електронний пристрій та система для обробки даних | |
| US7353403B2 (en) | Computer systems such as smart cards having memory architectures that can protect security information, and methods of using same | |
| JPS62190584A (ja) | 携帯可能電子装置 | |
| JPH037981B2 (ja) | ||
| JP4064703B2 (ja) | 半導体記憶装置 | |
| US5237531A (en) | Read-only memory having a security circuit preventing unauthorized memory retrieval | |
| JP3025842B2 (ja) | マイクロプロセッサを備える電子システムのメモリ領域を保護するための装置 | |
| TW526496B (en) | Non-volatile memory in which encryption of commands can be performed | |
| JP3234959B2 (ja) | マイクロコンピュータおよびこれを内蔵するカード | |
| JP2003203012A (ja) | マイクロコンピュータ装置 | |
| JPS6128144B2 (ja) | ||
| JP2677342B2 (ja) | 携帯形半導体記憶装置システム | |
| JPH11203206A (ja) | 不揮発性メモリのセキュリティ回路 | |
| JPH08292915A (ja) | 不揮発性メモリ内蔵の集積回路装置 | |
| JPH0245850A (ja) | 不揮発性半導体メモリ | |
| JPH04367045A (ja) | 半導体記憶装置 | |
| JPS62165253A (ja) | 不揮発性メモリ内蔵ｌｓｉ | |
| JPS6352251A (ja) | 半導体集積回路 | |
| JPH02238537A (ja) | メモリ回路 |