JPS6352251A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に係り、特に内蔵した不揮発
性メモリの機密保護とテストの容易性を両立するのに好
適な半導体集積回路のテスト方式〔従来の技術〕 従来、内蔵した不揮発性メモリの情報の秘密を保護する
方式については、１９８３年、固体素子回路国際会議（
Ｉ　Ｓ　Ｓ　ＣＣ’　８３　：　Ｉｎｔｅｒｎａｔｉｏ
ｎａｌＳｏｌｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔ　Ｃｏ
ｎｆｅｒｅｎｃｅ　’　８３　）でシーク社（Ｓｅｅｑ
　Ｔｅｃｈｎｏｌｏｇｙ　Ｉｎｃ、）から発表された論
文ｒＡ　５　Ｖ　５ｅｌｆ−Ａｄａｐｔｉｖｅ　Ｍｉｃ
ｒｏｃｏｍｐｕｔｅｒ　ｗｉｔｈｌ　６　ｋｂ　ｏｆ　
Ｅ”Ｐｒｏｇｒａｍ　Ｓｔｏｒａｇｅ　ａｎｄ　５ｓｃ
ｕｒｉｔｙ　Ｊで論じられている。

この方式は内蔵する不揮発性メモリとしてＥ”ＦＲＯＭ
　だけを内蔵する場合には秘密保護という点で効果はあ
るものの、Ｅ”ＦＲＯＭＲＯＭデータする点と、Ｅ”Ｆ
ＲＯＭ　とマスクＲＯＭを混在させて内蔵化する場合の
マスクＲＯＭの情報の機密保護については配慮されてい
なかった。

〔発明が解決しようとする間層点〕

上記従来技術は不揮発性メモリの情報を保持したまま半
導体集積回路のテストをすることが不可能であり、また
ＲＯＭを内蔵し、その情報の保護をすることは困難であ
った。

本発明の目的は上記従来技術の欠点を取り除き、不揮発
性メモリのデータを保持したまま、更に不揮発性メモリ
およびＲＯＭを混在化して内蔵し、その情報が半導体集
積回路外部に漏洩することなく半導体集積回路のテスト
が容易に行なえる方式を提供することにある。

〔問題点を解決するための手段〕

上記目的は、内蔵したＲＯＭデータと半４体集積回路外
部から与えるデータの一致判定手段と、その手段からの
信号により可能になるテスト手段を設け、内蔵ＲＯＭデ
ータを機密保護のためのキーとして用いることにより達
成される。

〔作用〕

データの比較手段は、内蔵したＲＯＭデータと半導体集
積回路外部から与えるデータのビット比較を行ない、比
較したビット情報が全ビット一致した場合のみテストを
可能にする。すなわち、ＲＯＭデータの設計者のみが容
易にテストを行なうことが可能であり、ＲＯＭデータを
知らない第３者がその機能を得るためには、比較するＲ
ＯＭのビット数をｎとすると最大２ｎ回の試行を行なわ
なければならない。

〔実施例〕

以下、本発明の一実施例を図面により詳細に説明する。

第１図は、本発明の実施例を示すマイクロコンピュータ
の構成図である。

第１図においてＲＳ　Ｔはリセットλ、゛シ子、ＶＰＰ
はＦＲＯＭ書込み用高電圧（Ｖｐｐ）給電端子、Ｉｌｏ
はデータ入出力端子、ＴＥＳＴはテスト端子。

ＣＬＫはクロック入力端子である。

Ｒ８ＴはＣＰＵＩに入力すると共にＶＰＰ情報ラッチ回
路２を制御する。ＶＰＰはＰ　ＲＯＭ　３に給電すると
共に高電圧検出回路４を介してｖＰＰ情報ラッチ回路２
に入力し、ラッチ回路２の出力はＣＰｔＪに接続する。

ＣＰＵＩ、ＲＡＭ５．ＲＯＭ６およびＰＲＯＭ３は共通
アドレス！７．共通データ線８および制御線９によりデ
ータの授受を行なう、マイクロコンピュータ外部との通
信を行なうためのＩ１０端子はＩ１０バッファ１７を介
して共通データ線８に接続する。

ＴＥＳＴ端子はテストイネーブル回路１０を介して共通
アドレス線７．共通データ線８．制御線９に接続する。

共通データ線８および外部データｆｉｌｌは比較回路１
２に入力し、その出力はエラーラッチ１３を介して論理
積回路１４の入力とする。論理積回路１４のもう一方の
入力はアドレス検出回路１５を介して共通アドレス！！
７に接続する。

論理積回路１４の出力はテストイネーブルラッチ１６を
介して、テストイネーブル回路を制御する。電源投入直
後にはエラーラッチ１３の出力およびテストイネーブル
ラッチ１６の出力は“Ｏｎレベルにリセットされ、テス
トイネーブル回路１０はテスト禁止状態に制御される。

またアドレス検出回路１５はＲＯＭの特定アドレスを検
出するためのものである。

以上の各機能は同一の半導体基板上に形成されている。

第２図は本実施例で述べるマイクロコンピュータのアド
レスマツプであり、Ｉｌｏ　（Ａｌ）およびＲＡＭ　（
Ａ２）、ＲＯＭ　（Ａ３）、ＦＲＯＭ（Ａ４）等のメモ
リは同一アドレス空間内に配置している。

アドレス表現は１６進数表現であり、ＲＯＭは３０００
番地から３ＦＦＦ番地まで４にバイトを内蔵している。

アドレス検出回路１５はＲＯＭの最上位アドレス３ＦＦ
Ｆ番地を検出してパルスを出力する。

第３図に示すタイミングチャートにより動作の詳細を説
明する。

第３図において、ＨＤは第１図における高電圧検出回路
４の出力、ＱｌはｖＰＰ情報ラッチ回路２の出力、ＡＢ
は共通アドレス線７のデータ、ＤＢは共通データ線８の
データ、ＥＤＢは外部データ線１１のデータ、ＳＴは比
較回路１２およびエラーラッチ１３を制御するためのス
トローブ信号、ＣＭＰは比較回路１２の出力、Ｑ２はエ
ラーラッチ１３の出力、ＡＤＴはアドレス検出回路１５
の出力、ＡＮＤは論理積回路１４の出力、Ｑ３はテスト
イネーブルラッチの出力である。

ｖＰＰ端子にＩＯＶ程度の高電圧Ｖｐｐを印加し、Ｒ８
Ｔを“１″レベルにすると（第３図ａ）、高電圧検出回
路の出力ＨＤをｖＰＰ情報ラッチ回路にラッチ（Ｑ１＝
“１”レベル）すると共にエラーラッチの出力互丁を“
１″レベルにセットし、ＣＰＵのアドレスカウンタＰＣ
にはＲＯＭの先頭アドレス３ｏ００をセットし、シーケ
ンスをスタートする。

プログラムカウンタＰＣの値は共通アドレス線を介して
ＲＯＭδｏｏｏをアクセスし、そのデータＤ　３ｏｏｏ
は共通データ線を介して比較回路に転送され、その後プ
ログラムカウンタＰＣはクロックに同期して順次インク
リメントされ、ＲＯＭデータの転送をくり返す。

一方、比較回路へのもう一つの入力はＲＯＭ。

のデータＤ、ｌの予想値ＥＤ１１　がマイクロコンピュ
ータ外部から与えられる。ＤｎとＥＤｎは比較ストロー
ブＳＴが“１″の間に比較され、Ｄ、＝ＥＤｎの場合は
比較回路の出力ＣＭＰは“Ｏ”レベルを保持し、Ｄ７≠
ＥＤ、ｌの場合はＣＭＰはパルスを出力し、エラーラッ
チの出力Ｑ２を１０１″レベルに反転する。第３図に示
す実施例ではＲＯＭ（７）ｉ番地（ＲＯＭ　亀）　４Ｃ
おいて、ＤＩ≠ＥＤｉの場合を破線で、またＲＯＭの全
領域でＤｎ−ＡＥＤｎの場合を実線で示している。

ＤＩ≠ＥＤＩではストローブＳＴに同期して比較回路の
出力ＣＭＰは′１″になりエラーラッチの出力Ｑ２はＯ
″になる。アドレス検出回路がＲＯＭの最終アドレス３
ＦＦＦを検出し、その出力ＡＤＴが“１″になっても論
理積回路の出力ＡＮＤは“０″のままであり、従ってテ
ストイネーブルラッチの出力Ｑ３は変化せず“ＯＩＩレ
ベルのままである。

ＲＯＭの全領域においてＤｎ＝ＥＤｎの場合は。

アドレス検出回路がＲＯＭの最終アドレス３ＦＦＦを検
出すると論理積回路の出力ＡＮＤがパルスを発生し、テ
ストイネーブルラッチの出力をｒＬ　Ｉ　１１に反転さ
せる。

−この状態で第１図に示すテストイネーブル回路１０が
アサートされ、テスト入出力端子ＴＥＳＴを介してマイ
クロコンピュータ外部と、テストのための通信が可能に
なる。

第４図（ａ）は本実施例のマイクロコンピュータ４ｏを
テスト可能にするための周辺構成図である。

マイクロコンピュータ４０に、マイクロコンピュータの
内蔵ＲＯＭと同一のデータを書込んだＦ　ＲＯＭ　４３
を、データ信号、！４５を介して結合する。ＦＲＯＭ４
３へのアドレス入力はマイクロコンピュータ４０のＲ３
Ｔと同一のタイミングで初期化されるアドレスカウンタ
４２かも出力される。また、アドレスカウンタ４２はマ
イクロコンピュータ４０へ供給されるクロックＣＬＫと
同一のクロックから分周回路４１を介して得らオｂる信
号によりインクリメントされる。

以上述べたマイクロコンピュータの周辺掃成によりテス
トが可能になったら、第４図（ｂ）に示すように、第２
図に示した内蔵ＲＯＭ（アドレス３０００〜３ＦＦＦ番
地）が禁止され、第１図に示すテスト入出力端子Ｔ　Ｅ
　Ｓ　Ｔを介して第４図（ｂ）の外部ＲＯＭ４６がアク
セスされる。したがって外部ＲＯＭ４６にマイクロコン
ピュータ４０のテストプログラムを書込んでおくことで
マイクロコンピュータのテストが可能である。

なお、ＲＯＭのかわりに半導体集積回路のテスト装置を
接続してもよい。

以上述べたように、本実施例によれば、マイクロコンピ
ュータに内蔵したＲＯＭの全ビットパターンを知ってい
る者、すなわちＲＯＭの設計者のみがマイクロコンピュ
ータのテストを容易に行なうことができ、悪意の第３者
が内ＫａＲＯＭおよびＦＲＯＭの情報を知ることが困難
であるマイクロコンピュータを提供することができる。

次に１本発明はマイクロの別の構成法、特にＣＰＵ、マ
スクＲＯＭ、不揮発性メモリ等を同一半導体基板上に集
積するマイコンにおいて、メモリ情報の保護と半導体集
積回路テストの容易性を共存させるのに好適な別のマイ
コン構成法に関する。

従来のマイコン構成法は特願昭５９−５４２４０に記載
のように同一半導体集積回路内にＣＰＵブロックとメモ
リブロックを有し、これらのブロックを共通のバスでつ
なぐと同時に、このバスを外部ポートに結合し、制御信
号生成回路へのモード指定によりメモリブロックのデー
タを直接外部ポートに出力できる樋成となっていた。こ
のときＣＰＵブロックから内部バスへの出力ゲートをオ
フ状態にすることでＣＰＵブロックを切離した状態でメ
モリブロックとのみデータ転送を可能にしていた。

しかしＣＰＵが動作するモードにおいては、ＣＰＵが本
来メモリブロックに格納されているプログラムを実行す
ることを目的としており、さらに外部ポートに接続され
た外部メモリもアクセス可能なことから、メモリブロッ
クの内容をＣＰＵを経由して外部ポートに出力すること
が可能であった。−担メモリブロックからＣＰＵに取り
込まれたデータはＣＰＵ自身で生成されたデータと識別
できないから、ＣＰＵ経由でメモリブロックのデータが
出力されることを禁止することはできなかった。

そこで本発明の他の目的はＣＰＵ、メモリ等の複数の機
能モジュールを同一半導体基板に集積化する集積回路に
おいて、各機能モジュールを独立にテストすることを可
能にし、且つ、秘密保護指定のあるデータについては、
テスト時の秘密保護を容易にするマイクロコンピュータ
構成法を提供することにある。

上記目的を達成するために、各機能モジュールがそれぞ
れ独立に動作するモードを設け、指定した機能モジュー
ル以外は半導体集積回路の内部バスへのデータ転送を強
制的に禁止し、各機能モジュールを独立にテストできる
手段を設けた。

半導体集積回路外部に対し秘密保護指定されたデータの
チップ外部への不当な出力を容易に禁止する方法として
、半導体集積回路のテストポートからの制御信号によっ
て機能モジュールをアクセスする場合には、必ず指定モ
ジュールのみとのデータ転送に限定することとする。仮
に指定モジュールのデータが秘密保護指定されている場
合は、モジュール指定信号を用いて内部データバスのデ
ータを外部ポートに送出することを禁止することにより
、容易に秘密保護を実現できる。これにより例えば内部
のＣＰＵに一担保護データを取り込んで、ＣＰＵデータ
として出力するような情報経路を防ぐことができる。し
かもテスト可能な機能モジュールに対しては、他の機能
モジュールに制約されることなく外部ポートを介したテ
ストが可能である。

次に、本発明の別の実施例を図面を用いて詳細に説明す
る。

第５図は本発明の一実施例を示すＬＳＩの構成例を示す
図である。第５図において、５１は半導体集積回路、５
２はＣＰＵＩブロック、５３はメモリ１ブロツク、５４
１はアドレスバス（ＡＢ）、５４２はデータバス（ＤＢ
）、５５は外部ポート、５６はモード制御回路、５７は
モード端子である。

また、５２１，５３１，５５１，５５２．は一方向性の
信号転送回路、５２２，５３２，５５３は双方向性の信
号転送回路である。ＣＰＵＩブロック５２はメモリ１ブ
ロツク７５３、あるいは外部ポート５５につながる外部
メモリに記憶されているプログラムを実行して、５３．
５５または５２自身に記憶されている情報に対してプロ
グラムに規定された処理を行なう機能をもつ、モード制
御回路は信号転送回路の開閉信号５２１１，５２２１゜
５３１１．５３２１，５５１１，５５２１．５５３１を
生成する。信号転送回路５２１〜５５３はこの開閉信号
５２１１〜５５３１の対応する信号がオンのとき導通状
態すなわち信号転送が可能な状態となり、オフのときは
ハイインピーダンス状態となり、電気的に分離された状
態となる。

第６図は第５図におけるモード制御回路５６の一実施例
を示すものでＰＬＡ構成の場合を示す（６１：　ＡＮＤ
プレーン、６２：ＯＲプレーン）。

モード端子５７はテストモードと通常のオペレーション
モードを切分けるテストモード５７１およびテスト対象
を指定するＣＰＵＩテスト５７２゜メモリ１テスト５７
３を入力可能とする。また、ＣＰＵＩブロックからＣＰ
Ｕｌ１０コマンド５２３゜外部ポートから外部ポートＩ
１０コマンド５５４が入力される。

通常のオペレーションモードにおいてはテストモード信
号５７１を“０″とする。この状態でＣＰＵＩのＩ１０
コマンド５２３が発生すると、第５図に示すＣＰＵＩと
アドレスバス５４１．データバス５４２をつなぐ信号転
送回路５２１゜５２２の開発信号５２１１．５２２１を
オンにする。同様に５３１１．５３２１，５５２１．５
５３１もオンにする。この結果、ＣＰＵからのアドレス
指定がメモリ１ブロツクであればメモリ１ブロツクとの
間でデータ転送が行なわれアドレス指定が外部ポート側
にあれば外部ポートとの間でデータ転送が行なわれる。

またＣＰＵｌｌ１０コマンドがリードかライトかによっ
て双方向性の信号転送回路５２２．５３２，５５３の信
号方向が決まるものとする。

ＣＰＵＩのテストを行なうときはテストモード信号５７
１を“１”、ＣＰＵＩテスト信号５７２を″′１′″、
メモリ１テスト信号５７３を“０″にする。この状態で
はオペレーションモード信号５６１、メモリテスト信号
５６３は他の信号の状態にかかわらず“０”となる、こ
の状態でＣＰＵＩブロック５２からＣＰＬＩＩＩ１０コ
マンド５２３が発生すると５２１１．５２２１，５５２
１．５５３１が導通状態となり、外部ポートにつながる
メモリを用いてＣＰＵＩは動作し、プログラムの内容に
応じてＣＰＵＩ内部を情報をポート５５から出力する。

このモードでＣＰＵＩからメモリ１ブロック５３のアド
レスを指定してＩ１０コマンドを発生した場合５３１１
．５３２１がオフ状態であるからメモリ１ブロツクから
データバス５４２へのデータの出力は行なわれない。

メモリ１ブロツクのテストを行なう場合は５７１を”１
’、５７２を”Ｑ’、５７３を“１“とする、このモー
ドではオペレーション信号５６１゜ＣＰＵＩイネーブル
信号５６２は他の信号の状態にかかわらず“０”状態と
なる。この状態で外部ポートＩ１０コマンド５５４が発
生すると５３１１゜５３２１および５５１１，５５３１
がオン状態となり、外部ポートとメモリ１ブロツク間の
データ転送が可能になる。ＣＰＵＩテスト５７２とメモ
リ１テスト５７３信号が同時に入力されるとＣＰＵ　１
イネ一ブル信号、５６２とメモリ１イネーブル信号５６
３の信号は共に“０”となり、いずれのデータ転送も禁
止する。

複数のＣＰＵおよびメモリを内蔵する場合においても上
記の方法と同様の構成により各モジュールを独立にテス
ト可能にできる。第７図および第８図はＣＰＵが２ブロ
ツク、メモリが２ブロツク存在する場合のマイコン構成
法とモード制御回路の実施例である。

第９図は機密保護をモジュール単位で行なうことを可能
にするモード制御回路の実施例である。

第９図は第６図に対して新しくＣＰＵＩテスト許可信号
５８１．メモリ１テスモ 追加している。オペレーションモードに対する信号転送
回路への開閉信号５２１１〜５５３１の生成条件は第６
図と同じである。テストモードに対してはＣＰＵＩテス
トに対してはＣＰＵＩテスト許可信号５８１．メモリ１
テストに対してはメモリ１テスモ て加え、５８１あるいは５９１が“１″状態でないと各
々のテスト要求に対して開閉信号５２１１〜５５３１は
発生しない。ＬＳＩテストにおいて最初５８１，５９１
を共に“１″状態として。

ＣＰＵＩ、メモリ１を外部ポートを経由してテストした
のち５８１，５９１の一方あるいは両方を（１０″′状
態にすると“０″状態が禁止信号に相当するモジュール
はテストモードでもデータパスタアトＬ／スバスとの信
号転送回路がオフ状態となる。

従って外部ポートからのテストは不可能となり機密保護
が実現できる。５８１および５９１のテス。

ト許可信号の与え方として非可逆的な記憶素子すなわち
書込み可能な記憶素子を用いれば、１度許可信号を′１
”から“０１１にしたのち再び“１″に戻すことのでき
ない回路は例えば第１０図のごとく容易に実現できる。

従ってモジュール単位のテストを完了したのち、第１０
図のヒユーズＲＯＭ５９２を溶断することで５８１，５
９１のいずれかあるいは両方を“Ｏ”とすることで対象
とするモジュールの情報に対するモジュール外への流出
を禁止できる。５９２はまた紫外線消去形の不揮発性メ
モリを紫外線を遮断する保護膜を付けて使用することに
よっても実現できる。

電気的に書換え可能な不揮発性メモリを用いて機密保護
制御する実施例を第１１図に示す。第１１図は第６図に
くらべ電気的に書換え可能な不揮発性メモリ５９４，５
９５およびテスト許可信号５８１，５９１が追加されて
いる。内蔵メモリの一部５３９に機密保護判定プログラ
ムおよび不揮発性メモリ５９４，５９５への書込、消去
プログラムが格納されている。オペレーションモードで
５３９に格納されている０機密保護判定プログラムが実
行されると、このプログラムの判定結果によって不揮発
性メモリ５９４，５９５を任意に書込、消去され、この
結果として５８１，５９１の状態を変えることができる
。従って機密保護判定プログラムの作り方によって、無
限の保護キーのあるＬＳＩが実現できる。この方法は第
１０図に示した非可逆的な不揮発性メモリが用いる方法
にくらべてテスト禁止状態からテスト許可状態に戻すこ
とができる点に特徴がある。

以上述べたように本実施例によればＣＰＵ、メモリ等の
機能モジュール毎に、内部パスを介した外部ポートへの
出力制御機能を設けることで、モジュール単位で容易に
テストを行なうことが可能である。

更にフユーズ、不揮発性記憶素子等を用いた秘密保護指
定機能を設け、指定モジュールのデータのチップ外部へ
の流出を防止することで、テストの容易性と秘密保護を
両立することができる。

〔発明の効果〕

第１の本発明によれば、ＲＯＭの設計者は容易に半導体
集積回路のテストが可能であり、更に悪意の第３者に対
して内蔵ＲＯＭ、ＦＲＯＭの情報を保護することができ
、機密性の高い半導体集積回路を提供することができる
。

第２の本発明によれば、同一の半導体基板上に構成した
複数の機能モジュールをモジュール単位でテストするこ
とが可能であり、効率の良いテストを行なうことができ
る。

更に、秘密保護の必要なモジュールのデータがチップ外
部に流出することがないため、機密性の高い半４体集積
回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構成図、第２図はメモ
リマツプを示す図、第３図は動作説明図、第４図は周辺
構成図、第５図は本発明の別の実施例の構成図、第６図
は第５図の制御回路図、第７図は他の実施例の構成図、
第８図は第７図の実施例の制御回路図、第９図は制御回
路図、第１０図は記憶保持回路を示す図、第１１図はさ
らに他の実施例の構成図である。 ３・・・ＰＲＯＭ、６・・・ＲＯＭ、１２・・・比較回
路、１１・・・外部データ線、８・・・共通データ線、
７・・・共通アドレス線、１５・・・アドレス検出回路
、１０・・・テストイネーブル回路、５１・・・半導体
集積回路、５６・・・モード制御回路、５７・・・モー
ド端子、５５・・・外部ポー１−１５２・・・ＣＰＵモ
ジュール、５３・・・メモリモジュール、５９４，５９
５・・・記憶保持回路１図 不２　図 二Ｅ以に ００００ロ］＝Σ＝コ〜Ａ１ ；　　　　　　： 寥３図 ｎ αＢ−−−−−−−Ｈヒーーーー缶−Ｉ−＝ギ４図 （ｂ） ＥＳＴ 早５図 ′４Ｃロ タど／′　　μ２　　ｕｊ 第７図 芥　８　品 茅９凹 第１０図 第１）図

Claims (1)

1. 【特許請求の範囲】 １、読出し専用メモリを内蔵する半導体集積回路におい
   て、その半導体集積回路外からデータを与える機能を有
   し、外部から与えたデータと上記読出し専用メモリの一
   部または全データの一致判定機能を有し、その一致検出
   により半導体集積回路外部との通信を可能にする機能を
   有する半導体集積回路。 ２、同一半導体基板上にプロセッサを有する特許請求の
   範囲第１項記載の半導体集積回路。 ３、読出し専用メモリは電気的に書込み可能な読出し専
   用メモリである特許請求の範囲第１項又は第２項記載の
   半導体集積回路。 ４、一致判定を読出し専用メモリの最下位アドレスまた
   は最上位アドレスからアドレスを順次増加または減少し
   て行なう機能を有する特許請求の範囲第１項、第２項、
   又は第３項記載の半導体集積回路。 ５、特定アドレス検出手段を有し、その特定アドレスの
   検出および一致検出機能の制御により外部との通信機能
   を制御する手段を有する特許請求の範囲第４項記載の半
   導体集積回路。 ６、特定アドレスは読出し専用メモリの最下位アドレス
   または最上位アドレスである特許請求の範囲第５項記載
   の半導体集積回路。 ７、プロセッサと読出し専用メモリと該メモリのテスト
   機能を有する半導体集積回路において、該読出し専用メ
   モリのテスト結果を判定保持する機能を有し、該読出し
   専用メモリが正常である場合にのみ上記半導体集積回路
   の一部または上記読出し専用メモリ以外の全部がテスト
   可能になる機能を有する特許請求の範囲第１項記載の半
   導体集積回路。 ８、共通のデータバスおよび共通のアドレスバスへの結
   合手段を有した、１または複数のプロセッサモジュール
   と、１または複数のメモリモジュールと、外部ポートを
   有するマイクロコンピユータにおいて、動作モード選択
   端子を有し、該端子への入力により、上記各モジュール
   および外部ポートを選択的に上記データバスおよびアド
   レスバスに結合するための選択結合手段を有することを
   特徴とする半導体集積回路。 ９、動作モード選択端子を有し、更に上記プロセッサで
   生成される信号との組合せにより選択的に結合するため
   の選択結合手段を有することを特徴とする特許請求の範
   囲第８項記載の半導体集積回路。 １０、プロセッサで発生する信号を記憶保持する不揮発
   性記憶保持手段を有し、該記憶保持手段からの信号を選
   択結合の一条件とする選択結合手段を有する特許請求の
   範囲第８項又は第９項記載の半導体集積回路。 １１、不揮発性記憶保持手段はヒューズ形ＰＲＯＭまた
   は紫外線消去形ＰＲＯＭまたは電気的消去形ＰＲＯＭを
   含む特許請求の範囲第１０項記載の半導体集積回路。 １２、非選択のモジュールに対しては、ホールド状態に
   制御することを特徴とする特許請求の範囲第８項、第９
   項、第１０項又は第１１項記載の半導体集積回路。