JP2001356963A - 半導体装置およびその制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 第三者によるセキュリティ解除方法の解析が
困難で、特別な装置を外部に設けずにセキュリティ機能
を実現可能な半導体装置を提供する。 【解決手段】 半導体記憶素子への書き換えが要求され
たときに、書き換えが要求された半導体記憶素子のアド
レスを格納するアドレス格納回路１６と、半導体記憶素
子の操作に関する動作の一部または全部を制限する動作
制限回路２０を備えている。格納回路１６に格納された
アドレスを用いて、動作制限回路２０による動作制限を
解除するまでは、半導体記憶素子の操作に関する動作の
一部または全部を制限する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、書き換え可能な半
導体記憶素子を有する半導体装置およびその制御装置に
関し、特に、不正なアクセスから半導体記憶素子に格納
された内容を保護するためのセキュリティ機能を備えた
半導体装置およびその制御装置に関する。

【０００２】

【従来の技術】半導体記憶装置等の半導体装置におい
て、書き換え可能な半導体記憶素子に格納（記憶）され
る内容には、著作権で保護される内容や個人のプライバ
シー情報等のように第三者による不正な読み出しが望ま
しくない情報、あるいはＩＣカード等のように不正に書
き換えられることが望ましくない情報が含まれることが
ある。このような不正なアクセスから記憶内容（デー
タ）を保護するため、半導体記憶素子を有する半導体記
憶装置またはそれを制御する装置には、セキュリティ機
能を搭載したものがある。

【０００３】以下に、従来のセキュリティ機能を備えた
書き換え可能な不揮発性半導体記憶素子を有する半導体
記憶装置について、図５〜図７を用いて説明する。

【０００４】図５は、セキュリティ機能を実現するため
に最小限必要な構成を説明するための図である。このシ
ステム６００では、メモリ操作手段６０４と、データを
記憶するメモリ空間（半導体記憶素子）を有するメモリ
６１３との間に、セキュリティ手段６０９を有すること
により、要求された動作の一部または全部を制限するこ
とが可能である。

【０００５】メモリ操作手段６０４は、外部からのアド
レス信号６０１、制御信号６０２およびデータ信号６０
３を受けて、メモリ６１３内の操作対象となる記憶単位
（半導体記憶素子）を指定するアドレス信号６０５、メ
モリ６１３の操作内容を指定する制御信号６０７および
データの入出力を行うデータ信号６０８によってメモリ
６１３を操作する。

【０００６】セキュリティ手段６０９は、メモリ操作手
段６０４がメモリ６１３に対して行った動作の一部また
は全部を制限することが可能である。例えば、メモリ６
１３に記憶された内容の読み出しを制限すること、メモ
リ６１３に記憶された内容の書き換えを制限すること、
あるいはこれらの両方を制限することが挙げられる。

【０００７】メモリ操作手段６０４がメモリ６１３に指
示する動作内容は、アドレス信号６０５、制御信号６０
７およびデータ信号６０８によってセキュリティ手段６
０９に伝えられる。セキュリティ手段６０９は、その指
示された動作内容が許可されている状態であれば、アド
レス信号６１０、制御信号６１１およびデータ信号６１
２を介して指示通りの動作を実行させる。一方、その指
示された動作内容が許可されていない状態であれば、ア
ドレス信号６１０、制御信号６１１およびデータ信号６
１２のうちの少なくとも一つに何等かの変換処理を行う
か、あるいは指示された動作がデータの出力を伴うもの
であれば、メモリ操作手段６０４へのデータ信号６０８
に何等かの変換処理を行うことにより、動作制限を行っ
てセキュリティ機能を実現することができる。

【０００８】図５に示した構成は、一つの装置に全ての
手段を設けることも可能であり、あるいは複数の装置の
組み合わせによってセキュリティ機能を実現することも
可能である。例えば、一つの装置により図５に示したセ
キュリティ機能を実現する場合、外部とのインターフェ
イス回路がメモリ操作手段６０４となり、半導体記憶素
子を有する回路であるメモリ６１３との間に半導体記憶
素子の操作に関する動作の一部または全部を制限する回
路を組み込めばよい。複数の装置により図５に示したセ
キュリティ機能を実現する場合、例えばメモリ操作手段
６０４とセキュリティ手段６０９とメモリ６１３を全て
別の装置により構成する場合には、メモリ操作手段６０
４に相当するメモリコントローラーと、メモリ６１３に
相当する半導体記憶装置との間に、半導体記憶素子の操
作に関する動作の一部または全部を制限する装置を組み
込めばよい。

【０００９】以下に、一例として、セキュリティが解除
されるまでは読み出し動作が制限され、読み出しが行わ
れた場合にダミーデータが出力される半導体記憶装置に
ついて、さらに具体的に説明する。

【００１０】図６は、図５に示したセキュリティ機能を
実現するための従来の半導体記憶装置４５０の構成を説
明するための図である。この半導体記憶装置４５０は、
インターフェイス回路４０４、セキュリティ回路４０９
およびメモリ空間を有するメモリ４１３を備えている。
セキュリティ回路４０９は、パスワードを記憶するパス
ワード格納回路４１４、比較回路４１６およびメモリ４
１３の動作を制限する動作制限回路４１８を備えてい
る。この半導体記憶装置４５０は、電源投入時には読み
出し動作が制限されるが、インターフェイス回路４０４
を介して外部から入力されたパスワード（セキュリティ
制御信号）４０７が内部に記憶された固定パスワードと
一致した場合に、セキュリティが解除され、以後は読み
出し動作を正常に実行することができる。

【００１１】外部から半導体記憶装置４５０のメモリ４
１３に格納された記憶内容（データ）を操作するときに
は、アドレス信号４０１、制御信号４０２およびデータ
信号４０３が使用される。この操作時に、インターフェ
イス回路４０４は、内部アドレス信号４０５、内部制御
信号４０６、内部データ信号４０８によってメモリ４１
３を操作する。セキュリティが解除された状態では、外
部からのアドレス信号４０１、制御信号４０２およびデ
ータ信号４０３に従ってアドレス信号４１０、制御信号
４１１およびデータ信号４１２を受け渡しすることによ
って、正常な動作が可能である。

【００１２】この半導体記憶装置４５０は、電源投入後
の初期状態では、セキュリティ回路４０９によりメモリ
４１３の動作の一部または全部が制限され、動作しない
か、または命令された動作と異なる動作を実行する。こ
こでは、メモリ領域の読み出しが実行されたときに、正
常なデータの替わりにダミーデータが出力される例につ
いて説明する。この構成では、初期状態でメモリ内容の
読み出しを実行しても、ダミーデータが出力され、不正
読み出しを防止することができる。このような不正読み
出し防止機能を実現するためには、例えば特開昭５９−
１５２５９９号公報に記載されているように、セキュリ
ティ回路４０９からアドレス信号４１０を出力しないよ
うにする方法、または特開平６−２５０９３９号公報に
記載されているように、セキュリティ回路４０９がメモ
リ４１３から受け取ったデータ信号４１２を撹乱してデ
ータ信号４０８に出力する方法等を利用することができ
る。さらに、セキュリティ回路４０９が制御信号４１１
に読み出しを指示する制御を出力しないようにする方法
によっても実現することができる。

【００１３】読み出し制限を解除するためには、外部か
ら動作制限解除用のパスワード（セキュリティ制御信
号）４０７を入力する。外部から入力されたパスワード
４０７は、パスワード格納回路４１４に記憶されたパス
ワード信号４１５と比較回路４１６により比較され、一
致した場合には動作制限解除信号（パスワード一致信
号）４１７を生成する。動作制限回路４１８は、動作制
限解除信号４１７が生成されると、以後の読み出し動作
を許可する。それ以後は、読み出しが要求された場合に
正常に読み出し動作が実行される。

【００１４】この手法によれば、パスワードおよびパス
ワードの入力方法を知らない場合には記憶内容を正しく
読み出すことができないため、これらを公開しなけれ
ば、第三者による不正な読み出しを防止することができ
る。

【００１５】図７は、図６に示した従来例とは別の手法
により半導体記憶装置のセキュリティ機能を実現するた
めのシステム５００の構成を説明するための図である。
このシステム５００は、例えばＣＰＵのようなメモリに
対してアクセスを要求する制御装置５０１、セキュリテ
ィ機能付き半導体記憶装置５５０およびセキュリティ制
御装置５０６を備えている。このシステム５００におい
て、制御装置５０１は、アドレス信号５０２、制御信号
５０３およびデータ信号５０５を利用して半導体記憶装
置５５０を操作するが、半導体記憶装置５５０のセキュ
リティが解除されるまでは、制御装置５０１が半導体記
憶装置５５０を完全に操作することは不可能である。

【００１６】セキュリティ制御装置５０６は、セキュリ
ティ機能付き半導体記憶装置５５０のセキュリティ機能
を解除する動作を行う。半導体記憶装置５５０は、セキ
ュリティ通信信号５０４の内容によってセキュリティ制
御装置５０６が所定の装置であることが確認された場合
にのみ、正常にセキュリティを解除する。そして、セキ
ュリティ通信信号５０４の送受信相手が所定の装置でな
い場合には、セキュリティを解除せず、従って、半導体
記憶装置５５０の動作の一部または全部が制限される。

【００１７】電源投入後の初期状態では、セキュリティ
機能により、半導体記憶装置５５０の内容を外部から正
しく読み出すことができない。半導体記憶装置５５０
は、セキュリティ制御装置５０６に、接続されている装
置を正しく確認するための信号（セキュリティ通信信
号）５０４を送信し、セキュリティ制御装置５０６はそ
の信号５０４を元にして生成した信号５０４を返信す
る。半導体記憶装置５５０は、返信された信号５０４が
期待値と一致するか否かを判断して、一致すれば外部に
正しいセキュリティ制御装置５０６が接続されていると
見なしてセキュリティを解除する。これらの信号５０４
の送受信を何重にも繰り返してセキュリティを高めるこ
とが可能である。

【００１８】さらに、図６に示した半導体記憶装置４５
０が備えるセキュリティ機能とは異なり、半導体記憶装
置５５０とセキュリティ制御装置５０６との間の通信内
容を毎回異なる内容にすることが可能なため、単純な信
号解析によりセキュリティを解除するのが困難である。

【００１９】この手法によれば、半導体記憶装置５５０
は、所定の装置であるセキュリティ制御装置５０６に接
続されたときにのみ正常な読み出し動作が可能になるた
め、非常に強固なセキュリティ機能を実現することがで
きる。

【００２０】以上では、不正な読み出しを防止する場合
について説明したが、その他の動作を制限する場合も同
様に、セキュリティ機能を実現することができる。例え
ば、不正なメモリ内容の書き換え動作を防止したい場合
には、上記読み出し動作の制限方法および制限解除方法
と同じ条件を書き換え動作の制限条件および制限解除条
件として利用することができる。

【００２１】

【発明が解決しようとする課題】しかしながら、上述し
た従来のセキュリティ機能の実現方法には、以下のよう
な問題がある。

【００２２】図６に示した手法では、セキュリティを解
除するためにセキュリティを操作する一定の操作が含ま
れるため、第三者がパスワード（セキュリティ制御信
号）４０７のような入力信号を解析することにより、比
較的容易にセキュリティ解除方法を知ることができる。

【００２３】これに対して、図７に示した手法では、半
導体記憶装置５５０がセキュリティ装置５０６に期待す
る出力内容（セキュリティ通信信号５０４）を変化させ
ることができるため、さらに強固なセキュリティ機能を
実現することができる。しかし、この手法では、別の装
置を半導体記憶装置の外部に用意する必要があるため、
製品のコスト面やサイズ面でのペナルティが大きい。

【００２４】本発明はこのような従来技術の課題を解決
するためになされたものであり、第三者によるセキュリ
ティ解除方法の解析が困難で、さらに、必ずしも特別な
装置を外部に設けずにセキュリティ機能を実現して、不
正な読み出しや書き換えを防ぐことができる半導体装置
およびその制御装置を提供することを目的とする。

【００２５】

【課題を解決するための手段】本発明の半導体装置は、
書き換え可能な複数の半導体記憶素子を有する半導体装
置であって、該半導体記憶素子への書き換えが要求され
たときに、書き換えが要求された半導体記憶素子のアド
レスの少なくとも一部、またはアドレスとデータの少な
くとも一部を格納する格納手段と、該半導体記憶素子の
操作に関する動作の一部または全部を制限する動作制限
手段とを備え、該格納手段に格納されたアドレスおよび
データの少なくともいずれか一方を用いて、該動作制限
手段による動作制限を解除し、そのことにより上記目的
が達成される。

【００２６】上記構成によれば、格納手段に格納された
アドレスおよびデータの少なくともいずれか一方を用い
て動作制限を解除するまでは、半導体記憶素子の操作に
関する動作の一部または全部を制限することが可能であ
る。図６に示した従来の手法に比べて、第三者がセキュ
リティ解除方法を解析するのが困難である。また、図７
に示した従来の手法のようにセキュリティ機能を実現す
るための装置を半導体装置の外部に用意する必要がない
ため、製品のコスト面やサイズ面でのペナルティを少な
くすることが可能である。

【００２７】前記格納手段として、アドレス格納手段お
よびデータ格納手段の少なくともいずれか一方を複数有
しているのが好ましい。

【００２８】上記構成によれば、書き換えが要求された
半導体記憶素子のアドレスの少なくとも一部、またはア
ドレスとデータの少なくとも一部を、複数格納すること
ができる。よって、さらに第三者がセキュリティ解除方
法を解析するのが困難になり、不正利用の困難な半導体
装置を実現することが可能となる。

【００２９】前記格納手段の少なくとも一つにアドレス
またはデータが格納されていないものがあるときには、
前記動作制限手段による動作制限を解除しないようにす
ることができる。

【００３０】上記構成によれば、初期状態でのセキュリ
ティを確保することが可能である。

【００３１】前記格納手段のうち、アドレス格納手段に
記憶されたアドレスで指定される半導体記憶素子の内容
を読み出した結果と、データ格納手段に格納されたデー
タを比較する比較手段を備え、比較結果が不一致の場合
には、前記動作制限手段による動作制限を解除しないよ
うにすることができる。

【００３２】上記構成によれば、読み出し時にデータが
変更されていないことを確認することができるので、よ
り強固なセキュリティを実現することが可能である。

【００３３】本発明の半導体装置は、書き換え可能な複
数の半導体記憶素子を有する半導体装置であって、該半
導体記憶素子への書き換えが要求されたときに、書き換
えが要求された半導体記憶素子のアドレスの少なくとも
一部を格納する格納手段と、所定の複数のアドレスの一
部または全部を格納する第二格納手段と、該格納手段に
格納されたアドレスと該第二格納手段に格納されたアド
レスとを比較する比較手段と、該半導体記憶素子を操作
に関する動作の一部または全部を制限する動作制限手段
とを備え、比較結果が全て一致した場合に、該動作制限
手段による動作制限を解除し、そのことにより上記目的
が達成される。

【００３４】上記構成によれば、格納手段に格納された
アドレスと第二格納手段に格納された規定アドレスを比
較することによって、より強固なセキュリティを実現す
ることができる。

【００３５】一括して書き換え可能な複数の半導体記憶
素子からなる１または２以上の書き換え単位を有する記
憶手段を備え、前記格納手段として、書き換えが要求さ
れた書き換え単位に含まれる半導体記憶素子を用いても
よい。

【００３６】上記構成によれば、格納手段を、半導体装
置を構成する半導体記憶素子の少なくとも一部と一括し
て書き換えることにより、セキュリティの設定条件が可
変となり、より強固なセキュリティを実現することがで
きる。なお、第二格納手段はメモリ書き換え単位内に形
成されることはない。これは、第二格納手段をメモリ書
き換え単位内に形成すると、書き換え単位を書き換えた
ときに第二格納手段の記憶内容が失われ、書き換え後の
内容をユーザーが自由に設定できるからである。

【００３７】本発明の制御装置は、書き換え可能な複数
の半導体記憶素子を有する半導体装置を制御する制御装
置であって、該半導体記憶素子への書き換えが要求され
たときに、書き換えが要求された半導体記憶素子のアド
レスの少なくとも一部、またはアドレスとデータの少な
くとも一部を格納する格納手段と、該半導体記憶素子を
操作に関する動作の一部または全部を制限する動作制限
手段とを備え、該格納手段に格納されたアドレスおよび
データの少なくともいずれか一方を用いて、該動作制限
手段による動作制限を解除し、そのことにより上記目的
が達成される。

【００３８】上記構成によれば、半導体記憶素子に書き
換えが要求された場合に、格納手段に格納されたアドレ
スおよびデータの少なくともいずれか一方を用いて動作
制限を解除するまでは、半導体記憶素子の操作に関する
動作の一部または全部を制限することが可能である。図
６に示した従来の手法に比べて、第三者がセキュリティ
解除方法を解析するのが困難である。また、システム上
で使用されている半導体記憶装置以外の装置、例えばメ
モリコントローラ等にセキュリティ機能を組み込むこと
が可能であり、図７に示した従来の手法に比べて製品の
コスト面やサイズ面でのペナルティを少なくすることが
可能である。

【００３９】前記格納手段として、アドレス格納手段お
よびデータ格納手段の少なくともいずれか一方を複数有
しているのが好ましい。

【００４０】上記構成によれば、さらに第三者がセキュ
リティ解除方法を解析するのが困難になり、不正利用の
困難な半導体装置を実現することが可能となる。

【００４１】前記格納手段の少なくとも一つにアドレス
またはデータが格納されていないものがあるときには、
前記動作制限手段による動作制限を解除しないようにす
ることができる。

【００４２】上記構成によれば、初期状態でのセキュリ
ティを確保することが可能である。

【００４３】前記格納手段のうち、アドレス格納手段に
記憶されたアドレスで指定される半導体記憶素子の内容
を読み出した結果と、データ格納手段に格納されたデー
タを比較する比較手段を備え、比較結果が不一致の場合
には、前記動作制限手段による動作制限を解除しないよ
うにすることができる。

【００４４】上記構成によれば、読み出し時にデータが
変更されていないことを確認することができるので、よ
り強固なセキュリティを実現することが可能である。

【００４５】本発明の制御装置装置は、書き換え可能な
複数の半導体記憶素子を有する半導体装置を制御する制
御装置であって、該半導体記憶素子への書き換えが要求
されたときに、書き換えが要求された半導体記憶素子の
アドレスの少なくとも一部を格納する格納手段と、所定
の複数のアドレスの一部または全部を格納する第二格納
手段と、該格納手段に格納されたアドレスと該第二格納
手段に格納されたアドレスとを比較する比較手段と、該
半導体記憶素子を操作に関する動作の一部または全部を
制限する動作制限手段とを備え、比較結果が全て一致し
た場合に、該動作制限手段による動作制限を解除し、そ
のことにより上記目的が達成される。

【００４６】上記構成によれば、格納手段に格納された
アドレスと第二格納手段に格納された規定アドレスを比
較することによって、より強固なセキュリティを実現す
ることができる。

【００４７】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照しながら説明する。

【００４８】（実施形態１）図１は、本実施形態１のセ
キュリティ機能を備えた書き換え可能な半導体記憶素子
を有する半導体装置５０の構成を説明するための図であ
る。この半導体装置５０は、インターフェイス回路４、
セキュリティ回路９および書き換え可能な半導体記憶素
子からなるメモリ１３を備えている。セキュリティ回路
９は、アドレス格納制御回路１４、Ｎ個のアドレスを格
納することができるアドレス格納回路１６、セキュリテ
ィ制御回路１８およびメモリ１３の動作を制限する動作
制限回路２０を備えている。メモリ１３は、スタティッ
クＲＡＭ等の揮発性半導体記憶素子またはＥＥＰＲＯＭ
等の不揮発性半導体記憶素子からなる。

【００４９】この半導体装置５０は、一つの装置によっ
てセキュリティ機能を実現する半導体記憶装置の一例で
あるが、本発明は必ずしも単一の装置で実現される必要
はない。例えばインターフェイス回路４およびセキュリ
ティ回路９を含むセキュリティ装置によってメモリ１３
を含む半導体記憶装置を制御する場合のように、複数の
装置の組み合わせによってセキュリティ機能を実現する
ことも可能である。

【００５０】半導体装置５０のセキュリティ動作、すな
わち、書き換え可能な半導体記憶素子の操作に関する動
作を制限する方法について、以下に説明する。ここで
は、一部の領域の読み出し動作の出力をダミーデータに
置き換えることによりメモリ内容の読み出しを制限する
不正読み出し防止機能の例について説明する。

【００５１】この半導体装置５０は、外部からアドレス
信号１、制御信号２およびデータ信号３を用いて、メモ
リ１３に格納されたデータの読み出しが実行される。

【００５２】インターフェイス回路４は、これらのアド
レス信号１、制御信号２およびデータ信号３を解析し
て、読み出し動作が命令されたことを認識する。そし
て、内部アドレス信号５、内部制御信号６によって、ア
ドレス信号５で指定されたアドレスのデータを内部デー
タ信号８によって伝えるように内部に命令する。このイ
ンターフェイス回路４は、外部から入力された信号を解
析する回路、必要に応じて半導体記憶装置５０の記憶内
容を操作するための動作を制御するステート・マシー
ン、外部からの要望に応じて出力信号を制御する回路等
を含み、具体的な内容や構成は、半導体記憶装置５０の
仕様によって様々である。

【００５３】セキュリティ回路９は、アドレス信号１０
および制御信号１１を用いてメモリ１３の内容をデータ
信号１２から読み出す。初期状態ではセキュリティ制御
回路１８はリセットされ、内部制御信号１９を発行する
ことによりセキュリティが解除されていないことを動作
制限回路２０に伝達する。動作制限回路２０は、入力さ
れた内部アドレス信号５を判定して、予め定められたア
ドレスであった場合に、メモリ１３から読み出したデー
タ（データ信号１２）をダミーデータに置換して内部デ
ータ信号８に出力する。このとき、セキュリティ解除動
作が進行することもあるが、これについては後述する。

【００５４】インターフェイス回路４は、ダミーデータ
に置換された内部データ信号８を、データ信号３によっ
て外部に出力する。その結果、特定のアドレスの読み出
しを正常に実行することができなくなり、半導体装置に
記憶された内容の不正な読み出しや利用を防止すること
ができる。

【００５５】なお、読み出しを制限する手段としては、
動作制限回路２０がデータ信号を置換する方法以外に
も、アドレス信号５を置換してアドレス信号１０に出力
する方法や、制御信号１１に読み出しを指示する信号を
出力しないようにする方法等、様々な方法を利用するこ
とができ、特に限定されるものではない。

【００５６】動作制限回路２０は、読み出しを制限する
以外にも、半導体記憶素子を操作する動作を制限するも
のであればいずれも用いることができる。例えばメモリ
１３に含まれるデータの書き換えが外部から命令された
ときに、アドレス信号５を置換してアドレス信号１０に
出力したり、または、データ信号８を置換してデータ信
号１２に出力して、外部から命令された半導体記憶素子
を操作する動作を正常に行わないことで、半導体記憶装
置の不正な使用を防止することができる。

【００５７】次に、半導体装置５０のセキュリティ解除
動作について、以下に説明する。

【００５８】半導体装置５０に対して、外部からアドレ
ス信号１、制御信号２およびデータ信号３を用いてある
アドレスへのデータ書き換えが要求された場合、アドレ
ス格納制御回路１４は、アドレス格納回路１６にまだア
ドレスが格納されていないものがあれば、アドレス格納
制御信号１５を発行して、そこに書き換えが要求された
アドレスを格納する。このとき、アドレスはアドレス格
納回路１〜Ｎに順番に格納される。また、アドレス格納
制御回路１４は、全てのアドレス格納回路１〜Ｎにアド
レスが格納されているか否かをアドレス信号１７を介し
て判断し、全てのアドレス格納回路にアドレスが格納さ
れている場合には、アドレスの格納を行わない。

【００５９】アドレス格納回路１〜Ｎのうちの少なくと
も１つにアドレスが格納されていないものがある場合に
はセキュリティを解除することはできず、全てのアドレ
ス格納回路１〜Ｎにアドレスが格納されている場合に、
格納されたアドレスを用いてセキュリティ解除を行うこ
とが可能になる。なお、格納されるアドレスは、アドレ
ス値そのものではなく、書き換え順序に意味があるた
め、必ずしもアドレスの全ビットを格納する必要はな
く、一部であってもよい。

【００６０】アドレス格納制御回路１４としては、例え
ば信号１７によってアドレス格納回路１〜Ｎのうちのア
ドレスが格納されていない回路を検知する回路を含み、
内部制御信号６によりアドレス格納が指示されたときに
アドレスの格納されていない回路へアドレス信号５を格
納するように信号１５によって命令する回路等を使用す
ることができる。

【００６１】アドレス格納回路１６としては、例えば各
アドレス格納回路がアドレスのビット数と等しいレジス
タ回路と、アドレスが格納されていることを表わすビッ
トを記憶するレジスタ回路を含む回路等を使用すること
ができる。信号１５によってアドレス信号５を格納する
ことを指示されたアドレス格納回路１〜Ｎのうちの１つ
は、アドレス信号５をレジスタ回路に記憶し、さらに、
アドレスが格納されていることを表わすビットをセット
する。

【００６２】セキュリティ解除方法としては、例えば、
アドレス格納回路１６に格納されたアドレスをパスワー
ドとして、セキュリティ制御信号７を介して入力するこ
とを要求する方法等を用いることができる。このセキュ
リティ制御信号７は、外部から入力される信号からイン
ターフェイス回路４で生成されるものである。

【００６３】または、特願２０００−１２１８４４号に
記載のように、ある順番に読み出し動作を実行して、そ
のときのアドレス値および順番がアドレス格納回路１６
に格納されているものと一致した場合に解除する方法等
を用いてもよい。 さらに、特開平３−２０４０５３号
公報や特開平１−１７３２４４号公報に、読み出し動作
のアドレスの順序が正しいか否かをセキュリティの制御
に使用する技術が開示されており、この技術を利用する
こともできる。なお、特願２０００−１２１８４４号の
技術と本発明とではアドレス格納領域への格納方法が異
なっている。この従来技術では、外部から格納が指定さ
れることによりアドレス格納領域に固定データが格納さ
れるため、セキュリティ情報の格納手段を公開する必要
がある。これに対して、本発明では、格納動作について
も通常の半導体記憶装置の操作の中に隠蔽することがで
き、非公開でセキュリティ機能を実現することが可能で
ある。

【００６４】このようなセキュリティ解除は、セキュリ
ティ制御回路１８によって行われ、セキュリティの解除
を指示する信号をセキュリティ制御信号１９によって動
作制限回路２０に出力する。セキュリティの解除を指示
する信号を受けると、動作制限回路２０は読み出しが要
求された場合に動作制限を行わず、正常に読み出し動作
が行われる。

【００６５】セキュリティ制御回路１８としては、例え
ば特願２０００−１２１８４４号に記載されているよう
な、操作されたアドレスの順序を判定する回路を使用す
ることができる。

【００６６】本実施形態では、不正な読み出しを防止す
る例について説明したが、本発明はこれに限られず、そ
の他の半導体記憶素子の操作、例えば書き換え等に対し
ても同様に利用可能であることは明らかである。例え
ば、書き換えの制限に利用する場合には、動作制限回路
２０が、書き換えを行うアドレスとしてアドレス信号５
とは異なるアドレスをアドレス信号１０に出力する方法
を用いることができる。または、セキュリティが解除さ
れるまでは制御信号１１に書き換えを指示する信号を出
力しないようにする方法や、内部データ信号８から伝え
られた書き換え内容と異なる内容をデータ信号１２に出
力する等の手段によって、上記読み出し制限と同様に、
書き換え動作を制限することが可能である。

【００６７】（実施形態２）図２は、本実施形態２のセ
キュリティ機能を備えた書き換え可能な半導体記憶素子
を有する半導体装置１５０の構成を説明するための図で
ある。この半導体装置１５０は、インターフェイス回路
１０４、セキュリティ回路１０９および書き換え可能な
半導体記憶素子からなるメモリ１１３を備えている。セ
キュリティ回路１０９は、アドレス・データ格納制御回
路１１４、Ｎ個のアドレスを格納することができるアド
レス格納回路１１６、Ｍ個のデータを格納することがで
きるデータ格納回路１２１、アドレス比較回路１１８、
データ比較回路１２３、セキュリティ制御回路１２５お
よびメモリ１１３の動作を制限する動作制限回路１２７
を備えている。

【００６８】この半導体装置１５０は、一つの装置によ
ってセキュリティ機能を実現する半導体記憶装置の一例
であるが、本発明は必ずしも単一の装置で実現される必
要はない。例えばインターフェイス回路１０４およびセ
キュリティ回路１０９を含むセキュリティ装置によって
メモリ１１３を含む半導体記憶装置を制御する場合のよ
うに、複数の装置の組み合わせによってセキュリティ機
能を実現することも可能である。なお、格納可能なアド
レスの個数Ｎと格納可能なデータの個数Ｍとは必ずしも
一致している必要はないが、本実施形態ではＭ＝Ｎの場
合について説明する。本実施形態において、メモリ１１
３、インターフェイス回路１０４および動作制限回路１
２７としては、実施形態１のメモリ１３、インターフェ
イス回路４および動作制限回路２０と同様なものを用い
ることができる。

【００６９】半導体装置１５０のセキュリティ動作につ
いて説明する。ここでは、一部の領域の読み出し動作の
出力をダミーデータに置き換えることによりメモリ内容
の読み出しを制限する不正読み出し防止機能の例につい
て説明する。

【００７０】この半導体装置１５０は、外部からアドレ
ス信号１０１、制御信号１０２およびデータ信号１０３
を用いて、メモリ１１３に格納されたデータの読み出し
が実行される。電源投入後の初期状態では、少なくとも
一部領域の読み出しが制限され、動作制限回路１２７
は、セキュリティ機能が解除されるまでは、メモリ１１
３から読み出したデータ信号１１２に何らかの演算を施
した結果を内部データ信号１０８に出力するか、制御信
号１１１を発行しないか、または内部アドレス信号１０
５で示されるアドレスに何らかの変換を加えたアドレス
をアドレス信号１１０に出力する。その結果、読み出し
動作を正常に実行することができなくなる。

【００７１】次に、半導体装置１５０のセキュリティ解
除動作について説明する。

【００７２】半導体装置１５０に対して、外部からアド
レス信号１０１、制御信号１０２およびデータ信号１０
３を用いてあるアドレスへのデータ書き換えが要求され
た場合、アドレス・データ格納制御回路１１４は、アド
レス格納回路１１６にまだアドレスが格納されていない
ものがあれば、そこに書き込みが要求されたアドレスを
格納する。このとき、アドレスはアドレス格納回路１〜
Ｎに順番に格納される。同時に、書き込まれたデータが
データ格納回路１〜Ｍ（ここではＭ＝Ｎ）に順番に格納
される。また、アドレス・データ格納制御回路１１４
は、全てのアドレス格納回路１〜Ｎおよびデータ格納回
路１〜Ｍ（ここではＭ＝Ｎ）にアドレスおよびデータが
格納されている場合にはアドレスおよびデータの格納を
行わない。

【００７３】本実施形態では、アドレスの格納をインタ
ーフェイス回路１０４からの内部制御信号（アドレス格
納制御信号）１０６によって制御し、データの格納をイ
ンターフェイス回路１０４からの内部制御信号（データ
格納制御信号）１０７によって制御する。全てのアドレ
ス格納回路１〜Ｎにアドレスが格納されている場合、ま
たは全てのデータ格納回路１〜Ｍ）にデータが格納され
ている場合には、アドレス・データ格納制御回路１１４
は各々アドレス格納制御信号１１５およびデータ格納制
御信号１２０を生成しないことで、格納を禁止する。全
てのアドレス格納回路１〜Ｎおよび全てのデータ格納回
路１〜Ｍにアドレスおよびデータが格納されている場合
に、格納されたアドレスおよびデータを用いてセキュリ
ティ解除が可能となる。なお、格納されるアドレスおよ
びデータは、値そのものではなく、書き換え順序に意味
があるため、必ずしも全ビットを格納する必要はなく、
一部であってもよい。本実施形態において、アドレス・
データ格納制御回路１１４、アドレス格納回路１１６お
よびデータ格納回路１２１としては、実施形態１のアド
レス格納制御回路１４およびアドレス格納回路１６と同
様なものを用いることができる。

【００７４】具体的なセキュリティ解除方法としては、
様々な方法が挙げられる。例えば、特願２０００−１２
１８４４号に記載のように、ある順番に読み出し動作を
実行して、そのときのアドレス値および順番がアドレス
格納回路１１６に格納されているものと一致した場合に
解除する方法等を用いてもよい。さらに、以下のような
方法を用いてもよい。読み出し動作が実行されたとき
に、アドレス比較回路１１８によって、読み出しが要求
されたアドレス（アドレス信号１０５）とアドレス格納
回路１１６に格納されたアドレス（アドレス信号１１
７）とを比較して、比較結果を一致検出信号１１９を介
してセキュリティ制御回路１２５に伝達する。また、デ
ータ比較回路１２３によって、データ信号１１２を介し
て読み出されたデータとデータ格納回路１２１に格納さ
れたデータ（データ信号１２２）を比較して、比較結果
を一致検出信号１２４を介してセキュリティ制御回路１
２５に伝達する。そして、アドレスが一致し、かつ、デ
ータが不一致であることをセキュリティ制御回路１２５
が確認した場合には、記憶内容が不正に書き換えられた
と判断して、セキュリティ制御信号１２６を介して動作
制限回路１２７を制御することにより、セキュリティの
解除を禁止する。一方、アドレスが一致し、かつ、デー
タが一致したことをセキュリティ制御回路１２５が確認
した場合には、セキュリティの解除を指示する信号をセ
キュリティ制御信号１２６によって動作制限回路１２７
に出力する。セキュリティの解除を指示する信号を受け
ると、動作制限回路１２７は読み出しが要求された場合
に動作制限を行わず、正常に読み出し動作が行われる。

【００７５】本実施形態において、セキュリティ制御回
路１２５は、例えば特願２０００−１２１８４４号に記
載されているような、操作されたアドレスの順序を判定
する回路を応用したものを使用することができる。すな
わち、この従来回路にアドレスの一致だけではなく対応
するデータの一致も判定する判定回路を組み込むことに
より、実現することが可能である。

【００７６】本実施形態では、不正な読み出しを防止す
る例について説明したが、本発明はこれに限られず、そ
の他の半導体記憶素子の操作、例えば書き換え等に対し
ても同様に利用可能であることは実施形態１と同様に明
らかである。例えば、書き換えの制限に利用する場合に
は、動作制限回路１２７により書き換え動作をキャンセ
ルしたり、または指示とは異なる書き換え動作を実行す
ること等により、上記読み出し制限と同様に、書き換え
動作を制限することが可能である。

【００７７】（実施形態３）図３は、本実施形態３のセ
キュリティ機能を備えた書き換え可能な半導体記憶素子
を有する半導体装置２５０の構成を説明するための図で
ある。ここでは、実施形態１と同様なセキュリティ機能
を有する半導体装置において、アドレス格納回路として
書き換え可能な半導体記憶素子を用いた例について説明
する。

【００７８】この半導体装置２５０は、インターフェイ
ス回路２０４、セキュリティ回路２０９および一括書き
換え可能な半導体記憶素子からなるメモリ書き換え単位
２１４を１または２以上有するメモリを備えている。セ
キュリティ回路２０９は、アドレス格納制御回路２１
５、セキュリティ制御回路２１７およびメモリの動作を
制限する動作制限回路２１９を備えている。Ｎ個のアド
レスを格納することができるアドレス格納領域１〜Ｎは
メモリ書き換え単位２１４に含まれている。

【００７９】このアドレス格納領域１〜Ｎとして、通常
の書き換えが要求されるアドレスを使用すると、この領
域に対して通常の使用ができなくなる。また、通常の書
き換えによりセキュリティ情報として格納されているア
ドレスが破壊されるおそれもある。従って、アドレス格
納領域１〜Ｎとして、通常の書き換えが要求されるアド
レスとは別の領域を用意することが好ましい。例えば、
ブロック消去が可能なフラッシュメモリに本発明を適用
する場合には、一括で消去されるブロック内に通常使用
されるアドレスとは別に行線や列線を追加して、追加さ
れた行線や列線に接続されるメモリセルをアドレス格納
領域１〜Ｎとして利用することが可能である。

【００８０】この半導体装置２５０は、一つの装置によ
ってセキュリティ機能を実現する半導体記憶装置の一例
であるが、本発明は必ずしも単一の装置で実現される必
要はない。例えばインターフェイス回路２０４およびセ
キュリティ回路２０９を含むセキュリティ装置によって
メモリ（メモリ書き換え単位２１４）を含む半導体記憶
装置を制御する場合のように、複数の装置の組み合わせ
によってセキュリティ機能を実現することも可能であ
る。

【００８１】半導体装置２５０のセキュリティ動作につ
いては、動作制限回路２１９がメモリから読み出された
データ信号２１２に何らかの操作を加えて内部データ信
号２０８に伝達する手段等を利用することができ、具体
的には実施形態１と同様な方法が挙げられる。

【００８２】一括書き換えの手段としては、バッファを
利用した書き換えや、フラッシュＥＥＰＲＯＭのブロッ
ク消去等を利用することができる。以下では、ブロック
一括消去が可能なフラッシュＥＥＰＲＯＭを用いた例に
ついて説明するが、バッファを用いた書き換えについて
も全く同様の手法が可能である。また、以下では、不正
なデータ書き換えを制限するために、消去動作の制限が
解除されるまではメモリ書き換え単位２１４の消去がで
きない場合について説明する。

【００８３】半導体装置２５０に対して、外部からアド
レス信号２０１、制御信号２０２およびデータ信号２０
３を用いてあるアドレスへのデータ書き換えが要求さ
れ、その要求をインターフェイス回路２０４が認識する
と、インターフェイス回路２０４が内部制御信号２０６
によりアドレス格納制御回路２１５に伝達する。アドレ
ス格納制御回路２１５は、そのアドレスがメモリ書き換
え単位２１４に含まれることを判断し、信号２２９によ
りインターフェイス回路２０４に伝達する。インターフ
ェイス回路２０４は、アドレス格納領域１〜Ｎの記憶内
容を読み出し、アドレス格納領域１〜Ｎにまだアドレス
が格納されていないものがあれば、そこに書き換えが要
求されたアドレスを格納する。この動作とは別に、半導
体記憶装置２５０に対して外部から要求されたデータ書
き換えを実行する。

【００８４】このとき、アドレスはアドレス格納領域１
〜Ｎに順番に格納される。また、アドレス格納制御回路
２１５は、全てのアドレス格納領域１〜Ｎにアドレスが
格納されている場合には、アドレスの格納を行わず、通
常のデータ書き換えのみを実行する。

【００８５】さらに、アドレス格納制御回路２１５は、
アドレス格納領域１〜Ｎのうちの少なくとも１つにアド
レスが格納されていないものがあることを確認すると、
アドレス格納制御信号２１６を介して動作制限回路２１
９に伝達し、動作制限回路２１９は、メモリ書き換え単
位２１４の消去動作を禁止する。すなわち、全てのアド
レス格納領域１〜Ｎにアドレスが格納されている場合
に、格納されたアドレスを用いてメモリ書き換え単位２
１４の消去が可能になる。消去を禁止する手段として
は、制御信号を発行しないこと等を用いることができ
る。なお、格納されるアドレスは、アドレス値そのもの
ではなく、書き換え順序に意味があるため、必ずしもア
ドレスの全ビットを格納する必要はなく、一部であって
もよい。

【００８６】具体的なセキュリティ解除方法としては、
例えば、特願２０００−１２１８４４号に記載のよう
に、ある順番に読み出し動作を実行して、そのときのア
ドレス値および順番がメモリ書き換え単位２１４内のア
ドレス格納領域１〜Ｎに格納されているものと一致した
場合に解除する方法等を用いることができる。

【００８７】このようなセキュリティ解除は、セキュリ
ティ制御回路２１７によって行われ、セキュリティの解
除を指示する信号をセキュリティ制御信号２１８によっ
て動作制限回路２１９に出力する。セキュリティの解除
を指示する信号を受けると、動作制限回路２１９は消去
が要求された場合に動作制限を行わず、正常に消去動作
が行われる。

【００８８】本実施形態において、セキュリティ制御回
路２１７は、例えば特願２０００−１２１８４４号に記
載されているような操作されたアドレスの順序を判定す
る回路に、アドレス格納領域１〜Ｎに格納されてデータ
信号２１２を通じて読み出された内容をラッチするラッ
チ回路を追加した回路等を使用することができる。この
ラッチされたアドレスを規定アドレスとして使用するこ
とが可能である。

【００８９】本実施形態では、メモリ書き換え単位２１
４が消去されると、この中に含まれるアドレス格納領域
１〜Ｎも全て消去される。アドレス格納領域１〜Ｎにア
ドレスが格納されていないものがあるときには消去がで
きず、この消去動作によって消去が許可されなくなる
が、消去直後にさらに同じ消去を実行する必要はないの
で、これは本発明の欠点にはならず、むしろ無駄な消去
動作を自動的に防ぐことができるという利点になる。

【００９０】メモリ書き換え単位２１４とは別にアドレ
ス格納領域を用意した場合には、メモリ書き換え単位２
１４の消去と同時にアドレス格納領域を消去したいとき
に、２回の消去、または同時に消去を行うための特別な
手法が必要になる。本実施形態では、このような問題を
克服することが可能である。

【００９１】さらに、本実施形態において、実施形態２
のようなデータ格納手段（データ格納領域）を追加する
ことも可能である。その場合には、消去が実行されたと
きに必ずデータ格納領域に格納された対応するデータも
消去する必要があるので、データ格納領域も同一のメモ
リ書き換え単位に含めることによって、消去回数を増加
させることなくデータ格納手段を追加することができ
る。

【００９２】本実施形態によれば、アドレス格納手段と
して半導体装置が有する半導体記憶素子と同種のものを
利用することができるため、他の記憶素子を使用するた
めの回路や製造プロセスを必ずしも別途必要としない。

【００９３】例えば、消去動作が制限される半導体記憶
素子が揮発性である場合、電源切断によりデータが失わ
れる。この場合、消去動作を制限するためのアドレス格
納手段に不揮発性記憶素子を用いることは意味がないだ
けではなく、電源投入後にすでに書き込まれているアド
レス格納領域をクリアするために書き換えを実行する必
要があり、不便である。よって、アドレス格納手段も揮
発性であることが望ましい。一方、半導体装置の有する
半導体記憶素子が不揮発性である場合、電源切断により
記憶されたデータは失われない。この場合、電源再投入
後にもこのデータを保護するために消去動作の制限を継
続する必要があるため、アドレス格納手段としても不揮
発性手段を用いる必要がある。本実施形態によれば、半
導体装置の有する半導体記憶素子が揮発性および不揮発
性のいずれであっても、より望ましいアドレス格納手段
を提供することができる。

【００９４】フラッシュＥＥＰＲＯＭに本実施形態を利
用する場合、消去がブロック単位で行われるため、消去
動作だけを禁止することにより、不正な書き換えをある
程度防止することができる。アドレス格納手段として、
消去が禁止されるブロック内のフラッシュＥＥＰＲＯＭ
セルを利用すると、セキュリティが解除された後、消去
時にアドレス格納手段に格納されていたアドレスも消去
される。よって、別途アドレス格納領域のクリアを行う
ことなく、消去後に新たに書き換え順序を規定通りに行
うように設定することが可能である。各ブロック毎に消
去を制限するためのアドレス格納回路を設けることによ
り、格納するアドレスは各ブロックの領域内を示すアド
レス部分だけでよくなる。この場合には、格納する必要
のあるビット数が少なくなり、アドレス格納領域や比較
回路の回路規模を節約することが可能となる。

【００９５】（実施形態４）図４は、本実施形態４のセ
キュリティ機能を備えた書き換え可能な半導体記憶素子
を有する半導体装置３５０の構成を説明するための図で
ある。この半導体装置３５０は、インターフェイス回路
３０４、セキュリティ回路３０９および書き換え可能な
半導体記憶素子からなるメモリ３１３を備えている。セ
キュリティ回路３０９は、アドレス格納制御回路３１
４、Ｎ個のアドレスを格納することができるアドレス格
納回路３１６、Ｎ個の所定のアドレスを格納することが
できる規定アドレス格納回路３２２、セキュリティ制御
回路３１９およびメモリ３１３の動作を制限する動作制
限回路３２１を備えている。

【００９６】この半導体装置３５０は、一つの装置によ
ってセキュリティ機能を実現する半導体記憶装置の一例
であるが、本発明は必ずしも単一の装置で実現される必
要はない。例えばインターフェイス回路３０４およびセ
キュリティ回路３０９を含むセキュリティ装置によって
メモリ３１３を含む半導体記憶装置を制御する場合のよ
うに、複数の装置の組み合わせによってセキュリティ機
能を実現することも可能である。規定アドレス格納回路
３２２には、任意に定められた規定アドレス１〜Ｎが格
納されている。この規定アドレス格納回路３２２は、図
示しない専用の制御回路を用意して書き換え可能にする
ことも可能であり、回路的に完全に固定された信号を用
いることも可能である。本実施形態において、メモリ３
１３、インターフェイス回路３０４、アドレス格納回路
３１６および動作制限回路３２７としては、実施形態１
のメモリ１３、インターフェイス回路４、アドレス格納
回路１６および動作制限回路２０と同様なものを用いる
ことができる。

【００９７】半導体装置３５０に対して、外部からアド
レス信号３０１、制御信号３０２およびデータ信号３０
３を用いてあるアドレスへのデータ書き換えが要求さ
れ、その要求をインターフェイス回路３０４が認識する
と、インターフェイス回路３０４が内部制御信号３０６
によりアドレス格納制御回路３１４に伝達する。アドレ
ス格納制御回路３１４は、アドレス格納領域１〜Ｎにま
だアドレスが格納されていないものがあれば、アドレス
格納制御信号３１５を発行して、そこに書き換えが要求
されたアドレスを格納する。このとき、アドレスはアド
レス格納領域１〜Ｎに順番に格納される。また、アドレ
ス格納制御回路３１４は、全てのアドレス格納領域１〜
Ｎにアドレスが格納されている場合には、アドレスの格
納を行わないように制御される。なお、格納されるアド
レスは、アドレス値そのものではなく、書き換え順序に
意味があるため、アドレス格納領域は複数用意される
が、必ずしもアドレスの全ビットを格納する必要はな
く、一部であってもよい。

【００９８】セキュリティ制御回路３１９は少なくとも
比較回路を備えており、全てのアドレス格納領域１〜Ｎ
にアドレスが格納されている場合に、セキュリティ制御
回路３１９はアドレス格納回路３１６に格納されたアド
レス（アドレス信号３１７）と規定アドレス格納回路に
格納されたアドレス（規定アドレス信号３１８）とを比
較して、これらが全て一致した場合にのみ、セキュリテ
ィを解除する信号をセキュリティ制御信号３２０を介し
て動作制限回路３２１に出力し、メモリ３１３の動作を
許可する。一致しないものがある場合には、動作制限回
路３２１がメモリ３１３の動作の一部または全部を制限
する。動作を制限する方法としては、例えば内部アドレ
ス信号３０５により伝達された操作対象のアドレスに何
らかの変換を加えてアドレス信号３１０を出力する方
法、メモリ３１３の制御信号３１１を発行しない方法、
内部データ信号３０８とデータ信号３１２の間に何等か
の変換を加える方法等を利用することができる。

【００９９】初期状態で書き換えが制限されない場合に
は、書き換え順序が規定の順序と異なる場合に、以後の
書き換えを制限することにより、不正な書き換えを制限
する手段として利用することができる。一方、初期状態
で書き換えが制限される場合には、規定の順序で書き換
えが行われた場合に書き換えの制限を解除することによ
り、不正な書き換えを制限する手段として利用すること
ができる。

【０１００】本実施形態において、セキュリティ制御回
路３１９としては、例えば特願２０００−１２１８４４
号に記載されているような、操作されたアドレスの順序
を判定する回路等を使用することが可能である。

【０１０１】なお、上記実施形態１〜実施形態４におい
て、アドレス格納回路として不揮発性の記憶素子を用い
た場合には、一度間違った順序で書き換えられると、二
度と自由な書き換えが実行できない構成とすることが可
能であり、高いセキュリティを実現することができる。
一方、アドレス格納回路として揮発性の記憶素子を用い
た場合には、例え間違った順序で書き換えられても、電
源を一旦切断してから再投入するなど、格納手段がリセ
ットされることによって、間違った順序で書き換えられ
た履歴がクリアされ、書き換え制限を解除する機会が再
び与えられる。

【０１０２】本発明を適用した半導体装置を第三者が不
正に使用する場合、完全に自由に記憶内容の書き換えを
行うためには、本発明におけるる不正な書き換え防止方
法と予め格納されているアドレスを全て把握する必要が
ある。従って、これらを知らない第三者の不正なアクセ
スを強力に防止することができる。

【０１０３】本発明は、メモリとして機能する回路を内
蔵しているものであれば、汎用のメモリ装置に限られ
ず、半導体装置一般に適用可能である。例えば、メモリ
内蔵プロセッサやＶＲＡＭ内蔵ＬＣＤコントローラ等が
挙げられる。

【０１０４】

【発明の効果】以上詳述したように、本発明によれば、
書き換え可能な半導体記憶素子を有する半導体装置にお
いて、第三者によるセキュリティ解除方法の解析が困難
で、必ずしも特別な装置を外部に必要とせずに強固なセ
キュリティ機能を実現することができる。よって、製品
サイズやコストに対する影響を抑えながら、不正なアク
セスを従来よりも強固に防止することができる。

【図面の簡単な説明】

【図１】実施形態１のセキュリティ機能を備えた書き換
え可能な半導体記憶素子を有する半導体装置の構成を説
明するための図である。

【図２】実施形態２のセキュリティ機能を備えた書き換
え可能な半導体記憶素子を有する半導体装置の構成を説
明するための図である。

【図３】実施形態３のセキュリティ機能を備えた書き換
え可能な半導体記憶素子を有する半導体装置の構成を説
明するための図である。

【図４】実施形態４のセキュリティ機能を備えた書き換
え可能な半導体記憶素子を有する半導体装置の構成を説
明するための図である。

【図５】半導体記憶装置におけるセキュリティ機能を説
明するための図である。

【図６】従来のセキュリティ機能を備えた半導体記憶装
置の構成例を説明するための図である。

【図７】従来のセキュリティ機能を備えた半導体記憶装
置の構成例を説明するための図である。

【符号の説明】

１、１０、１７ １０１、１１０、１１７、２０１、３
０１、３１７、３１０、４０１、４１０、５０２、６０
１、６０５、６１０ アドレス信号 ２、１１、１０２、１１１、２０２、２１１、３０２、
３１１、４０２、４１１、５０３、６０２、６０７、６
１１ 制御信号 ３、１２、１０３、１１２、１２２、２０３、２１２、
３０３、３１２、４０３、４１２、５０５、６０３、６
０８、６１２ データ信号 ４、１０４、２０４、３０４、４０４ インターフェイ
ス回路 ５、１０５、２０５、３０５、４０５ 内部アドレス信
号 ６、１０６、１０７、２０６、３０６、４０６ 内部制
御信号 ７、１９、１２６、２１８、３２０、４０７ セキュリ
ティ制御信号 ８、１０８、２０８、３０８、４０８ 内部データ信号 ９、１０９、２０９、３０９、４０９ セキュリティ回
路 １３、１１３、３１３、４１３、６１３ メモリ １４、２１５、３１４ アドレス格納制御回路 １５、１１５、２１６、３１５ アドレス格納制御信号 １６、１１６、３１６ アドレス格納回路 １８、１２５、２１７、３１９ セキュリティ制御回路 ２０、１２７、２１９、３２１、４１８ 動作制限回路 ５０、１５０、２５０、３５０、４５０ 半導体装置 １１４ アドレス・データ格納制御回路 １２１ データ格納回路 １１８ アドレス比較回路 １２３ データ比較回路 １２０ データ格納制御信号 １１９、１２４ 一致検出信号 ２１４ メモリ書き換え単位 ２２０ 伝達信号 ３２２ 規定アドレス格納回路 ３１８ 規定アドレス信号 ４１４ パスワード格納回路 ４１５ パスワード信号 ４１６ 比較回路 ４１７ パスワード一致信号 ５００、６００ 半導体記憶装置を有するシステム ５０１ 制御装置 ５０４ セキュリティ通信信号 ５０６ セキュリティ制御装置 ５５０ セキュリティ機能付き半導体記憶装置 ６０４ メモリ操作手段 ６０９ セキュリティ手段

Claims (11)

【特許請求の範囲】
1. 【請求項１】 書き換え可能な複数の半導体記憶素子を
   有する半導体装置であって、 該半導体記憶素子への書き換えが要求されたときに、書
   き換えが要求された半導体記憶素子のアドレスの少なく
   とも一部、またはアドレスとデータの少なくとも一部を
   格納する格納手段と、 該半導体記憶素子の操作に関する動作の一部または全部
   を制限する動作制限手段とを備え、 該格納手段に格納されたアドレスおよびデータの少なく
   ともいずれか一方を用いて、該動作制限手段による動作
   制限を解除する半導体装置。
2. 【請求項２】 前記格納手段として、アドレス格納手段
   およびデータ格納手段の少なくともいずれか一方を複数
   有する請求項１に記載の半導体装置。
3. 【請求項３】 前記格納手段の少なくとも一つにアドレ
   スまたはデータが格納されていないものがあるときに
   は、前記動作制限手段による動作制限を解除しない請求
   項１または請求項２に記載の半導体装置。
4. 【請求項４】 前記格納手段のうち、アドレス格納手段
   に記憶されたアドレスで指定される半導体記憶素子のデ
   ータを読み出した結果と、データ格納手段に格納された
   データを比較する比較手段を備え、 比較結果が不一致の場合には、前記動作制限手段による
   動作制限を解除しない請求項１乃至請求項３のいずれか
   に記載の半導体装置。
5. 【請求項５】 書き換え可能な複数の半導体記憶素子を
   有する半導体装置であって、 該半導体記憶素子への書き換えが要求されたときに、書
   き換えが要求された半導体記憶素子のアドレスの少なく
   とも一部を格納する格納手段と、 所定の複数のアドレスの一部または全部を格納する第二
   格納手段と、 該格納手段に格納されたアドレスと該第二格納手段に格
   納されたアドレスとを比較する比較手段と、 該半導体記憶素子を操作に関する動作の一部または全部
   を制限する動作制限手段とを備え、 比較結果が全て一致した場合に、該動作制限手段による
   動作制限を解除する半導体装置。
6. 【請求項６】 一括して書き換え可能な複数の半導体記
   憶素子からなる１または２以上の書き換え単位を有する
   記憶手段を備え、前記格納手段として、書き換えが要求
   された書き換え単位に含まれる半導体記憶素子を用いる
   請求項１乃至請求項５のいずれかに記載の半導体装置。
7. 【請求項７】 書き換え可能な複数の半導体記憶素子を
   有する半導体装置を制御する制御装置であって、 該半導体記憶素子への書き換えが要求されたときに、書
   き換えが要求された半導体記憶素子のアドレスの少なく
   とも一部、またはアドレスとデータの少なくとも一部を
   格納する格納手段と、 該半導体記憶素子を操作に関する動作の一部または全部
   を制限する動作制限手段とを備え、 該格納手段に格納されたアドレスおよびデータの少なく
   ともいずれか一方を用いて、該動作制限手段による動作
   制限を解除する制御装置。
8. 【請求項８】 前記格納手段として、アドレス格納手段
   およびデータ格納手段の少なくともいずれか一方を複数
   有する請求項７に記載の制御装置。
9. 【請求項９】 前記格納手段の少なくとも一つにアドレ
   スまたはデータが格納されていないものがあるときに
   は、前記動作制限手段による動作制限を解除しない請求
   項７または請求項８に記載の制御装置。
10. 【請求項１０】 前記格納手段のうち、アドレス格納手
    段に記憶されたアドレスで指定される半導体記憶素子の
    データを読み出した結果と、データ格納手段に格納され
    たデータを比較する比較手段を備え、 比較結果が不一致の場合には、前記動作制限手段による
    動作制限を解除しない請求項７乃至請求項９のいずれか
    に記載の制御装置。
11. 【請求項１１】 書き換え可能な複数の半導体記憶素子
    を有する半導体装置を制御する制御装置であって、 該半導体記憶素子への書き換えが要求されたときに、書
    き換えが要求された半導体記憶素子のアドレスの少なく
    とも一部を格納する格納手段と、 所定の複数のアドレスの一部または全部を格納する第二
    格納手段と、 格納手段に格納されたアドレスと該第二格納手段に格納
    されたアドレスとを比較する比較手段と、 該半導体記憶素子を操作に関する動作の一部または全部
    を制限する動作制限手段とを備え、 比較結果が全て一致した場合に、該動作制限手段による
    動作制限を解除する制御装置。