JP2504137B2 - メモリ書き込みプロテクト回路 - Google Patents

メモリ書き込みプロテクト回路

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JP2504137B2
JP2504137B2 JP63242742A JP24274288A JP2504137B2 JP 2504137 B2 JP2504137 B2 JP 2504137B2 JP 63242742 A JP63242742 A JP 63242742A JP 24274288 A JP24274288 A JP 24274288A JP 2504137 B2 JP2504137 B2 JP 2504137B2
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は中央制御回路（CPU）からリードライト可能
メモリ（RWM）へのアクセス条件設定回路に関し、特にC
PUがRWMへ書き込み動作を行なう際のメモリ書き込みプ
ロテクト回路に関する。
〔従来の技術〕
従来のメモリ書き込みプロテクト（DTMP）回路の一例
を第３図に示す。同図において、デコーダ30はDTMPエリ
アを指定するためのものである。このDTMPエリアはアド
レスバスの論理とデコーダ30の論理とが一致したときの
みDTMPエリアとする方法を採っているため、DTMPエリア
はデコーダ30のハードウェア構成により決定される。CP
Uからの入出力命令はオーダ展開回路31で展開された第
１の入力命令 と第１の出力命令 但し▲▼＝Ｈ）とを交互に８回行なうことにより、
SRフリップフロップ34が８回セット・リセットされ、カ
ウンタ40の出力Ｑ4がハイ（Ｈ）レベルとなる。この出
力Ｑ4はインバータ41とスイッチ42と３ステートバッフ
ァゲート46とを介して第１の入力命令によりCPUに走査
されるとともに、デコーダ30の出力により書き込みプロ
テクトされていた▲▼信号が２入力アンド（AN
D）44及び２入力オラ（OR）45を介し有効となり、▲
▼信号がRWMに送出されて書き込みプロテクトを解除
する。また、カウンタ40の出力Ｑ4がＨレベルとなる
と、インバータ41と２入力OR38を介してカウンタ37の入
力CLRがロウ（Ｌ）レベルとなり、クロック（250kHz）
によりカウンタ37が計数を開始し、32ms後に出力Ｑ14が
Ｈレベルとなると、インバータ36を介してカウンタ40が
リセットされ、DTMPエリアは再び書き込みプロテクト状
態となる。尚、書き込みプロテクトが解除されている状
態でDTMPエリアに書き込むと、▲▼信号がインバ
ータ32、２入力AND33及び２入力OR38を介してカウンタ3
7をリセットし、カウンタ37は再び０より計数を開始す
るための書き込みプロテクト解除時間が延長され、逆に
第１の出力命令 但し▲▼＝Ｌ）を行なうことにより、この出力命令
は２入力OR35及び２入力ナンド（NAND）39を介してカウ
ンタ40をクリアし、直ちに書き込みプロテクト状態とす
ることができる。また、スイッチ42をオフ状態にするこ
とにより、デコーダ30により指定されたDTMPエリアは、
前述の書き込みプロテクトの解除操作を行なっても書き
込むことのできないWDエリアとなる。
〔発明が解決しようとする課題〕
上述した従来のDTMP回路においては、デコーダ30によ
ってDTMPエリアが決定される。したがって、第４図のメ
モリマップに示すように、RWMのエリアはDTMPエリア又
は書き込み不可（WD）エリアと書き込み可（WE）エリア
とに固定されるため、柔軟性がなく、ソフトウェアのプ
ログラムを構成するにあたりRWMのエリアの使用制限が
生じる問題がある。また、DTMPエリアとWDエリアとはい
ずれか一方しか設定ができないばかりか、スイッチ設定
となっているため、柔軟性がなくかつ操作上の問題もあ
る。
〔課題を解決するための手段〕
本発明はメモリ書き込みストローブ信号を中央制御回
路の第１の出力命令と第１の入力命令による所定の手順
を行なった後に有効とするメモリ書き込みプロテクト回
路において、前記中央制御回路の制御するリードライト
可能メモリエリアを前記中央制御回路の第２の出力命令
によりメモリ書き込みプロテクト有エリア及びプロテク
ト無エリアのいずれかに設定する手段と、前記リードラ
イト可能メモリエリアを前記中央制御回路の第３の出力
命令によりメモリ書き込み可エリア及びメモリ書き込み
不可エリアのいずれかに設定する手段とを備え、前記中
央制御回路の前記第1,第２及び第３の出力命令により前
記リードライト可能メモリエリア毎にメモリ書き込みプ
ロテクト有／無エリア，メモリ書き込み可エリア及びメ
モリ書き込み不可エリアのいずれかに設定する構成であ
る。
〔実施例〕
次に、本発明について図面を参照して説明する。
本発明の一実施例を示す第１図及び第２図において、
CPUの入出力命令はオーダ展開回路14で展開され、フリ
ップフロップ10は第３の出力命令 によりWEまたはWDをエリア毎に設定し、かつフリップフ
ロップ11は第２の出力命令 によりDTMP無またはDTMP有をエリア毎に設定する。ここ
で、エリアの数及びエリアの大きさは、フリップフロッ
プ10,11とセレクタ12,13とのハードウェアの構成による
が、エリア毎の動作指定はプログラマブルである。セレ
クタ12及びセレクタ13は第３の出力命令及び第２の出力
命令により設定されたフリップフロップ10及びフリップ
フロップ11の情報をワアドレスバスの論理に対応させて
エリア毎に時分割的に選択し出力する。このときの情報
の意味は表の通りである。
セレクタ12の出力がＬレベルのときはセレクタ13の出
力とは関係なくWDエリアであり、２入力AND21及び２入
力AND23を介し、さらに２入力ノア（NOR）26を介して▲
▼信号を２入力OR28によりプロテクトするため、
RWMへ▲▼信号を送出されずWDとなる。セレクタ12
の出力がＨレベルでかつセレクタ13の出力がＨレベルの
ときはWEエリアであり、２入力AND21を介し、２入力NOR
26の出力がＬレベルとなるため、▲▼信号は２入
力OR28によりプロテクトされることはなくWE状態とな
る。セレクタ12の出力がＨレベルでかつセレクタ13の出
力がＬレベルのときはDTMPエリアであり、カウンタ18の
出力Ｑ4の論理がＨレベルのときWE、ＬレベルのときWD
となる。DTMPエリアの場合にはオーダ展開回路14で展開
された第１の入力命令 と第１の出力命令 但し▲▼＝Ｈ）を交互に８回行なうことにより、SR
フリップフロップ15が８回セット・リセットされ、カウ
ンタ18の出力Ｑ4がＨレベルとなることにより、書き込
みプロテクトを解除することができるとともに、第１の
入力命令により３ステートバッファゲート27を介しCPU
に走査される。また、カウンタ18の出力Ｑ4がＨレベル
になると、インバータ22及び２入力OR25を介してカウン
タ29の入力CLRがＬレベルとなり、クロックによりカウ
ンタ29が計数を開始し、出力Ｑ14がＨレベルとなると、
インバータ20及び２入力NAND17を介してカウンタ18がリ
セットされ、RWMエリアは再び書き込みプロテクト状態
となる。尚、書き込みプロテクトが解除されている状態
でDTMPエリアに書き込むと、▲▼信号が３入力NO
R24及び２入力OR25を介してカウンタ29がリセットさ
れ、カウンタ29は再び０より計数を行なうため、個プロ
テクト解除時間が延長される。このとき、３入力NOR24
にはインバータ19を介してセレクタ12の出力とセレクタ
13の出力とがそのまま入力され、DTMPエリアである条件
をとっている。逆に、第１の出力命令 但し▲▼＝Ｌ）を行なうことにより、この出力命令
は２入力OR16及び２入力NAND17を介してカウンタ18をク
リアし、直ちに書き込みプロテクト状態にすることがで
きる。
〔発明の効果〕
以上説明したように本発明によれば、RWMの書き込み
エリアをCPUの出力命令によりDTMPエリア、WEエリア及
びWDエリアの３種に柔軟的に設定できるため、ソフトウ
ェアのプログラムを構成するにあたりRWMのエリアの使
用制限を与えることのないDTMP回路を提供できる。
【図面の簡単な説明】
第１図及び第２図は本発明の一実施例を示す図、第３図
及び第４図は従来例を示す図である。 10,11……フリップフロップ、12,13……セレクタ、19,2
0,22……インバータ、14……オーダ展開回路、21,23…
…２入力AND、16,25,28……２入力OR、15……SRフリッ
プフロップ、17……２入力NAND、26……２入力NOR、24
……３入力NOR、27……３ステートバッファ、18,29……
カウンタ。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】メモリ書き込みストローブ信号を中央制御
    回路の第１の出力命令と第１の入力命令による所定の手
    順を行なった後に有効とするメモリ書き込みプロテクト
    回路において、前記中央制御回路の制御するリードライ
    ト可能メモリエリアを前記中央制御回路の第２の出力命
    令によりメモリ書き込みプロテクト有エリア及びプロテ
    クト無エリアのいずれかに設定する手段と、前記リード
    ライト可能メモリエリアを前記中央制御回路の第３の出
    力命令によりメモリ書き込み可エリア及びメモリ書き込
    み不可エリアのいずれかに設定する手段とを備え、前記
    中央制御回路の前記第1,第２及び第３の出力命令により
    前記リードライト可能メモリエリア毎にメモリ書き込み
    プロテクト有／無エリア，メモリ書き込み可エリア及び
    メモリ書き込み不可エリアのいずれかに設定することを
    特徴とするメモリ書き込みプロテクト回路。
JP63242742A 1988-09-27 1988-09-27 メモリ書き込みプロテクト回路 Expired - Lifetime JP2504137B2 (ja)

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