JPS60112148A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS60112148A JPS60112148A JP58222666A JP22266683A JPS60112148A JP S60112148 A JPS60112148 A JP S60112148A JP 58222666 A JP58222666 A JP 58222666A JP 22266683 A JP22266683 A JP 22266683A JP S60112148 A JPS60112148 A JP S60112148A
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- JP
- Japan
- Prior art keywords
- address
- code
- memory
- program
- written
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はメモ・り装置に関し、特にノログラム暴走に
対処できるように構成されたメモリ装置に関するもので
ある。
対処できるように構成されたメモリ装置に関するもので
ある。
第１図は従来のメモリ装置の構成例を示すブロック図で
あって、（１）はアドレス決定回路、（２）はアドレス
及びデータバス、（３１はアドレス選択回路、（４１は
メモリチップ選択回路、（５υ、（υ２）、・・・（５
ｎ）はそれぞれメモリチ・ンブで、綜合してメモリチッ
プ（５）として示す。図に示す例では、ｎ １１６４１
のメモリチップ（５）とメモリチック選択回路（４１及
びアドレス決定回路（１１とアドレス選択回路（３１に
より１個のメモリ装置を構成している。このようなメモ
リ装置が複数個アドレス及びデータバス（２）に接続さ
れている。
あって、（１）はアドレス決定回路、（２）はアドレス
及びデータバス、（３１はアドレス選択回路、（４１は
メモリチップ選択回路、（５υ、（υ２）、・・・（５
ｎ）はそれぞれメモリチ・ンブで、綜合してメモリチッ
プ（５）として示す。図に示す例では、ｎ １１６４１
のメモリチップ（５）とメモリチック選択回路（４１及
びアドレス決定回路（１１とアドレス選択回路（３１に
より１個のメモリ装置を構成している。このようなメモ
リ装置が複数個アドレス及びデータバス（２）に接続さ
れている。
％矩のメモリ装置の特定やチックの特定のアドレス位置
にアクセスする場合、アドレス及びデータバス（２１に
はメモリ装置を選択するビットバタ−ン、メモリチップ
を選択するビットパターン及びメモリチップ内のアドレ
スを示すビットパターンを合せて作成したアドレス信号
をアドレス及びデータバス（２）のアドレスバス部にの
せて送出する。
にアクセスする場合、アドレス及びデータバス（２１に
はメモリ装置を選択するビットバタ−ン、メモリチップ
を選択するビットパターン及びメモリチップ内のアドレ
スを示すビットパターンを合せて作成したアドレス信号
をアドレス及びデータバス（２）のアドレスバス部にの
せて送出する。
１だ、メモリ装置から読出されたワード又はメモリ装置
に書込むべきワードはアドレス及びデータバス＋２１の
データ部にのせて送出される。其他、メモリ装置に書込
みを行うかメモリ装置から読出しを行うかを示すＲＥＡ
Ｉ〆■Ｉ’Ｉ’Ｅ命令等の命令もアドレス及びデータバ
ス（２）の中の命令線部で伝送される。
に書込むべきワードはアドレス及びデータバス＋２１の
データ部にのせて送出される。其他、メモリ装置に書込
みを行うかメモリ装置から読出しを行うかを示すＲＥＡ
Ｉ〆■Ｉ’Ｉ’Ｅ命令等の命令もアドレス及びデータバ
ス（２）の中の命令線部で伝送される。
アドレス決定回路（１）は当該メモリ装置を鐘別するビ
ットパターンを作って、これをアドレス選択回路＋３＋
に与える。アドレス選択回路（３）ではアドレス及びデ
ータバス（２）のアドレス部にのせられたアドレス信号
のうちのメモリ装置を選択するビットパターンをアドレ
ス決定回路（１）から与えられるビットパターンと比軟
し、両者が一致すれば当該メモリ装置がアクセスされた
ものとして、メモリチップ選択回路（４）の動作をロエ
能にする。メモリチップ選択回路（４１はアドレス及び
データバス（２）のアドレス部にのせられたアドレス信
号のうちのメモリチップを選択するビットパターンによ
り指定されたメモリチップだけを動作可能にする。メモ
リチップ（５１には、アドレス及びデータ部（ス（２）
のアドレス部にのせられたアドレス信号のうちメモリチ
・ンプ（５）内のアドレスを示すピットノくターンが与
えられて所望のワードにアクセスされる。命令線部で与
えられるＲＥＡＬ）／ＷＲＩＴＥ命令に従って当該ワー
ドが読出され又は当該ワードの位置に書込みが行われる
。
ットパターンを作って、これをアドレス選択回路＋３＋
に与える。アドレス選択回路（３）ではアドレス及びデ
ータバス（２）のアドレス部にのせられたアドレス信号
のうちのメモリ装置を選択するビットパターンをアドレ
ス決定回路（１）から与えられるビットパターンと比軟
し、両者が一致すれば当該メモリ装置がアクセスされた
ものとして、メモリチップ選択回路（４）の動作をロエ
能にする。メモリチップ選択回路（４１はアドレス及び
データバス（２）のアドレス部にのせられたアドレス信
号のうちのメモリチップを選択するビットパターンによ
り指定されたメモリチップだけを動作可能にする。メモ
リチップ（５１には、アドレス及びデータ部（ス（２）
のアドレス部にのせられたアドレス信号のうちメモリチ
・ンプ（５）内のアドレスを示すピットノくターンが与
えられて所望のワードにアクセスされる。命令線部で与
えられるＲＥＡＬ）／ＷＲＩＴＥ命令に従って当該ワー
ドが読出され又は当該ワードの位置に書込みが行われる
。
ところで、メモリチップ（５）を構成するＲＡＭは揮発
性メモリであるため、またん′電源断となり次に電源が
再投入されたような場合は従来の記憶が消滅して、メモ
リチップの記憶内容は全く意味のないものになっている
。このような場合には、電源を再投入した後、すべての
メモリチ・ノブをリセ・ノドし必装なフログラムを書込
む。この書込みを行うことをイニシャライズと称し、普
通の場合には不揮発性メモリに格納しておるプログラム
會メモリチップに瞥込むことによってイニシャライズを
行う。
性メモリであるため、またん′電源断となり次に電源が
再投入されたような場合は従来の記憶が消滅して、メモ
リチップの記憶内容は全く意味のないものになっている
。このような場合には、電源を再投入した後、すべての
メモリチ・ノブをリセ・ノドし必装なフログラムを書込
む。この書込みを行うことをイニシャライズと称し、普
通の場合には不揮発性メモリに格納しておるプログラム
會メモリチップに瞥込むことによってイニシャライズを
行う。
従来のメモリ装置は、以上のように構成されているので
、メモリ装置にプログラムを記憶しておき、このプログ
ラムを読出してデータ処理を実行する場合、読出したプ
ログラムの命令文に何等かの原因で符号誤りが発生した
為、不正な命令となり、この不正命令によりプログラム
が書かれてない番地や、データが書かれている領域など
を読出して、この読出したコードを命令コードと誤認し
て実付し、その結果プログラムが暴走した場合、いつ、
どこから暴走したのかわからないという欠点がめった。
、メモリ装置にプログラムを記憶しておき、このプログ
ラムを読出してデータ処理を実行する場合、読出したプ
ログラムの命令文に何等かの原因で符号誤りが発生した
為、不正な命令となり、この不正命令によりプログラム
が書かれてない番地や、データが書かれている領域など
を読出して、この読出したコードを命令コードと誤認し
て実付し、その結果プログラムが暴走した場合、いつ、
どこから暴走したのかわからないという欠点がめった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明ではメモリチップをリセ
ットしてイニシャライズする機会を利用し、その特定の
アドレス位置に特定のコードを書込み、プログラム暴走
が発生してこの特定のコードが読出された時は、たとえ
ばＣＰＵに割込をかける（すなわち、内部割込を実行す
る）等の処理を実行することにより、不正命令を実行し
たことを発見できるようにしたものである。
めになされたもので、この発明ではメモリチップをリセ
ットしてイニシャライズする機会を利用し、その特定の
アドレス位置に特定のコードを書込み、プログラム暴走
が発生してこの特定のコードが読出された時は、たとえ
ばＣＰＵに割込をかける（すなわち、内部割込を実行す
る）等の処理を実行することにより、不正命令を実行し
たことを発見できるようにしたものである。
以下この発明の実施例を図面について説明する。
第２図はこの発明の一実施例を示すブロック図で、第１
図と同一符号は同−又は相当部分を示し１６）は固定デ
ータ書込装置である。
図と同一符号は同−又は相当部分を示し１６）は固定デ
ータ書込装置である。
さきに説明したようＶＣメモリチッｉ １５１をリセッ
トしてイニシャライズするとき、リセット時に各メモリ
チップ［５１の特定のアドレス位置に固定データ書込装
置＋６１から特定のコード（たとえば内部割込を指示す
るコード）全書込み、この書込みが終った後にイニシャ
ライズを実行し、上記特定のコードを書込んだアドレス
位置を除外したアドレス位置にプログラムを書込んでゆ
くのである。
トしてイニシャライズするとき、リセット時に各メモリ
チップ［５１の特定のアドレス位置に固定データ書込装
置＋６１から特定のコード（たとえば内部割込を指示す
るコード）全書込み、この書込みが終った後にイニシャ
ライズを実行し、上記特定のコードを書込んだアドレス
位置を除外したアドレス位置にプログラムを書込んでゆ
くのである。
このようにしておくと、不正命令の実行によってプログ
ラムが暴走した時上記特定のコードが読出されることに
なり、この特定のコードが上述の例のようにＣＰＵへの
割込を命令するコードでおる場合は、ＣＰＵへの割込が
行われて、プログラム暴走を検出することができる。
ラムが暴走した時上記特定のコードが読出されることに
なり、この特定のコードが上述の例のようにＣＰＵへの
割込を命令するコードでおる場合は、ＣＰＵへの割込が
行われて、プログラム暴走を検出することができる。
なお、固定データ書込回路１６）から書込む特定のコー
ドはＣＰＵへの割込み命令に限らず、プログラム暴走を
検出できるような処理を命令するコードであればよい。
ドはＣＰＵへの割込み命令に限らず、プログラム暴走を
検出できるような処理を命令するコードであればよい。
以上のようにこの発明によれば、プログラム実行時に、
誤ってプログラムで使用している領域以外の領域から読
出したコードを命令コードとして実行した場合にも直ち
に発見できるという効果がある。
誤ってプログラムで使用している領域以外の領域から読
出したコードを命令コードとして実行した場合にも直ち
に発見できるという効果がある。
第１図は従来のメモリ装置を示すブロック図、第２図は
この発明の一実施例を示すブロック図である。 （１１・・・アドレス決定回路、＋２１・・・アドレス
及びデータバス、Ｘ３）・・・アドレス選択回路、（４
）・・・メモリチップ選択回路、１５）・・・メモリチ
ック、（６）・・・固定データ書込装置。 尚、各図中同一符号は同−又は相当部分を示す。 手続補正書（自発） １、事件の表示 特願昭５８−２２２６６６号３、補正
をする者 代表者片山仁八部 ６、補正の内容 （１）明細書の特許請求の範囲を別紙のとおシ訂正する
。 ７、添付書類の目録 （１）訂正した特許請求の範囲 ・・・・・・・・・・
・・ １通（以上） 別紙 ２、特許請求の範囲 （１）プログラムを記憶するメモリチップを複数個有す
るメモリ装置において、固定データ書込装置を設は上記
メモリチップをリセットしてイニシャライズする機会を
利用し、各メモリチップの特定のアドレス位置に上記固
定データ畳込装置からあらかじめ定めるコードを書込ん
だ後、上記特定のアドレス位置を除く上す己メモリチッ
プの部分にプログラムを齋込んで上記メモリチップをイ
ニシャライズする手段と、上記あらかじめ定めるコード
が読出されたとき当該コードによって指示される命令を
実行する手段とを備えたことを特徴とするメモリ装置。 （２１あらかじめＷめるコードは内部割込を指示すの範
囲第１項記載のメモリ装置。
この発明の一実施例を示すブロック図である。 （１１・・・アドレス決定回路、＋２１・・・アドレス
及びデータバス、Ｘ３）・・・アドレス選択回路、（４
）・・・メモリチップ選択回路、１５）・・・メモリチ
ック、（６）・・・固定データ書込装置。 尚、各図中同一符号は同−又は相当部分を示す。 手続補正書（自発） １、事件の表示 特願昭５８−２２２６６６号３、補正
をする者 代表者片山仁八部 ６、補正の内容 （１）明細書の特許請求の範囲を別紙のとおシ訂正する
。 ７、添付書類の目録 （１）訂正した特許請求の範囲 ・・・・・・・・・・
・・ １通（以上） 別紙 ２、特許請求の範囲 （１）プログラムを記憶するメモリチップを複数個有す
るメモリ装置において、固定データ書込装置を設は上記
メモリチップをリセットしてイニシャライズする機会を
利用し、各メモリチップの特定のアドレス位置に上記固
定データ畳込装置からあらかじめ定めるコードを書込ん
だ後、上記特定のアドレス位置を除く上す己メモリチッ
プの部分にプログラムを齋込んで上記メモリチップをイ
ニシャライズする手段と、上記あらかじめ定めるコード
が読出されたとき当該コードによって指示される命令を
実行する手段とを備えたことを特徴とするメモリ装置。 （２１あらかじめＷめるコードは内部割込を指示すの範
囲第１項記載のメモリ装置。
Claims (1)
- 【特許請求の範囲】 （１；プログラムを記憶するメモリチップを複数個有す
るメモリ装置において、固定データ書込装置を設は上記
メモリチックｋ ’Ｊ上セツトてイニシャライズする機
会をオリ用し、各メモリチップの特定のアドレス位置に
上日己固定データ畳込装置がらあらかじめ定めるコード
を沓込んだ後、上記時短のアドレス位置を除く上記メモ
リチップの部分にプログラムを書込んで上記メモリチッ
プをイニシャライズする手段と、上記ろらかじめ足める
コードが読出されたとき当該コードによって指示される
命令を実行する平膜とを備えたことを特徴とするメモリ
装置。 （２）あらかじめ定めるコードは内部割込を指示するこ
一ドであることを特徴とする特許請求の範囲第１項記載
のメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222666A JPS60112148A (ja) | 1983-11-24 | 1983-11-24 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222666A JPS60112148A (ja) | 1983-11-24 | 1983-11-24 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60112148A true JPS60112148A (ja) | 1985-06-18 |
Family
ID=16786021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58222666A Pending JPS60112148A (ja) | 1983-11-24 | 1983-11-24 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60112148A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155236A (ja) * | 1986-12-18 | 1988-06-28 | Fuji Electric Co Ltd | ソフトウエアの暴走検知方法 |
| JPS63168544U (ja) * | 1987-04-23 | 1988-11-02 |
-
1983
- 1983-11-24 JP JP58222666A patent/JPS60112148A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155236A (ja) * | 1986-12-18 | 1988-06-28 | Fuji Electric Co Ltd | ソフトウエアの暴走検知方法 |
| JPS63168544U (ja) * | 1987-04-23 | 1988-11-02 |
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