JPS5928300A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5928300A JPS5928300A JP57138866A JP13886682A JPS5928300A JP S5928300 A JPS5928300 A JP S5928300A JP 57138866 A JP57138866 A JP 57138866A JP 13886682 A JP13886682 A JP 13886682A JP S5928300 A JPS5928300 A JP S5928300A
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置に関するものであり、いわゆるｌチ
ップ・マイクロコンピュータと称される半導体装置の処
理装置（ＣＰ Ｕ）部分と記憶装置部分とが同一のパッ
ケージ内に収容されたもので、記憶装置部分に格納され
た情報が半導体装置の外部に続出されなくする様、電気
的に施錠することの可能な半導体装置に係る。
ップ・マイクロコンピュータと称される半導体装置の処
理装置（ＣＰ Ｕ）部分と記憶装置部分とが同一のパッ
ケージ内に収容されたもので、記憶装置部分に格納され
た情報が半導体装置の外部に続出されなくする様、電気
的に施錠することの可能な半導体装置に係る。
（２）技術の背景
１チツプ・マイクロコンピュータはＣＰｔＪ部分だけで
構成されたものと、ＣＰＵ部分と記憶装置部分が同一チ
ップ又はパ・ノケージに複合されて構成されたものとが
ある。前者のものは記憶装置部分が単独で存在するから
容易に誰れでも記憶されているデータを読出し解読する
ことが出来る。ところが、後者における、ＣＰＵ部分と
密接に接続されたデータ又は命令の授受がなされる様な
記憶装置部分の記憶内容は、いわゆるソフトウェア、シ
ステム・ファームウェア等と称されるものが格納されて
いるのが普通である。一般にソフトウエアにはユーザー
が問題向きに作成した処理プログラムとオペレーティン
グ・システム、或いはベーシック・ソフトウェアと称さ
れ主にコンピュータのハードウェア製造側およびシステ
ム・ハウス側で作成されるものとがある。このうち、後
者のものは、開発に多大の時間と労力を費したものでそ
の価値は極めて高いものである。従って、不用意に他に
漏洩することを防止する必要がある。また一方、半導体
装置の製造途中でこのオペレーティング・システム或い
はベーシック・ソフトウェアまでを含めて組込むことは
困難とされており、一般的には半導体装置としての製造
完了後、外部から電気的な情報を与えて記憶装置に書込
む様にしている。
構成されたものと、ＣＰＵ部分と記憶装置部分が同一チ
ップ又はパ・ノケージに複合されて構成されたものとが
ある。前者のものは記憶装置部分が単独で存在するから
容易に誰れでも記憶されているデータを読出し解読する
ことが出来る。ところが、後者における、ＣＰＵ部分と
密接に接続されたデータ又は命令の授受がなされる様な
記憶装置部分の記憶内容は、いわゆるソフトウェア、シ
ステム・ファームウェア等と称されるものが格納されて
いるのが普通である。一般にソフトウエアにはユーザー
が問題向きに作成した処理プログラムとオペレーティン
グ・システム、或いはベーシック・ソフトウェアと称さ
れ主にコンピュータのハードウェア製造側およびシステ
ム・ハウス側で作成されるものとがある。このうち、後
者のものは、開発に多大の時間と労力を費したものでそ
の価値は極めて高いものである。従って、不用意に他に
漏洩することを防止する必要がある。また一方、半導体
装置の製造途中でこのオペレーティング・システム或い
はベーシック・ソフトウェアまでを含めて組込むことは
困難とされており、一般的には半導体装置としての製造
完了後、外部から電気的な情報を与えて記憶装置に書込
む様にしている。
（３）従来技術と問題点
従来は第１図に示される様に、半導体装置１は処理装置
（ＣＰＵ）２、再書込可能リード・オンリー・メモリ
（以下、ＥＰＲＯＭと称する。）３書込みまたは読出し
を指示するモード選択器４、読出し線ａ、書込み線ｂ、
アドレス・データ線Ｃ１書込み読出し指令線ｄ１書込み
信号線ｅ１続出し信号線ｆからなっており、処理装置２
に対して図示されていないが外部から読出しまたは書込
み指令信号を与えることにより、ＥＰＲＯＭの所定領域
のデータを読出し又は書込むことが任意に可能であった
。この様にしてＥＰＲＯＭ３に格納されたオペレーティ
ング・システムやベーシック・ソフトウェアと称される
コンピュータ・システムにとって貴重な資源は記憶装置
部分から簡単に読出ずことが出来たので、他のものに対
する機密性を保持することが不可能であり、盗用される
危惧があった。
（ＣＰＵ）２、再書込可能リード・オンリー・メモリ
（以下、ＥＰＲＯＭと称する。）３書込みまたは読出し
を指示するモード選択器４、読出し線ａ、書込み線ｂ、
アドレス・データ線Ｃ１書込み読出し指令線ｄ１書込み
信号線ｅ１続出し信号線ｆからなっており、処理装置２
に対して図示されていないが外部から読出しまたは書込
み指令信号を与えることにより、ＥＰＲＯＭの所定領域
のデータを読出し又は書込むことが任意に可能であった
。この様にしてＥＰＲＯＭ３に格納されたオペレーティ
ング・システムやベーシック・ソフトウェアと称される
コンピュータ・システムにとって貴重な資源は記憶装置
部分から簡単に読出ずことが出来たので、他のものに対
する機密性を保持することが不可能であり、盗用される
危惧があった。
（４）発明の目的
本発明は上述の問題点を解決するもので記憶装置部分に
格納されたソフトウェア等は、その書込みを終了し一旦
施錠すると再度外部装置に対しては読出し不可能であり
、且つＣＰＵの実行処理に必要な命令やデータをＥＰＲ
ＯＭからＣＰＵへ送出するのみとするものである。
格納されたソフトウェア等は、その書込みを終了し一旦
施錠すると再度外部装置に対しては読出し不可能であり
、且つＣＰＵの実行処理に必要な命令やデータをＥＰＲ
ＯＭからＣＰＵへ送出するのみとするものである。
（５）発明の構成
本発明では、ＣＰＵとＥＰＲＯＭとが同一のチップ又は
パッケージ内に実装された半導体装置において、ＣＰＵ
はＥＰＲＯＭにアドレス・データおよびリード指令を与
えると共に、ＥＰＲＯＭは半導体装置の外部装置間に対
しデータの授受をするため書込みおよび読出し用の第一
のデータ・バスと、ＥＰＲ，ＯＭからＣＰＵに対する読
出し専用の第２のデータ・バスと、前記第１のデータ・
バスから書込み終了後ＥＰＲＯＭの特定領域に設けられ
前記第１のデータ・バスからのデータの読出し禁止を指
示するレジスタと、該レジスタ情報にもとずき前記第１
のデータ・バスからのデータ読出しを禁止するゲート手
段とを備え、前記レジスタに対し読出し禁止情報を書込
みことによりＥＰＲＯＭに格納されたデータ及び各種命
令等の情報が外部に読出されるのを禁止する様にしたも
のである。
パッケージ内に実装された半導体装置において、ＣＰＵ
はＥＰＲＯＭにアドレス・データおよびリード指令を与
えると共に、ＥＰＲＯＭは半導体装置の外部装置間に対
しデータの授受をするため書込みおよび読出し用の第一
のデータ・バスと、ＥＰＲ，ＯＭからＣＰＵに対する読
出し専用の第２のデータ・バスと、前記第１のデータ・
バスから書込み終了後ＥＰＲＯＭの特定領域に設けられ
前記第１のデータ・バスからのデータの読出し禁止を指
示するレジスタと、該レジスタ情報にもとずき前記第１
のデータ・バスからのデータ読出しを禁止するゲート手
段とを備え、前記レジスタに対し読出し禁止情報を書込
みことによりＥＰＲＯＭに格納されたデータ及び各種命
令等の情報が外部に読出されるのを禁止する様にしたも
のである。
（６）発明の実施例
第２図に本発明の実施例が示されている。そして、第２
図において第１図と同一符号の付けられたものは同一物
を表わしている。即ち第１図と同様に１チツプ・マイク
ロプロセッサ１にはＣＰＵ２、ＥＰＲＯＭ３およびモー
ド選択器４とが内臓されている。そして、この他のもの
として、５は読出し禁止ゲート、５ａはアンド・ゲート
、５ｂは反転ゲート、６は読出しバッファ、８はデータ
のリード／ライトおよびデータの比較機能を有する試験
器、９はリード・バッファ、１０はライト・バッファ、
ａはリード・データ・バス、ｂはライト・データ・バス
、Ｃはアドレス・データ線、ｄは読出し／書込み制御線
、ｅは書込み指令線、ｆは読出し指令線、ｇは読出し禁
止指令線、ｈはリード・データ線、ｊはライト・データ
線、ｋはメモリ・リード・データ線、 はメモリ・リー
ド・データ・バス、ｍはアドレス・データ指令線／リー
ド・ライトデータ線、ｒはリード指令線、Ｗはライト指
令線である。
図において第１図と同一符号の付けられたものは同一物
を表わしている。即ち第１図と同様に１チツプ・マイク
ロプロセッサ１にはＣＰＵ２、ＥＰＲＯＭ３およびモー
ド選択器４とが内臓されている。そして、この他のもの
として、５は読出し禁止ゲート、５ａはアンド・ゲート
、５ｂは反転ゲート、６は読出しバッファ、８はデータ
のリード／ライトおよびデータの比較機能を有する試験
器、９はリード・バッファ、１０はライト・バッファ、
ａはリード・データ・バス、ｂはライト・データ・バス
、Ｃはアドレス・データ線、ｄは読出し／書込み制御線
、ｅは書込み指令線、ｆは読出し指令線、ｇは読出し禁
止指令線、ｈはリード・データ線、ｊはライト・データ
線、ｋはメモリ・リード・データ線、 はメモリ・リー
ド・データ・バス、ｍはアドレス・データ指令線／リー
ド・ライトデータ線、ｒはリード指令線、Ｗはライト指
令線である。
以下に第２図を参照しながら、試験器８によるデータの
書込みおよび書込まれたデータを読出して来て書込み前
のデータとの比較照合、該比較照合の結果にもとずきＥ
ＰＲＯＭがらのデータをり１部に対する続出し禁止動作
について説明する。先づ最初に１チツプ・マイクロプロ
セッサ１内のＣＰ Ｕ ２にライト指令線Ｗによって書
込み指令されると共に先頭番地（＃０番地）を表わすア
ドレス・データがアドレス・データ指令線ｍを介して送
出されて来る。これと同時にライト・バッファ１０に対
しライｉ・・データ・バスｂを通し前記先頭番地に格納
すべき所定のライト・データを送出する。送出された該
ライト・データはＣＰ Ｕ ２からの前記書込み指令に
応答するラッチ信号ｐに同期してライト・バッファ１ｏ
に一時記憶され、次に再びＣＰ ＩＪ ２からラッチ信
号ｐが到来するまで保持さ、れる。ＣＰＵ２はランチ信
号の送出後に直ちに前記アドレス・データをアドレス・
データ線Ｃを経てＥＰＲＯＭ３のアドレス指定部（図示
せず）に与えられる。また、同時に試験器８がらの書込
み指令信号Ｗを受けた処理装置２は、読出し／書込み制
御線ｄを通しモード選択器４に対し書込指令信号ｄを与
える。モード選択器４はこの時ＣＰ Ｕ ２からの前記
指令信号ｄが書込みを指示している旨解読し、書込み指
令線ｅによりＥｌ−’ＲＯＭ３に書込み指令を行う。こ
の様な動作にもとづき、結局ＩＦ、 Ｐ ＲＯＭ ３の
先頭番地（＃０番地）には前記ライト・バッファ１０に
ラッチされたデータがそのまま格納される。先頭番地（
＃０番地）以降の書込みについては、以下の通りである
。試験器８は先に送出した先頭番地を示すアドレス・デ
ータよりも１番地だけ上位のアドレス・データを生成し
アドレス・データ指令線ｍを通しＣＰＵ２に対しアドレ
ス、データを送出して、直ちに書込み指令線Ｗから書込
み指令信号を与えつつ、ライト・データ・バスｂに前述
によって生成されたアドレス・データに対応した所定の
ライト・データを送する。この後、先に述べたＥＰＲＯ
Ｍ３に対する所定番地へのデータの格納と同様の動作を
して、次々とＥＰＲＯＭ３の夫々番地に所定のデータを
試験器８から書込み様にする。この場合に書込まれる所
定のデータとは、例えばシステム・ファームウェア、即
ちマイクロプログラムとそのマイクロプログラム実行時
に必要な定数などのデータなどである。この他には、前
述のオペレーション・システムやベーシック・ソフトな
ども必要に応じ格納可能である。この様にＥ Ｐ ＲＯ
Ｍ ａ 内にすべての所定のライト・データの書込みが
終了したならば、試験器８はＥＰＲＯＭ３に向けてライ
ト・データを送出時に、該ライト・データと同一のライ
ト・データを自体に格納する様にされているので、これ
らライト・データの比較照合試験が試験器８により実行
される。試験の結果、誤りがあれば、その誤り部分を訂
正するため再書込みがなされ、正しい場合には、以下の
動作に移る。即ち、試験器８はＥＰＲＯＭ３の特定番地
３ａを１ｌｉＪ出して来て、その番地に論理値「１」レ
ベルを書き込む。この特定番地３ａは、前記各種データ
、プロダラムの書込み時は呼出されない様にし、またＥ
ＰＲＯＭ３の記憶全域の内容も論理値「０」レベルが既
に書込まれていることが前提となっている。
書込みおよび書込まれたデータを読出して来て書込み前
のデータとの比較照合、該比較照合の結果にもとずきＥ
ＰＲＯＭがらのデータをり１部に対する続出し禁止動作
について説明する。先づ最初に１チツプ・マイクロプロ
セッサ１内のＣＰ Ｕ ２にライト指令線Ｗによって書
込み指令されると共に先頭番地（＃０番地）を表わすア
ドレス・データがアドレス・データ指令線ｍを介して送
出されて来る。これと同時にライト・バッファ１０に対
しライｉ・・データ・バスｂを通し前記先頭番地に格納
すべき所定のライト・データを送出する。送出された該
ライト・データはＣＰ Ｕ ２からの前記書込み指令に
応答するラッチ信号ｐに同期してライト・バッファ１ｏ
に一時記憶され、次に再びＣＰ ＩＪ ２からラッチ信
号ｐが到来するまで保持さ、れる。ＣＰＵ２はランチ信
号の送出後に直ちに前記アドレス・データをアドレス・
データ線Ｃを経てＥＰＲＯＭ３のアドレス指定部（図示
せず）に与えられる。また、同時に試験器８がらの書込
み指令信号Ｗを受けた処理装置２は、読出し／書込み制
御線ｄを通しモード選択器４に対し書込指令信号ｄを与
える。モード選択器４はこの時ＣＰ Ｕ ２からの前記
指令信号ｄが書込みを指示している旨解読し、書込み指
令線ｅによりＥｌ−’ＲＯＭ３に書込み指令を行う。こ
の様な動作にもとづき、結局ＩＦ、 Ｐ ＲＯＭ ３の
先頭番地（＃０番地）には前記ライト・バッファ１０に
ラッチされたデータがそのまま格納される。先頭番地（
＃０番地）以降の書込みについては、以下の通りである
。試験器８は先に送出した先頭番地を示すアドレス・デ
ータよりも１番地だけ上位のアドレス・データを生成し
アドレス・データ指令線ｍを通しＣＰＵ２に対しアドレ
ス、データを送出して、直ちに書込み指令線Ｗから書込
み指令信号を与えつつ、ライト・データ・バスｂに前述
によって生成されたアドレス・データに対応した所定の
ライト・データを送する。この後、先に述べたＥＰＲＯ
Ｍ３に対する所定番地へのデータの格納と同様の動作を
して、次々とＥＰＲＯＭ３の夫々番地に所定のデータを
試験器８から書込み様にする。この場合に書込まれる所
定のデータとは、例えばシステム・ファームウェア、即
ちマイクロプログラムとそのマイクロプログラム実行時
に必要な定数などのデータなどである。この他には、前
述のオペレーション・システムやベーシック・ソフトな
ども必要に応じ格納可能である。この様にＥ Ｐ ＲＯ
Ｍ ａ 内にすべての所定のライト・データの書込みが
終了したならば、試験器８はＥＰＲＯＭ３に向けてライ
ト・データを送出時に、該ライト・データと同一のライ
ト・データを自体に格納する様にされているので、これ
らライト・データの比較照合試験が試験器８により実行
される。試験の結果、誤りがあれば、その誤り部分を訂
正するため再書込みがなされ、正しい場合には、以下の
動作に移る。即ち、試験器８はＥＰＲＯＭ３の特定番地
３ａを１ｌｉＪ出して来て、その番地に論理値「１」レ
ベルを書き込む。この特定番地３ａは、前記各種データ
、プロダラムの書込み時は呼出されない様にし、またＥ
ＰＲＯＭ３の記憶全域の内容も論理値「０」レベルが既
に書込まれていることが前提となっている。
（前記記憶領域の内容における論理値は、いずれの論理
値を選択するかによって定まるものであり、必ず論理値
「１」レベルと一義的に定めたものではない。）特定番
地３ａに論理値「１」レベルが書込まれると、このデー
タは続出し禁止指令線ｇを通し、禁止ゲート５むけ送出
される。禁止ゲート５が論理値「１」レベルの信号を受
信すると、その内部に設けられた反転グー）５ｂに入力
され、その出力信号はアンドゲート５ａの一方の人力と
して与えられ、ＥＰＲＯＭ３からの読出しデータが他方
の入力として与えられて、結局アントゲ−１５ａの出信
号は反転ゲート５ｂの出力論理値「０」レベル信号によ
って常々論理値「０」レベル信号に抑制される。この結
果、ＥＰＲＯＭ３の特定番地３ａに論理値「１」レベル
信号が一旦格納されると、ＥＰＲＯＭ３の出力データと
して、いづれの記憶番地からのデータも全て論理値「１
」レベル信号を出力するものとなる。即ち、ＥＰＲＯＭ
３の格納データはリード・データ線りおよびリー１゛・
バッファ９、リード・データ・バスａの経路からは全く
読出すことが出来なくなる。更に、Ｆ、ＦＲＯＭ３の特
定番地３ａに書込まれたデータ０ を消去すれば、同時に記憶全領域のデータも合せて消去
される（紫外線の照射による消去）ため、ＥＰＲＯＭ３
に格納されたデータはＣＰＵ２に向けてのみ読出すこと
が出来なくなる。一方、読出しバッファ６、メモリ・リ
ード・データ・バス２の経路でＥＰＲＯＭ３のデータは
読出し可能である。
値を選択するかによって定まるものであり、必ず論理値
「１」レベルと一義的に定めたものではない。）特定番
地３ａに論理値「１」レベルが書込まれると、このデー
タは続出し禁止指令線ｇを通し、禁止ゲート５むけ送出
される。禁止ゲート５が論理値「１」レベルの信号を受
信すると、その内部に設けられた反転グー）５ｂに入力
され、その出力信号はアンドゲート５ａの一方の人力と
して与えられ、ＥＰＲＯＭ３からの読出しデータが他方
の入力として与えられて、結局アントゲ−１５ａの出信
号は反転ゲート５ｂの出力論理値「０」レベル信号によ
って常々論理値「０」レベル信号に抑制される。この結
果、ＥＰＲＯＭ３の特定番地３ａに論理値「１」レベル
信号が一旦格納されると、ＥＰＲＯＭ３の出力データと
して、いづれの記憶番地からのデータも全て論理値「１
」レベル信号を出力するものとなる。即ち、ＥＰＲＯＭ
３の格納データはリード・データ線りおよびリー１゛・
バッファ９、リード・データ・バスａの経路からは全く
読出すことが出来なくなる。更に、Ｆ、ＦＲＯＭ３の特
定番地３ａに書込まれたデータ０ を消去すれば、同時に記憶全領域のデータも合せて消去
される（紫外線の照射による消去）ため、ＥＰＲＯＭ３
に格納されたデータはＣＰＵ２に向けてのみ読出すこと
が出来なくなる。一方、読出しバッファ６、メモリ・リ
ード・データ・バス２の経路でＥＰＲＯＭ３のデータは
読出し可能である。
（７）発明の詳細
な説明したとおり、本発明は予め特定番地のデータを続
出禁止とならないデータに定めたＥＰＲＯＭを用い、且
つ該ＥＰＲＯＭの読出し系統をＣＰＵ向けと、外部装置
向けとに２分し、個別に読出し経路を設けるものであり
、ＥＰＲＯＭへの全所定データを格納終了時、ＥＰＲＯ
Ｍに書込んだデータを書込み前のソース・データと比較
した場合に同一であったことが確認されたとき、前記Ｅ
ＦＲＯＭの特定番地に読出し禁止を規定した論理値レベ
ル信号を書込むことによって、前記特定番地に書込み前
の初期データとの変化に応動する読出し禁止ゲートを働
かせて、特定番地のデータ１ 書込み終了後はＥＰＲＯＭのデータの続出しを禁止する
様にしたものである。このためにＣＰＵとＥＰＲＯＭの
一体化された１チツプ・マイクロプロセッサ内に格納さ
れたソフトウェアの機密が保たれるという効果を奏する
ことが出来る。
出禁止とならないデータに定めたＥＰＲＯＭを用い、且
つ該ＥＰＲＯＭの読出し系統をＣＰＵ向けと、外部装置
向けとに２分し、個別に読出し経路を設けるものであり
、ＥＰＲＯＭへの全所定データを格納終了時、ＥＰＲＯ
Ｍに書込んだデータを書込み前のソース・データと比較
した場合に同一であったことが確認されたとき、前記Ｅ
ＦＲＯＭの特定番地に読出し禁止を規定した論理値レベ
ル信号を書込むことによって、前記特定番地に書込み前
の初期データとの変化に応動する読出し禁止ゲートを働
かせて、特定番地のデータ１ 書込み終了後はＥＰＲＯＭのデータの続出しを禁止する
様にしたものである。このためにＣＰＵとＥＰＲＯＭの
一体化された１チツプ・マイクロプロセッサ内に格納さ
れたソフトウェアの機密が保たれるという効果を奏する
ことが出来る。
１ −−−−−− ＝ 半導体装置
（ｌチップ・マイクロコンピュータ）
２ −−−−− 処理装置（ＣＰ Ｕ）３ −−−−
−−− ＥＰＲＯＭ ３ａ−−−一 特定記憶番地 ４ −−−−〜 モード選択器 ５ −−−−− 読出し禁止ゲート ６−−−− 読出しバッファ ７〜−−−− 反転ゲート ８−〜−−−−− 試験器 ９ −−−−− リード・バッファ １０ −−−−−− ライト・バッファ特許出願人 ユーザツク電子工業（株） 代表者長倉信彦 ２ 手続補正古豪くう 特許庁審官氾 杉和人 殿 （特許庁審査官 殿）］、事件の表示 第 類 ３、補正をする者 事４件との関係 特ヒ千 出願人（特願昭５７−
１３８８６６） 明細書の第１２頁５行目と６行目の間に下記の文章を挿
入する。
−−− ＥＰＲＯＭ ３ａ−−−一 特定記憶番地 ４ −−−−〜 モード選択器 ５ −−−−− 読出し禁止ゲート ６−−−− 読出しバッファ ７〜−−−− 反転ゲート ８−〜−−−−− 試験器 ９ −−−−− リード・バッファ １０ −−−−−− ライト・バッファ特許出願人 ユーザツク電子工業（株） 代表者長倉信彦 ２ 手続補正古豪くう 特許庁審官氾 杉和人 殿 （特許庁審査官 殿）］、事件の表示 第 類 ３、補正をする者 事４件との関係 特ヒ千 出願人（特願昭５７−
１３８８６６） 明細書の第１２頁５行目と６行目の間に下記の文章を挿
入する。
［４、図面の簡単な説明
第１図は従来の半導体装置内部の機能ブロックを説明す
る図。第２図は本発明による半導体装置内部の機能ブロ
ックを説明する図である。」 ５８９
る図。第２図は本発明による半導体装置内部の機能ブロ
ックを説明する図である。」 ５８９
Claims (1)
- ＣＰＵとＥＰＲＯＭとが同一パッケージ内に実装された
半導体装置において、ＣＰＵはＥＰＲＯＭにアドレス・
データおよびリード指令を与えると共に、ＥＰＲＯＭは
半導体装置の外部装置間に対しデータの授受をするため
書込みおよび続出し用の第１のデータ・バスと、ＥＰＲ
ＯＭからＣＰＵに対する読出し専用の第２のデータ・バ
スと、前記第１のデータ・バスからの書込み終了後ＥＦ
ＲＯＭの特定領域に設けられ前記第１のデータ・バスか
らのデータの読出し禁止を指示するレジスタと、該レジ
スタ情報に基づき前記第１のデータ・バスからのデータ
続出しを禁止するゲート手段とを備え、前記レジスタに
対し続出し禁止情報を書き込むことによりＥＰＲＯＭに
格納されたデータ及び各種命令等の情報が外部に読出さ
れるのを禁止したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138866A JPS5928300A (ja) | 1982-08-09 | 1982-08-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138866A JPS5928300A (ja) | 1982-08-09 | 1982-08-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5928300A true JPS5928300A (ja) | 1984-02-14 |
Family
ID=15231953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57138866A Pending JPS5928300A (ja) | 1982-08-09 | 1982-08-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928300A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165253A (ja) * | 1986-01-17 | 1987-07-21 | Hitachi Micro Comput Eng Ltd | 不揮発性メモリ内蔵ｌｓｉ |
| JPS6453628A (en) * | 1987-04-15 | 1989-03-01 | Ekuseru Maikuroerekutoronikusu | Safety fuse circuit for programmable logic array |
| JPH03248248A (ja) * | 1990-02-27 | 1991-11-06 | Sanyo Electric Co Ltd | マイクロコンピュータの機密保持回路 |
| JPH0455961A (ja) * | 1990-06-25 | 1992-02-24 | Sigma Corp | マイクロコンピュータ |
| JPH0520204A (ja) * | 1991-07-11 | 1993-01-29 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1982
- 1982-08-09 JP JP57138866A patent/JPS5928300A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165253A (ja) * | 1986-01-17 | 1987-07-21 | Hitachi Micro Comput Eng Ltd | 不揮発性メモリ内蔵ｌｓｉ |
| JPS6453628A (en) * | 1987-04-15 | 1989-03-01 | Ekuseru Maikuroerekutoronikusu | Safety fuse circuit for programmable logic array |
| JPH03248248A (ja) * | 1990-02-27 | 1991-11-06 | Sanyo Electric Co Ltd | マイクロコンピュータの機密保持回路 |
| JPH0455961A (ja) * | 1990-06-25 | 1992-02-24 | Sigma Corp | マイクロコンピュータ |
| JPH0520204A (ja) * | 1991-07-11 | 1993-01-29 | Matsushita Electric Ind Co Ltd | 半導体装置 |
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