JPH01290189A - デュアルポートｒａｍの制御回路 - Google Patents
デュアルポートｒａｍの制御回路Info
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- JPH01290189A JPH01290189A JP63118222A JP11822288A JPH01290189A JP H01290189 A JPH01290189 A JP H01290189A JP 63118222 A JP63118222 A JP 63118222A JP 11822288 A JP11822288 A JP 11822288A JP H01290189 A JPH01290189 A JP H01290189A
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- 238000010586 diagram Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 101100210315 Arabidopsis thaliana WIH2 gene Proteins 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＲＡＭに書き込まれたデータの保護が可能なデュアルポ
ートＲＡＭの制御回路に関し、一方のＭＰＵがデュアル
ポー）ＲＡＭに書込中に他方のＭＰｔＪが書込を行おう
としても、決して二重に書込が行われることのない安全
なデュアルポートＲＡＭの制御回路の提供を目的とし、
データ入力端子、アドレス入力端子、チップセレクト端
子をそれぞれ２つ備えたデュアルポートＲＡＭの、各チ
ップセレクト端子の外部にそれぞれ設けられたゲート回
路と、前記チップセレクト端子の一方にチップセレクト
信号が入力されているときには、他方のチップセレクト
端子側のゲートを閉じるゲート開閉回路とから構成され
る。
ートＲＡＭの制御回路に関し、一方のＭＰＵがデュアル
ポー）ＲＡＭに書込中に他方のＭＰｔＪが書込を行おう
としても、決して二重に書込が行われることのない安全
なデュアルポートＲＡＭの制御回路の提供を目的とし、
データ入力端子、アドレス入力端子、チップセレクト端
子をそれぞれ２つ備えたデュアルポートＲＡＭの、各チ
ップセレクト端子の外部にそれぞれ設けられたゲート回
路と、前記チップセレクト端子の一方にチップセレクト
信号が入力されているときには、他方のチップセレクト
端子側のゲートを閉じるゲート開閉回路とから構成され
る。
Ｃ産業上の利用分野〕
本発明はデュアルポートＲＡＭの制御回路に関し、特に
、ＲＡＭに書き込まれたデータを保護することができる
デュアルポー１−ＲＡＭの制御回路に関する。
、ＲＡＭに書き込まれたデータを保護することができる
デュアルポー１−ＲＡＭの制御回路に関する。
従来、データ処理装置では処理量の増大により１つの処
理装置内に複数個のマイクロプロセッサユニット（以後
ＭＰＵという）を備えるものがある。このように複数個
のＭＰＵを備えたデータ処理装置では、複数個のＭＰＵ
は装置全体の制御を司る主ＭＰＵと、この主ＭＰＵの命
令により処理を行う従のＭＰＵとに分かれており、主Ｍ
ＰＵは従のＭＰＵとの間でデータ通信を行うことにより
データ処理が並列に行われるようになっている。
理装置内に複数個のマイクロプロセッサユニット（以後
ＭＰＵという）を備えるものがある。このように複数個
のＭＰＵを備えたデータ処理装置では、複数個のＭＰＵ
は装置全体の制御を司る主ＭＰＵと、この主ＭＰＵの命
令により処理を行う従のＭＰＵとに分かれており、主Ｍ
ＰＵは従のＭＰＵとの間でデータ通信を行うことにより
データ処理が並列に行われるようになっている。
そして、複数個のＭＰＵを備えたデータ処理装置では一
般に、一方のＭＰＵがアクセス中は他方のＭＰＵのアク
セスができないスタティックＲＡＭやグイナミソクＲＡ
Ｍはデータの記憶装置としては使用されず、一方のＭＰ
Ｕがアクセス中でも他方のＭＰＵがアクセスできるデュ
アルポートＲＡＭが使用されている。
般に、一方のＭＰＵがアクセス中は他方のＭＰＵのアク
セスができないスタティックＲＡＭやグイナミソクＲＡ
Ｍはデータの記憶装置としては使用されず、一方のＭＰ
Ｕがアクセス中でも他方のＭＰＵがアクセスできるデュ
アルポートＲＡＭが使用されている。
ところが、このデュアルポートＲＡＭはプログラムのミ
スなどにより一旦一方のＭＰＵから書き込まれたデータ
が他方のＭＰＵからの書き込みにより破壊されてしまう
恐れがあり、書き込まれたデータの保護が行える安全な
デュアルボー１−ＲＡＭの制御回路が要望されている。
スなどにより一旦一方のＭＰＵから書き込まれたデータ
が他方のＭＰＵからの書き込みにより破壊されてしまう
恐れがあり、書き込まれたデータの保護が行える安全な
デュアルボー１−ＲＡＭの制御回路が要望されている。
第４図は従来のデータ処理装置の一部分の構成を示すも
のであり、この図には主ＭＰＵＩと従のＭＰＵ２、およ
びこれらの共通メモリであるデュアルポートＲＡＭ３が
示されている。ＭＰＵ１゜２とデュアルポートＲＡＭ３
とはそれぞ°れデータバスＤＢ、アドレスバスＡＢおよ
びチップセレクトラインＣ３で接続されており、デュア
ルポートＲＡＭ３には通常のデータを格納するための通
常メモリ用の番地（例えばＯＯ〜１００番地）と、通信
を円滑に行うための特定の番地（例えば１０１〜１０４
番地）とが設けられている。
のであり、この図には主ＭＰＵＩと従のＭＰＵ２、およ
びこれらの共通メモリであるデュアルポートＲＡＭ３が
示されている。ＭＰＵ１゜２とデュアルポートＲＡＭ３
とはそれぞ°れデータバスＤＢ、アドレスバスＡＢおよ
びチップセレクトラインＣ３で接続されており、デュア
ルポートＲＡＭ３には通常のデータを格納するための通
常メモリ用の番地（例えばＯＯ〜１００番地）と、通信
を円滑に行うための特定の番地（例えば１０１〜１０４
番地）とが設けられている。
デュアルボー１−ＲＡＭ３の特定の番地は割り込み用の
番地（例えば１０１．１０２番地）とステータス情報の
格納番地（例えば１０３．１０４番地）とに分かれてい
る。そして、割り込み用の番地に一方のＭＰＵから何ら
かのデータがチップセレクトラインＣ３を通じて書き込
まれると、他方のＭＰＵに対してデュアルポートＲＡＭ
に在る割込信号ｉＲＱが信号端子をチップセレクトライ
ンＣ３に接続されることにより送られるようになってお
り、また、−方のＭＰＵが通常メモリをアクセスして書
込を行っているときには、ステータス情報の格納番地に
アクセス中のＭＰＵから特定のステータス情報、例えば
“１”が書き込まれるようになっている。
番地（例えば１０１．１０２番地）とステータス情報の
格納番地（例えば１０３．１０４番地）とに分かれてい
る。そして、割り込み用の番地に一方のＭＰＵから何ら
かのデータがチップセレクトラインＣ３を通じて書き込
まれると、他方のＭＰＵに対してデュアルポートＲＡＭ
に在る割込信号ｉＲＱが信号端子をチップセレクトライ
ンＣ３に接続されることにより送られるようになってお
り、また、−方のＭＰＵが通常メモリをアクセスして書
込を行っているときには、ステータス情報の格納番地に
アクセス中のＭＰＵから特定のステータス情報、例えば
“１”が書き込まれるようになっている。
従って、従来のデータ処理装置では、例えば、ＭＰＵＩ
からＭＰＵ２ヘデータを通信する場合、ＭＰＵＩはデュ
アルポートＲＡＭ３の１０３番地のステータス情報を確
認して使用状態を判断し、使用可能状態（“０′″）で
あればＭＰＵＩがチップセレクトを行って通常メモリに
書込を行うと同時に、１０３番地にステータス情報“１
”を書き込んで使用宣言を行う。この状態ではＭＰＵ２
が通常メモリに書込を行おうとしても、１０３番地のス
テータス情報が“１”であるのでプログラムで待たされ
る。
からＭＰＵ２ヘデータを通信する場合、ＭＰＵＩはデュ
アルポートＲＡＭ３の１０３番地のステータス情報を確
認して使用状態を判断し、使用可能状態（“０′″）で
あればＭＰＵＩがチップセレクトを行って通常メモリに
書込を行うと同時に、１０３番地にステータス情報“１
”を書き込んで使用宣言を行う。この状態ではＭＰＵ２
が通常メモリに書込を行おうとしても、１０３番地のス
テータス情報が“１”であるのでプログラムで待たされ
る。
ＭＰＵＩは書込を終了すると１０３番地のステータス情
報を“０”にし、１０１番地に書込を行うことによりＭ
ＰＵ２に割込信号ｉＲＱをあげ、ＭＰＵ２にデータを受
は取らす。通常は以上のようなシーケンスでデータ通信
が行われる。
報を“０”にし、１０１番地に書込を行うことによりＭ
ＰＵ２に割込信号ｉＲＱをあげ、ＭＰＵ２にデータを受
は取らす。通常は以上のようなシーケンスでデータ通信
が行われる。
ところが、ＭＰＵＩがデュアルボー１−ＲＡＭ３に書込
を実行中に、ＭＰＵ２がデュアルポートＲＡＭ３に書込
を行おうとすると、通常゛はステータス情報の存在によ
りＭＰＵ２は書込を行うことはできないが、プログラム
のミス等により、ＭＰＵ２がステータス情報の確認を行
わずにデュアルボー）ＲＡＭＰに対して書込を行うと、
書込可能なためにせっか＜ＭＰＵＩがデュアルポートＲ
ＡＭ３に書き込んだデータが破壊されてしまうという課
題がある。
を実行中に、ＭＰＵ２がデュアルポートＲＡＭ３に書込
を行おうとすると、通常゛はステータス情報の存在によ
りＭＰＵ２は書込を行うことはできないが、プログラム
のミス等により、ＭＰＵ２がステータス情報の確認を行
わずにデュアルボー）ＲＡＭＰに対して書込を行うと、
書込可能なためにせっか＜ＭＰＵＩがデュアルポートＲ
ＡＭ３に書き込んだデータが破壊されてしまうという課
題がある。
本発明の目的は前記従来のデュアルポートＲＡＭを介し
てＭＰＵ間の通信を行うデータ処理装置に特有の課題を
解消し、一方のＭＰＵがデュアルポートＲＡＭに書込中
に、他方のＭＰＵがプログラムのミス等のソフトウェア
によりデュアルボー１−ＲＡＭに書込を行おうとしても
、ハードウェアにより決して二重に書込が行われること
がなく、書込中のデータは破壊されずに保護される安全
なデュアルポートＲＡＭの制御回路を提供することにあ
る。
てＭＰＵ間の通信を行うデータ処理装置に特有の課題を
解消し、一方のＭＰＵがデュアルポートＲＡＭに書込中
に、他方のＭＰＵがプログラムのミス等のソフトウェア
によりデュアルボー１−ＲＡＭに書込を行おうとしても
、ハードウェアにより決して二重に書込が行われること
がなく、書込中のデータは破壊されずに保護される安全
なデュアルポートＲＡＭの制御回路を提供することにあ
る。
前記目的を達成する本発明のデュアルポートＲＡＭの制
御回路の構成が第１図に示される。
御回路の構成が第１図に示される。
図において、アドレス入力端子、チップセレクト端子を
それぞれ２つ備えたデュアルポートＲＡＭ３には、ＭＰ
ＵＩおよびＭＰＵ２がそれぞれアドレスバスＡＢおよび
データバスＤＢにて接続されている。４，５は各チップ
セレクト端子の外部に設けられたゲート回路であり、開
いているときにチップセレクト信号をチップセレクト端
子に入力し、閉じているときにはチップセレクト信号の
チップセレクト端子への入力を阻止する。６はゲート開
閉回路であり、前記チップセレクト端子の一方にチップ
セレクト信号が入力されているときには、他方のチップ
セレクト端子側のゲートを閉じるように動作する。この
結果、同時に２つのチップセレクト端子にチップセレク
ト信号が入力されることがない。
それぞれ２つ備えたデュアルポートＲＡＭ３には、ＭＰ
ＵＩおよびＭＰＵ２がそれぞれアドレスバスＡＢおよび
データバスＤＢにて接続されている。４，５は各チップ
セレクト端子の外部に設けられたゲート回路であり、開
いているときにチップセレクト信号をチップセレクト端
子に入力し、閉じているときにはチップセレクト信号の
チップセレクト端子への入力を阻止する。６はゲート開
閉回路であり、前記チップセレクト端子の一方にチップ
セレクト信号が入力されているときには、他方のチップ
セレクト端子側のゲートを閉じるように動作する。この
結果、同時に２つのチップセレクト端子にチップセレク
ト信号が入力されることがない。
本発明のデュアルポートＲＡＭの制御回路によれば、デ
ュアルポートＲＡＭの一方のゲート回路にチップセレク
ト信号が入力されると、この信号はゲート回路を通して
チップセレクト端子に供給されると共にゲート開閉回路
に伝えられる。すると、ゲート開閉回路は他方のチップ
セレクト端子の外部に設けられているゲート回路を閉じ
るので、この状態で他方のゲート回路にチップセレクト
信号が入力されても、この信号はチップセレクト端子に
供給されない。
ュアルポートＲＡＭの一方のゲート回路にチップセレク
ト信号が入力されると、この信号はゲート回路を通して
チップセレクト端子に供給されると共にゲート開閉回路
に伝えられる。すると、ゲート開閉回路は他方のチップ
セレクト端子の外部に設けられているゲート回路を閉じ
るので、この状態で他方のゲート回路にチップセレクト
信号が入力されても、この信号はチップセレクト端子に
供給されない。
以下図面を用いて本発明の実施例を詳細に説明する。
第２図は本発明のデュアルポートＲＡＭの制御回路の一
実施例の構成を示すものであり、データ入力端子、アド
レス入力端子、チップセレクト端子をそれぞれ２つ備え
たデュアルポー）ＲＡＭ３の構成は第４図の従来のデュ
アルポー）ＲＡＭ３と同じであるので、ここでは説明を
省略する。
実施例の構成を示すものであり、データ入力端子、アド
レス入力端子、チップセレクト端子をそれぞれ２つ備え
たデュアルポー）ＲＡＭ３の構成は第４図の従来のデュ
アルポー）ＲＡＭ３と同じであるので、ここでは説明を
省略する。
この実施例ではデュアルポートＲＡＭ３のデータ入力端
子、アドレス入力端子にＭＰＵＩとＭＰＵ２とがデータ
バスＤＢおよびアドレスバスＡＢを介してそれぞれ接続
されており、デュアルポートＲＡＭ３のチップセレクト
端子の外部にはそれぞれ２つの反転入力端子を備えたＮ
ＡＮＤゲート４゜５が設けられている。このＮＡＮＤゲ
ート４，５の反転入力端子の１つはそれぞれＭＰＵ１．
２のチップセレクト信号出力端子に接続されており、Ｎ
ＡＮＤゲート４，５の他の反転入力端子はそれぞれゲー
ト開閉回路であるチップセレクト制御回路６に接続され
ている。
子、アドレス入力端子にＭＰＵＩとＭＰＵ２とがデータ
バスＤＢおよびアドレスバスＡＢを介してそれぞれ接続
されており、デュアルポートＲＡＭ３のチップセレクト
端子の外部にはそれぞれ２つの反転入力端子を備えたＮ
ＡＮＤゲート４゜５が設けられている。このＮＡＮＤゲ
ート４，５の反転入力端子の１つはそれぞれＭＰＵ１．
２のチップセレクト信号出力端子に接続されており、Ｎ
ＡＮＤゲート４，５の他の反転入力端子はそれぞれゲー
ト開閉回路であるチップセレクト制御回路６に接続され
ている。
また、このチップセレクト制御回路６には、ＭＰＵＩか
らの書込禁止要求信号ＷＩＨＲＱＩ （ローレベル“Ｌ
”）およびＭＰＵ２からの書込禁止要求信号ＷＩＩＩＲ
Ｑ２ （ローレベ７Ｌ／”Ｌ”）が入力されるようにな
っており、ローレベル“Ｌ”の書込禁止要求信号ＷＩＨ
ＲＱ１または書込禁止要求信号−ＩＨＲＱ２が入力され
るとチップセレクト制御回路６はＭＰＵ２またはＭＰＵ
１に対してそれぞれ書込禁止信号ＷＩＨ２またはＷｌｌ
！１ （共にローレベル“Ｌ”）を割込信号の形で出力
するようになっている。
らの書込禁止要求信号ＷＩＨＲＱＩ （ローレベル“Ｌ
”）およびＭＰＵ２からの書込禁止要求信号ＷＩＩＩＲ
Ｑ２ （ローレベ７Ｌ／”Ｌ”）が入力されるようにな
っており、ローレベル“Ｌ”の書込禁止要求信号ＷＩＨ
ＲＱ１または書込禁止要求信号−ＩＨＲＱ２が入力され
るとチップセレクト制御回路６はＭＰＵ２またはＭＰＵ
１に対してそれぞれ書込禁止信号ＷＩＨ２またはＷｌｌ
！１ （共にローレベル“Ｌ”）を割込信号の形で出力
するようになっている。
次に、以上のように構成された実施例め動作を説明する
が、ここでは、ＭＰＵＩがＭＰＵ２に対して通信を行う
ためにデュアルポートＲＡＭ３に書込を行う場合につい
て説明する。
が、ここでは、ＭＰＵＩがＭＰＵ２に対して通信を行う
ためにデュアルポートＲＡＭ３に書込を行う場合につい
て説明する。
ＭＰＵＩがデュアルポートＲＡＭ３に書込を行う場合は
、デュアルポートＲＡＭ３が使用可能か否かを前述のよ
うにステータス情報により確認する。デュアルポートＲ
ＡＭ３が使用可能な場合は、ＭＰＵＩはデュアルポート
ＲＡＭ３に対してチップセレクト信号Ｃ３ｌ（ローレベ
ル“Ｌ”）を出力する。
、デュアルポートＲＡＭ３が使用可能か否かを前述のよ
うにステータス情報により確認する。デュアルポートＲ
ＡＭ３が使用可能な場合は、ＭＰＵＩはデュアルポート
ＲＡＭ３に対してチップセレクト信号Ｃ３ｌ（ローレベ
ル“Ｌ”）を出力する。
デュアルポートＲＡＭ３が使用可能なとき （ステータ
ス情報が“０′″）は一般にＮＡＮＤゲート４，５の他
の反転入力端子はローレベル“Ｌ”になっているので、
ＮＡＮＤゲート４に入力されたチップセレクト信号ＣＳ
Ｉはローレベル″Ｌ”のままデュアルポートＲＡＭ３の
チップセレクト端子に入力される。
ス情報が“０′″）は一般にＮＡＮＤゲート４，５の他
の反転入力端子はローレベル“Ｌ”になっているので、
ＮＡＮＤゲート４に入力されたチップセレクト信号ＣＳ
Ｉはローレベル″Ｌ”のままデュアルポートＲＡＭ３の
チップセレクト端子に入力される。
ＭＰＵＩからのローレベル”Ｌ”のチップセレクト信号
ＣＳＩがデュアルボー）ＲＡＭ３に受は入れられると、
ＭＰＵＩはデュアルポートＲＡＭ３に対してアドレス信
号、データ信号を出力すると共に、このとき同時にチッ
プセレクト制御回路６に対してローレベル“Ｌ”の書込
禁止要求信号ＷＩＨＲＱＩを出力する。この書込禁止要
求信号ＷＩＨＲＱＩの入力により、チップセレクト制御
回路６は、ＭＰＵ２に対してチップセレクト禁止信号−
１１１２を出力して、この状態におけるＭＰＵ２のデュ
アルポートＲＡＭ３への書込をソフトウェア的に禁止す
ると共に、ＭＰＵＺ側のチップセレクト端子外部に設け
られたＮＡＮＤゲート５の残りの反転入力端子に、ハイ
レベル“Ｈ”の信号を送ってこの状態におけるＭＰＵ２
のデュアルポートＲＡＭ３への書込をハードウェア的に
禁止する。即ち、反転入力端子を備えたＮＡＮＤゲート
の一方の端子への入力がハイレベル“Ｈ”であると、他
方の端子へローレベル“Ｌ”の書込信号がソフトウェア
を無視して入力されても、ＮＡＮＤゲート５の出力はロ
ーレベル“Ｌ”にならないので、ＭＰＵ２への書込がハ
ードウェア的に禁止され、ＭＰＵＩがこの時デュアルボ
ー）ＲＡＭ３に書き込んでいるデータが保護される。
ＣＳＩがデュアルボー）ＲＡＭ３に受は入れられると、
ＭＰＵＩはデュアルポートＲＡＭ３に対してアドレス信
号、データ信号を出力すると共に、このとき同時にチッ
プセレクト制御回路６に対してローレベル“Ｌ”の書込
禁止要求信号ＷＩＨＲＱＩを出力する。この書込禁止要
求信号ＷＩＨＲＱＩの入力により、チップセレクト制御
回路６は、ＭＰＵ２に対してチップセレクト禁止信号−
１１１２を出力して、この状態におけるＭＰＵ２のデュ
アルポートＲＡＭ３への書込をソフトウェア的に禁止す
ると共に、ＭＰＵＺ側のチップセレクト端子外部に設け
られたＮＡＮＤゲート５の残りの反転入力端子に、ハイ
レベル“Ｈ”の信号を送ってこの状態におけるＭＰＵ２
のデュアルポートＲＡＭ３への書込をハードウェア的に
禁止する。即ち、反転入力端子を備えたＮＡＮＤゲート
の一方の端子への入力がハイレベル“Ｈ”であると、他
方の端子へローレベル“Ｌ”の書込信号がソフトウェア
を無視して入力されても、ＮＡＮＤゲート５の出力はロ
ーレベル“Ｌ”にならないので、ＭＰＵ２への書込がハ
ードウェア的に禁止され、ＭＰＵＩがこの時デュアルボ
ー）ＲＡＭ３に書き込んでいるデータが保護される。
以上の動作は、ＭＰＵ２がデュアルボ°−トＲＡＭ３に
書き込んでいるときも、全く同様に行われ、一方のＭＰ
Ｕがデュアルボー１−ＲＡＭ３に書き込んでいる時のデ
ータが、他方のＭＰＵのデュアルポートＲＡＭ３への誤
った書込により破壊されることはない。
書き込んでいるときも、全く同様に行われ、一方のＭＰ
Ｕがデュアルボー１−ＲＡＭ３に書き込んでいる時のデ
ータが、他方のＭＰＵのデュアルポートＲＡＭ３への誤
った書込により破壊されることはない。
第３図は第２図のチップセレクト制御回路の具体的な実
施例の構成を示すものである。
施例の構成を示すものである。
この実施例におけるデュアルポートＲＡＭ３とＭＰＵＩ
とＭＰＵ２とのデータバスＤＢとアドレスバス八Ｂを介
した接続、およびデュアルポートＲＡＭ３のチップセレ
クト端子の外部にそれぞれ２つの反転入力端子を備えた
ＮＡＮＤゲート４，５が設けられている点、更にはこの
ＮＡＮＤゲート４゜４の反転入力端子の１つはそれぞれ
ＭＰｔＪｌ、２のチップセレクト信号出力端子に接続さ
れている点は第２図の実施例と同様である。
とＭＰＵ２とのデータバスＤＢとアドレスバス八Ｂを介
した接続、およびデュアルポートＲＡＭ３のチップセレ
クト端子の外部にそれぞれ２つの反転入力端子を備えた
ＮＡＮＤゲート４，５が設けられている点、更にはこの
ＮＡＮＤゲート４゜４の反転入力端子の１つはそれぞれ
ＭＰｔＪｌ、２のチップセレクト信号出力端子に接続さ
れている点は第２図の実施例と同様である。
この実施例のチップセレクト制御回路６には、２つのＪ
−にフリップフロップ６１．６２があり、それぞれのク
ロック端子ＧＫはＭＰＵ１．２のチップセレクト信号出
力端子に接続されている。また、フリップフロップ６１
．６２の出力ＱはそれぞれＮＡＮＤゲート４，５の他の
反転入力端子に接続されていると共に、インバータ６５
． ６８介してＭＰＵ１．２の割込入力端子に接続され
ている。更に、フリップフロップ６１．６２の入力端子
Ｊ、にの外部にはそれぞれＡＮＤ回路６３．６４．６６
、６７が接続されている。
−にフリップフロップ６１．６２があり、それぞれのク
ロック端子ＧＫはＭＰＵ１．２のチップセレクト信号出
力端子に接続されている。また、フリップフロップ６１
．６２の出力ＱはそれぞれＮＡＮＤゲート４，５の他の
反転入力端子に接続されていると共に、インバータ６５
． ６８介してＭＰＵ１．２の割込入力端子に接続され
ている。更に、フリップフロップ６１．６２の入力端子
Ｊ、にの外部にはそれぞれＡＮＤ回路６３．６４．６６
、６７が接続されている。
ＡＮＤ回路６３．６４の入力端子の一つにはデュアルポ
ートＲＡＭ３からの信号ＢＳＹＩがそれぞれ入力され、
ＡＮＤ回路６６、６７の入力端子の一つにはデュアルボ
ー）ＲＡＭ３からの信号ＢＳＹ２がそれぞれ入力されて
いる。また、ＡＮＤ回路６３．６４の他の入力端子の一
つはＭＰＵＩからデュアルポートＲＡＭ３へのアドレス
バスＡＢに、残った入力端子はデータバスＤＢにそれぞ
れ接続されており、ＡＮＤ回路６６、６７の他の入力端
子の一つはＭＰＵ２からデュアルポートＲＡＭ３へのア
ドレスバスＡＢに、残った入力端子はデータバスＤＢに
それぞれ接続されている。更に、フリップフロップ６１
の出力端子ＱＢがＡＮＤ回路６６の入力端子に接続され
ているが、これは優先順位の為である。
ートＲＡＭ３からの信号ＢＳＹＩがそれぞれ入力され、
ＡＮＤ回路６６、６７の入力端子の一つにはデュアルボ
ー）ＲＡＭ３からの信号ＢＳＹ２がそれぞれ入力されて
いる。また、ＡＮＤ回路６３．６４の他の入力端子の一
つはＭＰＵＩからデュアルポートＲＡＭ３へのアドレス
バスＡＢに、残った入力端子はデータバスＤＢにそれぞ
れ接続されており、ＡＮＤ回路６６、６７の他の入力端
子の一つはＭＰＵ２からデュアルポートＲＡＭ３へのア
ドレスバスＡＢに、残った入力端子はデータバスＤＢに
それぞれ接続されている。更に、フリップフロップ６１
の出力端子ＱＢがＡＮＤ回路６６の入力端子に接続され
ているが、これは優先順位の為である。
以上のように構成された実施例の動作を説明する示、こ
こでも、第２図同様にＭＰＵＩがＭＰＵ２に対して通信
を行うためにデュアルポートＲＡＭ３に書込を行う場合
について説明する。
こでも、第２図同様にＭＰＵＩがＭＰＵ２に対して通信
を行うためにデュアルポートＲＡＭ３に書込を行う場合
について説明する。
ＭＰＵＩがデュアルボー）ＲＡＭ３に書込を行う場合は
、デュアルボー）ＲＡＭ３が使用可能か否かを前述のよ
うにステータス情報により確認する。デュアルポートＲ
ＡＭ３が使用可能な場合は、ＭＰＵＩはデュアルポート
ＲＡＭ３に対してチップセレクト信号Ｃ３ｌ（ローレベ
ル“し”）を出力する。
、デュアルボー）ＲＡＭ３が使用可能か否かを前述のよ
うにステータス情報により確認する。デュアルポートＲ
ＡＭ３が使用可能な場合は、ＭＰＵＩはデュアルポート
ＲＡＭ３に対してチップセレクト信号Ｃ３ｌ（ローレベ
ル“し”）を出力する。
デュアルポートＲＡＭ３が使用可能なときは一般にＮＡ
ＮＤゲートの他の反転入力端子はローレベル″じになっ
ているので、ＮＡＮＤゲート４に入力されたチップセレ
クト信号Ｃ３１はローレベル６Ｌ″のままデュアルポー
トＲＡＭ３のチップセレクト端子に入力される。また、
デュアルポートＲＡＭ３に受は入れられるＭＰＵＩから
のローレベル“Ｌ”のチップセレクト信号ＣＳＩは、フ
リップフロップ６１のクロック端子ＣＫにも入力される
。
ＮＤゲートの他の反転入力端子はローレベル″じになっ
ているので、ＮＡＮＤゲート４に入力されたチップセレ
クト信号Ｃ３１はローレベル６Ｌ″のままデュアルポー
トＲＡＭ３のチップセレクト端子に入力される。また、
デュアルポートＲＡＭ３に受は入れられるＭＰＵＩから
のローレベル“Ｌ”のチップセレクト信号ＣＳＩは、フ
リップフロップ６１のクロック端子ＣＫにも入力される
。
ＭＰＵＩからのローレベル”Ｌ”のチップセレクト信号
Ｃ５ＩがデュアルポートＲＡＭ３に受は入れられると、
デュアルポートＲＡＭ３はハイレベル“１１’″の信号
ＢＳＹＩをＡＮＤ回路６３．６４に対して出力し、ＭＰ
ＵＩはデュアルポートＲＡＭ３に対してアドレス信号と
データ信号を出力する。このアドレス信号とデータ信号
の中にはステータスの番地にハイレベル“Ｈ”を書き込
む信号と、デュアルポートＲＡＭ３を使用する時ハイレ
ベル″Ｈ′になり、使用しない時ハイレベル“Ｈ”にな
る信号が含まれており、デュアルポートＲＡＭ３を使用
する時ハイレベル“Ｈ”になる信号はＡＮＤ回路６３に
、使用しない時ハイレベル“Ｈ″になる信号はＡＮＤ回
路６４に入力されるようになっている。従って、ＭＰＵ
１がデュアルポートＲＡＭ３に書込を行う時は、ステー
タスの番地がハイレベル“Ｈ”になってＡＮＤ回路６３
に入力されると共に、デュアルポートＲＡＭ３を使用す
る時ハイレベル“Ｈ”になる信号もＡＮＤ回路６３に入
力されるので、ＡＮＤ回路６３にハイレベル″Ｈ″の出
力が出てこれがフリ・ノブフロップ６１の入力端子Ｊに
書込禁止要求信号として入力される。また、このときは
フリップフロップ６１の入力端子Ｋにはローレベル“Ｌ
”の信号が入力されるので、フＪ）ツブフロップ６１の
出力端子Ｑからはハイレベル“Ｈ“の信号が出力され、
この信号がＮＡＮＤ回路５の残りの入力端子にハイレベ
ル“Ｈ″のチップセレクト禁止信号として入力され、こ
の状態におけるＭＰＵ２のデュアルポートＲＡＭ３への
書込をハードウェア的に禁止する。更に、このフリップ
フロップ６１の出力端子Ｑからのハイレベル”Ｈ”の信
号は、インバータ６８によって反転され、ローレベル“
Ｌ”のチップセレクト禁止信号となってＭＰＵ２に入力
され、この状態におけるＭＰＵ２のデュアルポートＲＡ
Ｍ３への書込をソフトウェア的に禁止する。
Ｃ５ＩがデュアルポートＲＡＭ３に受は入れられると、
デュアルポートＲＡＭ３はハイレベル“１１’″の信号
ＢＳＹＩをＡＮＤ回路６３．６４に対して出力し、ＭＰ
ＵＩはデュアルポートＲＡＭ３に対してアドレス信号と
データ信号を出力する。このアドレス信号とデータ信号
の中にはステータスの番地にハイレベル“Ｈ”を書き込
む信号と、デュアルポートＲＡＭ３を使用する時ハイレ
ベル″Ｈ′になり、使用しない時ハイレベル“Ｈ”にな
る信号が含まれており、デュアルポートＲＡＭ３を使用
する時ハイレベル“Ｈ”になる信号はＡＮＤ回路６３に
、使用しない時ハイレベル“Ｈ″になる信号はＡＮＤ回
路６４に入力されるようになっている。従って、ＭＰＵ
１がデュアルポートＲＡＭ３に書込を行う時は、ステー
タスの番地がハイレベル“Ｈ”になってＡＮＤ回路６３
に入力されると共に、デュアルポートＲＡＭ３を使用す
る時ハイレベル“Ｈ”になる信号もＡＮＤ回路６３に入
力されるので、ＡＮＤ回路６３にハイレベル″Ｈ″の出
力が出てこれがフリ・ノブフロップ６１の入力端子Ｊに
書込禁止要求信号として入力される。また、このときは
フリップフロップ６１の入力端子Ｋにはローレベル“Ｌ
”の信号が入力されるので、フＪ）ツブフロップ６１の
出力端子Ｑからはハイレベル“Ｈ“の信号が出力され、
この信号がＮＡＮＤ回路５の残りの入力端子にハイレベ
ル“Ｈ″のチップセレクト禁止信号として入力され、こ
の状態におけるＭＰＵ２のデュアルポートＲＡＭ３への
書込をハードウェア的に禁止する。更に、このフリップ
フロップ６１の出力端子Ｑからのハイレベル”Ｈ”の信
号は、インバータ６８によって反転され、ローレベル“
Ｌ”のチップセレクト禁止信号となってＭＰＵ２に入力
され、この状態におけるＭＰＵ２のデュアルポートＲＡ
Ｍ３への書込をソフトウェア的に禁止する。
以上の動作は、ＭＰＵ２がデュアルボー）ＲＡＭ３に書
き込んでいるときも、全く同様に行われ、この実施例に
おいても一方のＭＰＵがデュアルポー１−ＲＡＭ３に書
き込んでいる時のデータが、他方のＭＰＵのデュアルポ
ートＲＡＭ３への誤った書込により破壊されることはな
い。
き込んでいるときも、全く同様に行われ、この実施例に
おいても一方のＭＰＵがデュアルポー１−ＲＡＭ３に書
き込んでいる時のデータが、他方のＭＰＵのデュアルポ
ートＲＡＭ３への誤った書込により破壊されることはな
い。
以上説明したように、本発明のデュアルポートＲＡＭ制
御回路によれば、プログラムのミス等のソフトウェアに
よりデュアルポートＲＡＭに書込を行おうとしても、ハ
ードウェアにより決して二重に書込が行われることがな
く、書込中のデータは破壊されずに保護される。
御回路によれば、プログラムのミス等のソフトウェアに
よりデュアルポートＲＡＭに書込を行おうとしても、ハ
ードウェアにより決して二重に書込が行われることがな
く、書込中のデータは破壊されずに保護される。
第１図は本発明のデュアルポートＲＡＭ制御回路の原理
ブロック図、第２図は本発明のデュアルポートＲＡＭ制
御回路の概略構成図、第３図は第２図のデュアルポート
ＲＡＭＩＩＪ？１１１回路の具体的な実施例の回路図、
第４図は従来のデュアルポートＲＡＭを使用するデータ
処理装置の構成を示す図である。 １．２・・・ＭＰＵ、３・・・デュアルポートＲＡＭ。 ４．５・・・ＮＡＮＤ回路１． ６・・・チップセレクト制御回路（ゲート開閉回路）。
ブロック図、第２図は本発明のデュアルポートＲＡＭ制
御回路の概略構成図、第３図は第２図のデュアルポート
ＲＡＭＩＩＪ？１１１回路の具体的な実施例の回路図、
第４図は従来のデュアルポートＲＡＭを使用するデータ
処理装置の構成を示す図である。 １．２・・・ＭＰＵ、３・・・デュアルポートＲＡＭ。 ４．５・・・ＮＡＮＤ回路１． ６・・・チップセレクト制御回路（ゲート開閉回路）。
Claims (1)
- 【特許請求の範囲】 データ入力端子、アドレス入力端子、チップセレクト端
子をそれぞれ２つ備えたデュアルポートＲＡＭ（３）の
制御回路であって、 前記各チップセレクト端子の外部にそれぞれ設けられた
ゲート回路（４、５）と、 前記チップセレクト端子の一方にチップセレクト信号が
入力されているときには、他方のチップセレクト端子側
のゲートを閉じるゲート開閉回路（６）とを備えること
を特徴とするデュアルポートＲＡＭの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63118222A JPH01290189A (ja) | 1988-05-17 | 1988-05-17 | デュアルポートｒａｍの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63118222A JPH01290189A (ja) | 1988-05-17 | 1988-05-17 | デュアルポートｒａｍの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01290189A true JPH01290189A (ja) | 1989-11-22 |
Family
ID=14731245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63118222A Pending JPH01290189A (ja) | 1988-05-17 | 1988-05-17 | デュアルポートｒａｍの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01290189A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5253207A (en) * | 1990-11-20 | 1993-10-12 | Fujitsu Limited | Semiconductor memory device having dual ports |
-
1988
- 1988-05-17 JP JP63118222A patent/JPH01290189A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5253207A (en) * | 1990-11-20 | 1993-10-12 | Fujitsu Limited | Semiconductor memory device having dual ports |
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