JPH113274A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPH113274A JPH113274A JP15472497A JP15472497A JPH113274A JP H113274 A JPH113274 A JP H113274A JP 15472497 A JP15472497 A JP 15472497A JP 15472497 A JP15472497 A JP 15472497A JP H113274 A JPH113274 A JP H113274A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- copy
- bus
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 メモリ内において短時間でメモリコピーを実
行する。 【解決手段】 メモリ２はバス４によってＣＰＵ１に接
続されている。メモリはデータ読み出し、データ書き込
み、及びデータコピーを判別して内部メモリセルに対し
て読み込み制御、書き込み制御、データコピー制御を行
う。データコピー中において、データコピー中であるこ
とを外部に表示してアクセスを禁止する。
行する。 【解決手段】 メモリ２はバス４によってＣＰＵ１に接
続されている。メモリはデータ読み出し、データ書き込
み、及びデータコピーを判別して内部メモリセルに対し
て読み込み制御、書き込み制御、データコピー制御を行
う。データコピー中において、データコピー中であるこ
とを外部に表示してアクセスを禁止する。
Description
【０００１】
【発明の属する技術分野】本発明は、電子計算機に用い
られるメモリ制御方式に関し、特に、動的なメモリを備
えるノイマン／非ノイマン型電子計算機に用いられるメ
モリ制御方式関する。
られるメモリ制御方式に関し、特に、動的なメモリを備
えるノイマン／非ノイマン型電子計算機に用いられるメ
モリ制御方式関する。
【０００２】
【従来の技術】一般に、電子計算機において用いられる
メモリ制御方式として、例えば、特開平６−１９６３３
号公報及び特開昭６２−２３２０５７号公報に記載され
たものが知られている。これらのメモリ制御方式では、
メモリに対してアドレスを与え、このアドレスに対して
データの読み出しか又はデータの書き込みの制御を行っ
ている。そして、データの読み出しの際には、メモリか
ら必要なデータを出力し、データの書き込みの際には、
ＣＰＵ又は他のＬＳＩがデータをメモリに入力してい
る。これによって、電子計算機はデータ及びシステムの
制御シーケンスの記憶及び更新を行う。
メモリ制御方式として、例えば、特開平６−１９６３３
号公報及び特開昭６２−２３２０５７号公報に記載され
たものが知られている。これらのメモリ制御方式では、
メモリに対してアドレスを与え、このアドレスに対して
データの読み出しか又はデータの書き込みの制御を行っ
ている。そして、データの読み出しの際には、メモリか
ら必要なデータを出力し、データの書き込みの際には、
ＣＰＵ又は他のＬＳＩがデータをメモリに入力してい
る。これによって、電子計算機はデータ及びシステムの
制御シーケンスの記憶及び更新を行う。
【０００３】
【発明が解決しようとする課題】ところで、メモリに記
憶されたデータに対する処理として、データ読み出し及
び書き込みの他に、データのコピーが多用される。とこ
ろが、上述した従来のメモリ制御方式では、データのコ
ピーを行う際、ＣＰＵがメモリに対してデータの読み出
しと書き込みを複数回実行することになる。または、他
のＬＳＩが同様な手順を踏んで（ＤＭＡ転送等）コピー
を実行する。
憶されたデータに対する処理として、データ読み出し及
び書き込みの他に、データのコピーが多用される。とこ
ろが、上述した従来のメモリ制御方式では、データのコ
ピーを行う際、ＣＰＵがメモリに対してデータの読み出
しと書き込みを複数回実行することになる。または、他
のＬＳＩが同様な手順を踏んで（ＤＭＡ転送等）コピー
を実行する。
【０００４】つまり、データのコピーを行うためには、
メモリに対して２回の制御を行うことになり、ＣＰＵ又
は他のＬＳＩのデータのコピーを行う際に、必要な時間
はデータの読み出しと書き込みにかかる時間を加算した
分となる。
メモリに対して２回の制御を行うことになり、ＣＰＵ又
は他のＬＳＩのデータのコピーを行う際に、必要な時間
はデータの読み出しと書き込みにかかる時間を加算した
分となる。
【０００５】さらに、ＣＰＵ又は他のＬＳＩとメモリと
間を電気的に接続するバスの使用率がデータのコピー時
には２倍となる。
間を電気的に接続するバスの使用率がデータのコピー時
には２倍となる。
【０００６】本発明の目的は短時間でメモリコピーを実
行できるメモリアクセス制御方式を提供することにあ
る。
行できるメモリアクセス制御方式を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明によれば、ＣＰＵ
と、該ＣＰＵにバスで接続されたメモリとを有する電子
計算機システムにおいて、前記バス上のコピーコマンド
を受けた際コピーモードとなって前記コピー元番地から
コピー先番地へデータを転送する転送手段と、前記コピ
ーモードの際前記バス上の他のコマンドの受付を禁止す
る禁止手段とを有することを特徴とするメモリアクセス
制御方式が得られる。
と、該ＣＰＵにバスで接続されたメモリとを有する電子
計算機システムにおいて、前記バス上のコピーコマンド
を受けた際コピーモードとなって前記コピー元番地から
コピー先番地へデータを転送する転送手段と、前記コピ
ーモードの際前記バス上の他のコマンドの受付を禁止す
る禁止手段とを有することを特徴とするメモリアクセス
制御方式が得られる。
【０００８】具体的には、メモリはメモリの外部からの
データ読み出し、データ書き込み、及びデータコピーを
判別して内部メモリセルに対して読み込み制御、書き込
み制御、データコピー制御を行う。また、データコピー
中において、データコピー中であることを外部に表示し
てアクセスを禁止する。
データ読み出し、データ書き込み、及びデータコピーを
判別して内部メモリセルに対して読み込み制御、書き込
み制御、データコピー制御を行う。また、データコピー
中において、データコピー中であることを外部に表示し
てアクセスを禁止する。
【０００９】前述のように、メモリはＣＰＵ（あるいは
他ＬＳＩでもよい）からの制御信号（コマンド）を受け
て、データ読み出し、データ書き込み、及びデータコピ
ーを判別する。判別結果に基づいてデータ読み込み、デ
ータ書き込み、及びデータコピーのいずれかが実行され
る。そして、データコピーの場合には、外部に対してデ
ータコピー中であることを表示してデータコピー中のア
クセスを受け付けない。このように、本発明では、メモ
リ自体にデータコピー機能を付加したから、データコピ
ーを行う時のコストを低下させることができ、これによ
って、より高速化したノイマン型／非ノイマン型電子計
算機を実現できる。また、従来、処理能力向上のため、
ＣＰＵではない他のＬＳＩを用いてデータのコピーを行
う（ＤＭＡ機能）手法があったが、本発明では、このよ
うな他のＬＳＩが不要であるので、小型化を実現でき
る。
他ＬＳＩでもよい）からの制御信号（コマンド）を受け
て、データ読み出し、データ書き込み、及びデータコピ
ーを判別する。判別結果に基づいてデータ読み込み、デ
ータ書き込み、及びデータコピーのいずれかが実行され
る。そして、データコピーの場合には、外部に対してデ
ータコピー中であることを表示してデータコピー中のア
クセスを受け付けない。このように、本発明では、メモ
リ自体にデータコピー機能を付加したから、データコピ
ーを行う時のコストを低下させることができ、これによ
って、より高速化したノイマン型／非ノイマン型電子計
算機を実現できる。また、従来、処理能力向上のため、
ＣＰＵではない他のＬＳＩを用いてデータのコピーを行
う（ＤＭＡ機能）手法があったが、本発明では、このよ
うな他のＬＳＩが不要であるので、小型化を実現でき
る。
【００１０】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。
て説明する。
【００１１】図１を参照して、図示の電子計算機は、中
央制御装置（ＣＰＵ）１、メモリ２、及び他ＬＳＩ３を
備えており、これらＣＰＵ１、メモリ２、及び他ＬＳＩ
３はバス４で互いに接続されている。
央制御装置（ＣＰＵ）１、メモリ２、及び他ＬＳＩ３を
備えており、これらＣＰＵ１、メモリ２、及び他ＬＳＩ
３はバス４で互いに接続されている。
【００１２】図２を参照して、メモリ２は、データを記
憶する内部メモリセル５を備えており、さらに、メモリ
２はＩ／Ｏバッファ６及び制御回路７を備えている。Ｉ
／Ｏバッファ６は図１に示すバス４に接続されており、
制御回路７は内部メモリセル５及びＩ／Ｏバッファ６を
制御して、データの読み出し、データの書き込み、及び
コピーを行う。
憶する内部メモリセル５を備えており、さらに、メモリ
２はＩ／Ｏバッファ６及び制御回路７を備えている。Ｉ
／Ｏバッファ６は図１に示すバス４に接続されており、
制御回路７は内部メモリセル５及びＩ／Ｏバッファ６を
制御して、データの読み出し、データの書き込み、及び
コピーを行う。
【００１３】ここで、図３も参照して、図１に示すバス
４は、ｎ本の信号線から構成されており、例えば、バス
４には電子計算機全体のシステムクロック８、コマンド
バス９、アドレスバス１０、データバス１１、データコ
ピー中を表わすコピー１２が備えられている。
４は、ｎ本の信号線から構成されており、例えば、バス
４には電子計算機全体のシステムクロック８、コマンド
バス９、アドレスバス１０、データバス１１、データコ
ピー中を表わすコピー１２が備えられている。
【００１４】データ読み出しの際には、図３（ａ）に示
すプロトコルが実行され、後述するように、メモリ２か
らアドレスＡのデータＤ１（及びＤ２，Ｄ３，Ｄ４）を
読み出す。
すプロトコルが実行され、後述するように、メモリ２か
らアドレスＡのデータＤ１（及びＤ２，Ｄ３，Ｄ４）を
読み出す。
【００１５】データ書込みの際には、図３（ｂ）に示す
プロトコルが実行され、メモリ２にのアドレスＡに対応
してデータＤ１（及びＤ２，Ｄ３，Ｄ４）が書き込まれ
る。
プロトコルが実行され、メモリ２にのアドレスＡに対応
してデータＤ１（及びＤ２，Ｄ３，Ｄ４）が書き込まれ
る。
【００１６】データコピーの際には、図３（ｃ）に示す
プロトコルが実行され、メモリ２ににおいて、任意のバ
イト数ＢのデータがアドレスＡ１からアドレスＡ２へ転
送される。
プロトコルが実行され、メモリ２ににおいて、任意のバ
イト数ＢのデータがアドレスＡ１からアドレスＡ２へ転
送される。
【００１７】ここで、図１乃至図３を参照して、ＣＰＵ
１又は他ＬＳＩ３がメモリ２からデータを読み出す際に
は、図３（ａ）に示すプロトコルが実行される。いま、
ＣＰＵ１がメモリ２からデータを読み出すとすると、Ｃ
ＰＵ１はコマンドバス９にコマンドＲＤ（データの読み
出しを示す特定のビット列）を送出するとともにアドレ
スバス１０にアドレスＡ（データの読み出しを行うアド
レス）を送出する。
１又は他ＬＳＩ３がメモリ２からデータを読み出す際に
は、図３（ａ）に示すプロトコルが実行される。いま、
ＣＰＵ１がメモリ２からデータを読み出すとすると、Ｃ
ＰＵ１はコマンドバス９にコマンドＲＤ（データの読み
出しを示す特定のビット列）を送出するとともにアドレ
スバス１０にアドレスＡ（データの読み出しを行うアド
レス）を送出する。
【００１８】メモリ２はシステムクロック８の立ち上が
りエッジでコマンドＲＤを受け取る。具体的には、Ｉ／
Ｏバッファ６にコマンドバス９上のコマンドＲＤがラッ
チされるとともにアドレスバス１０上のアドレスＡがラ
ッチされる。
りエッジでコマンドＲＤを受け取る。具体的には、Ｉ／
Ｏバッファ６にコマンドバス９上のコマンドＲＤがラッ
チされるとともにアドレスバス１０上のアドレスＡがラ
ッチされる。
【００１９】次に、制御回路７はコマンドのビット列に
応じてコマンドが読み出し、書込み、コピーのいずれを
示しているかを判定する。ここでは、コマンドは読み出
し（ＲＤ）を表わしているので、制御回路７はコマンド
が読み出しであると判定する。さらに、制御回路７はコ
マンドのビット列から読み出しが１ワードかそれとも複
数ワードをまとめた１ブロックであるかを判定する。そ
して、制御回路７はアドレスＡに基づいて内部メモリセ
ル５からデータを読み出す。
応じてコマンドが読み出し、書込み、コピーのいずれを
示しているかを判定する。ここでは、コマンドは読み出
し（ＲＤ）を表わしているので、制御回路７はコマンド
が読み出しであると判定する。さらに、制御回路７はコ
マンドのビット列から読み出しが１ワードかそれとも複
数ワードをまとめた１ブロックであるかを判定する。そ
して、制御回路７はアドレスＡに基づいて内部メモリセ
ル５からデータを読み出す。
【００２０】この際、読み出しが１ワードであれば、例
えば、データＤ１を読み出し、システムクロック８の立
ち上がりエッジに合わせてＩ／Ｏバッファ６を介してア
ドレスバス１１上に送出する。一方、読み出しが複数ワ
ードをまとめた１ブロックであれば、例えば、データＤ
１乃至Ｄ４を読み出し、システムクロック８の立ち上が
りエッジに合わせてＩ／Ｏバッファ６を介してアドレス
バス１１上に送出する。
えば、データＤ１を読み出し、システムクロック８の立
ち上がりエッジに合わせてＩ／Ｏバッファ６を介してア
ドレスバス１１上に送出する。一方、読み出しが複数ワ
ードをまとめた１ブロックであれば、例えば、データＤ
１乃至Ｄ４を読み出し、システムクロック８の立ち上が
りエッジに合わせてＩ／Ｏバッファ６を介してアドレス
バス１１上に送出する。
【００２１】データの書き込みの際には、図３（ｂ）に
示すプロトコルが実行される。ＣＰＵ１はコマンドバス
９にコマンドＷＤ（データの読み出しを示す特定のビッ
ト列）を送出する。さらに、ＣＰＵ１はアドレスバス１
０にアドレスＡ（データの書込みを行うアドレス）を送
出するとともにデータバス１１にデータＤ１（及びＤ２
乃至Ｄ４）。
示すプロトコルが実行される。ＣＰＵ１はコマンドバス
９にコマンドＷＤ（データの読み出しを示す特定のビッ
ト列）を送出する。さらに、ＣＰＵ１はアドレスバス１
０にアドレスＡ（データの書込みを行うアドレス）を送
出するとともにデータバス１１にデータＤ１（及びＤ２
乃至Ｄ４）。
【００２２】メモリ２はシステムクロック８の立ち上が
りエッジでコマンドＷＤを受け取る。具体的には、Ｉ／
Ｏバッファ６にはコマンドバス９上のコマンドＷＤがラ
ッチされるとともにアドレスバス１０上のアドレスＡが
ラッチする。さらに、Ｉ／Ｏバッファ６にはシステムク
ロック８の立ち上がりエッジに合わせてデータバス１１
上のデータがラッチされる。
りエッジでコマンドＷＤを受け取る。具体的には、Ｉ／
Ｏバッファ６にはコマンドバス９上のコマンドＷＤがラ
ッチされるとともにアドレスバス１０上のアドレスＡが
ラッチする。さらに、Ｉ／Ｏバッファ６にはシステムク
ロック８の立ち上がりエッジに合わせてデータバス１１
上のデータがラッチされる。
【００２３】次に、制御回路７はコマンドのビット列に
応じてコマンドが読み出し、書込み、コピーのいずれを
示しているかを判定する。ここでは、コマンドは書込み
（ＷＤ）を表わしているので、制御回路７はコマンドが
書込みであると判定する。さらに、制御回路７はコマン
ドのビット列から書込みが１ワードかそれとも複数ワー
ドをまとめた１ブロックであるかを判定する。そして、
制御回路７はアドレスＡに基づいて内部メモリセル５に
データを書き込む。
応じてコマンドが読み出し、書込み、コピーのいずれを
示しているかを判定する。ここでは、コマンドは書込み
（ＷＤ）を表わしているので、制御回路７はコマンドが
書込みであると判定する。さらに、制御回路７はコマン
ドのビット列から書込みが１ワードかそれとも複数ワー
ドをまとめた１ブロックであるかを判定する。そして、
制御回路７はアドレスＡに基づいて内部メモリセル５に
データを書き込む。
【００２４】この際、書き込みが１ワードであれば、例
えば、データＤ１が内部メモリセル５に書き込まれる。
一方、書き込みが複数ワードをまとめた１ブロックであ
れば、例えば、内部メモリセル５にデータＤ１乃至Ｄ４
を書き込む。
えば、データＤ１が内部メモリセル５に書き込まれる。
一方、書き込みが複数ワードをまとめた１ブロックであ
れば、例えば、内部メモリセル５にデータＤ１乃至Ｄ４
を書き込む。
【００２５】データコピーの際には、図３（ｃ）に示す
プロトコルが実行される。いま、ＣＰＵ１がコマンドバ
ス９にコマンドＣＰ（データのコピーを示す特定のビッ
ト列）を送出したとする。この際、ＣＰＵ１はアドレス
バス１０上にデータのコピー元を示すアドレスＡ１を送
出するとともに続いてデータのコピー先を示すアドレス
Ａ２を送出する。そして、ＣＰＵ１はデータバス１１上
にコピーを行うバイト数Ｂを送出する。
プロトコルが実行される。いま、ＣＰＵ１がコマンドバ
ス９にコマンドＣＰ（データのコピーを示す特定のビッ
ト列）を送出したとする。この際、ＣＰＵ１はアドレス
バス１０上にデータのコピー元を示すアドレスＡ１を送
出するとともに続いてデータのコピー先を示すアドレス
Ａ２を送出する。そして、ＣＰＵ１はデータバス１１上
にコピーを行うバイト数Ｂを送出する。
【００２６】メモリ２においては、コマンドバス９上の
コマンドＣＰを受け取るとともにＩ／Ｏバッファ６にシ
ステムクロック８の立ち上がりエッジでアドレスＡ１を
ラッチし、システムクロック８の次の立ち上がりエッジ
でアドレスＡ２をラッチする。さらに、データバス１１
上のバイト数（転送バイト数）Ｂをラッチする。
コマンドＣＰを受け取るとともにＩ／Ｏバッファ６にシ
ステムクロック８の立ち上がりエッジでアドレスＡ１を
ラッチし、システムクロック８の次の立ち上がりエッジ
でアドレスＡ２をラッチする。さらに、データバス１１
上のバイト数（転送バイト数）Ｂをラッチする。
【００２７】制御回路７はコマンドバス９上のコマンド
がＣＰであるので、システムクロック８に合わせてデー
タのコピーを開始する。制御回路７はシステムクロック
８に合わせて内部メモリセル５のアドレスＡ１からデー
タを読み出し、アドレスＡ２へデータを書き出す（コピ
ーする）。
がＣＰであるので、システムクロック８に合わせてデー
タのコピーを開始する。制御回路７はシステムクロック
８に合わせて内部メモリセル５のアドレスＡ１からデー
タを読み出し、アドレスＡ２へデータを書き出す（コピ
ーする）。
【００２８】次に、制御回路７はアドレスＡ１及びＡ２
をそれぞれ“１”増加させるとともに転送バイト数Ｂを
“１”減少させてコピー元からコピー先へデータをコピ
ーする。
をそれぞれ“１”増加させるとともに転送バイト数Ｂを
“１”減少させてコピー元からコピー先へデータをコピ
ーする。
【００２９】このようにして、データをコピーを繰り返
して転送バイト数Ｂが“０”になるまでデータのコピー
を実行する。この際、つまり、コピー中においては、制
御回路７はデータコピー中を示す信号をコピー１２上に
送出する。つまり、制御回路７はコピー１２をハイレベ
ルとしてデータのコピーが終了するまでコマンドバス９
上の信号を受け付けない。
して転送バイト数Ｂが“０”になるまでデータのコピー
を実行する。この際、つまり、コピー中においては、制
御回路７はデータコピー中を示す信号をコピー１２上に
送出する。つまり、制御回路７はコピー１２をハイレベ
ルとしてデータのコピーが終了するまでコマンドバス９
上の信号を受け付けない。
【００３０】図４を参照して、上述のメモリ２を用いた
非ノイマン型電子計算機について説明する。図示の例で
は、ＣＰＵ１の代わりにＣＰＵ１−１乃至１−ｍ（ｍは
２以上の整数）を備えるとともに複数のメモリ２−１乃
至メモリ２−ｎ（ｎは２以上の整数）を備えており、こ
れらメモリ２−１乃至２−ｎは図３で説明したメモリ２
と同様の構成を有している。そして、メモリ２−１乃至
２−ｎはバス４によってＣＰＵ１−１乃至１−ｍ及び他
ＬＳＩ３に接続されている。
非ノイマン型電子計算機について説明する。図示の例で
は、ＣＰＵ１の代わりにＣＰＵ１−１乃至１−ｍ（ｍは
２以上の整数）を備えるとともに複数のメモリ２−１乃
至メモリ２−ｎ（ｎは２以上の整数）を備えており、こ
れらメモリ２−１乃至２−ｎは図３で説明したメモリ２
と同様の構成を有している。そして、メモリ２−１乃至
２−ｎはバス４によってＣＰＵ１−１乃至１−ｍ及び他
ＬＳＩ３に接続されている。
【００３１】図示の電子計算機では、メモリ２−ｉとメ
モリ２−ｊとの間におけるデータコピーを行う際（１≦
ｉ，ｊ≦ｎ、ただしｉ≠ｊである）、ＣＰＵ１−ｋ（１
≦ｋ≦ｍ）又は他ＬＳＩ３等によって従来のようにデー
タコピーが実行されることになるが、メモリ２−ｉ内部
でのデータコピーは上述したようにして実行される。
モリ２−ｊとの間におけるデータコピーを行う際（１≦
ｉ，ｊ≦ｎ、ただしｉ≠ｊである）、ＣＰＵ１−ｋ（１
≦ｋ≦ｍ）又は他ＬＳＩ３等によって従来のようにデー
タコピーが実行されることになるが、メモリ２−ｉ内部
でのデータコピーは上述したようにして実行される。
【００３２】
【発明の効果】以上説明したように、本発明ではメモリ
がデータのコピー機能を備えているから、ＣＰＵまたは
他ＬＳＩがデータコピー処理をメモリに対して行う際、
コピーコマンドを１度実行するだけでよいことになり、
メモリにおいてコピーが実行されている際、ＣＰＵ又は
他ＬＳＩは他の処理を続けることが可能となって、プロ
グラムの実行時間を短縮することができるという効果が
ある。
がデータのコピー機能を備えているから、ＣＰＵまたは
他ＬＳＩがデータコピー処理をメモリに対して行う際、
コピーコマンドを１度実行するだけでよいことになり、
メモリにおいてコピーが実行されている際、ＣＰＵ又は
他ＬＳＩは他の処理を続けることが可能となって、プロ
グラムの実行時間を短縮することができるという効果が
ある。
【００３３】さらに、本発明では、データのコピー処理
を行っている際、メモリはバスを使用することがないか
ら、ＣＰＵと他ＬＳＩとの間での通信をすることがで
き、入出力の応答速度を上げることができるという効果
がある。
を行っている際、メモリはバスを使用することがないか
ら、ＣＰＵと他ＬＳＩとの間での通信をすることがで
き、入出力の応答速度を上げることができるという効果
がある。
【００３４】この結果、ノイマン型／非ノイマン型電子
計算機においてデータコピー処理の実行時間を少なくす
ることができ、高速な電子計算機を提供することができ
る。加えて、従来のように、別に他ＬＳＩを用いてコピ
ーを行う必要がないから、つまり、他ＬＳＩを搭載する
必要がなくなるから、小型化することができる。
計算機においてデータコピー処理の実行時間を少なくす
ることができ、高速な電子計算機を提供することができ
る。加えて、従来のように、別に他ＬＳＩを用いてコピ
ーを行う必要がないから、つまり、他ＬＳＩを搭載する
必要がなくなるから、小型化することができる。
【図１】本発明によるメモリ制御方式が用いられる電子
計算機の一例を示すブロック図である。
計算機の一例を示すブロック図である。
【図２】図１に示すメモリの一例を示すブロック図であ
る。
る。
【図３】図１に示す電子計算機におけるメモリ制御を説
明するための図であり、（ａ）はデータ読み出し制御を
説明するための図、（ｂ）はデータ書き込み制御を説明
するための図、（ｃ）はデータコピーを説明するための
図である。
明するための図であり、（ａ）はデータ読み出し制御を
説明するための図、（ｂ）はデータ書き込み制御を説明
するための図、（ｃ）はデータコピーを説明するための
図である。
【図４】本発明によるメモリ制御方式を用いた非ノイマ
ン型電子計算機の一例を示す図である。
ン型電子計算機の一例を示す図である。
１ 中央制御装置（ＣＰＵ） ２ メモリ ３ 他ＬＳＩ ４ バス ５ 内部メモリセル ６ Ｉ／Ｏバッファ ７ 制御回路 ８ システムクロック ９ コマンドバス １０ アドレスバス １１ データバス １２ コピー １−１乃至１−ｍ 中央制御装置（ＣＰＵ） ２−１乃至２−ｎ メモリ
Claims (3)
- 【請求項１】 処理装置と、該処理装置にバスで接続さ
れたメモリとを有する電子計算機システムにおいて、前
記メモリには該メモリ内においてコピー元番地からコピ
ー先番地へデータを転送するデータコピー手段が備えら
れていることを特徴とするメモリアクセス制御方式。 - 【請求項２】 請求項１に記載されたメモリアクセス制
御方式において、前記データコピー手段は前記処理装置
から前記バス上に発行されたコピーコマンドを受けた際
コピーモードとなって前記処理装置から発行された前記
コピー元番地からコピー先番地へデータを転送する転送
手段と、前記コピーモードの際前記バス上の他のコマン
ドの受付を禁止する禁止手段とを有することを特徴とす
るメモリアクセス制御方式。 - 【請求項３】 複数の中央演算処理装置と、該複数の中
央演算処理装置にバスで接続された複数のメモリとを有
する電子計算機システムにおいて、前記メモリの各々に
は該メモリ内においてコピー元番地からコピー先番地へ
データを転送するデータコピー手段が備えられているこ
とを特徴とするメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15472497A JPH113274A (ja) | 1997-06-12 | 1997-06-12 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15472497A JPH113274A (ja) | 1997-06-12 | 1997-06-12 | メモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113274A true JPH113274A (ja) | 1999-01-06 |
Family
ID=15590581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15472497A Pending JPH113274A (ja) | 1997-06-12 | 1997-06-12 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH113274A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4690036A (en) * | 1984-08-16 | 1987-09-01 | Kayaba Kogyo Kabushiki Kaisha | Axial piston pump or motor with multi position swash plate |
| US4703682A (en) * | 1985-06-03 | 1987-11-03 | Danfoss A/S | Varible displacement piston pump or motor |
| US4776257A (en) * | 1985-06-03 | 1988-10-11 | Danfoss A/S | Axial pump engine |
-
1997
- 1997-06-12 JP JP15472497A patent/JPH113274A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4690036A (en) * | 1984-08-16 | 1987-09-01 | Kayaba Kogyo Kabushiki Kaisha | Axial piston pump or motor with multi position swash plate |
| US4703682A (en) * | 1985-06-03 | 1987-11-03 | Danfoss A/S | Varible displacement piston pump or motor |
| US4776257A (en) * | 1985-06-03 | 1988-10-11 | Danfoss A/S | Axial pump engine |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100555257C (zh) | 处理页面复制期间的dma操作的存储控制器和方法 | |
| JP3181515B2 (ja) | データ転送方法及びその方法を用いたデータ転送装置 | |
| JP2001216194A (ja) | 演算処理装置 | |
| US6425071B1 (en) | Subsystem bridge of AMBA's ASB bus to peripheral component interconnect (PCI) bus | |
| JP2013092852A (ja) | バス接続回路、半導体装置及びバス接続回路の動作方法 | |
| JPH113274A (ja) | メモリアクセス制御方式 | |
| CN111052100B (zh) | 可位操作的直接存储器访问 | |
| US20020188771A1 (en) | Direct memory access controller for carrying out data transfer by determining whether or not burst access can be utilized in an external bus and access control method thereof | |
| JP4793798B2 (ja) | マイクロコンピュータ | |
| JPS5856277A (ja) | 情報処理装置ならびに方法 | |
| JPH07271654A (ja) | コントローラ | |
| KR100243185B1 (ko) | 공유 메모리를 통한 프로세서간의 데이터 통신 장치 및 방법 | |
| JPH05324529A (ja) | データ転送装置及びデータ転送方法 | |
| JPS6019816B2 (ja) | マイクロプログラム制御アダプタ | |
| JP2581144B2 (ja) | バス制御装置 | |
| JPH06266612A (ja) | Ｄｍａコントローラ | |
| JP2604604B2 (ja) | スタック制御装置 | |
| KR950004510B1 (ko) | 퍼스널컴퓨터와 광디스크 드라이버와의 인터페이스 방법 및 회로 | |
| JP3299147B2 (ja) | キャッシュ制御回路 | |
| JPH0330899B2 (ja) | ||
| JPH01223689A (ja) | デュアルポートメモリ装置 | |
| JPS60142450A (ja) | 記憶システム | |
| JPS5819966A (ja) | Ｄｍａ転送方式 | |
| JP2000259492A (ja) | データ転送システム | |
| JPH01195563A (ja) | バス制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991124 |