JPS5856277A

JPS5856277A - 情報処理装置ならびに方法

Info

Publication number: JPS5856277A
Application number: JP56153045A
Authority: JP
Inventors: Fumitaka Sato; 文孝佐藤; Kunihiro Nagura; 名倉　邦博
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-09-29
Filing date: 1981-09-29
Publication date: 1983-04-02
Also published as: FR2513778A1; DE3235264C2; GB2107091A; US4628450A; GB2107091B; FR2513778B1; DE3235264A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は情報処理装置ならびに方法に関する。

近年、■ｊ８Ｉ（大規模集積回路）、マイクロコンビ一
．一部の発達によりシステムの価格が非常に低下して来
ている。このため、安価なマイクロプロセッサを情報処
理装置に対（〜機能的に割当て及び接続を行い、それを
系統的に動作させる方式が考えられている。

即ち、演算制御あるいは入出力制御に専用のＬＳＩある
いはマイクロコンピュータを用い、そのソフトウェア命
令により装置特有のやりとりを行う方式が採られている
。

第１図に上記方式を採る情報処理装置の構成例を示す。

図において、りは中央処理装置（ＣＰＵ）であって、主
記憶装ｆｉｌ（１２；以下主メモリと称する）に収納さ
れたプログラムに従い演算制御を行う他、パス（１５）
に接続される各装置の監視も行う。

１３・１４は入出力処理装置であって接続される入出力
機器（図示せず）とバス（１５）との間のデータ転送制
御を行う。

−Ｆ記ＣＰＵ　（１１）・主メモリ（１２）・入出力処
理装置（１３）・（１４）はバス（１５）に共通に接続
される。いわゆる共通バス構造を採っている。

以下、このバス（１５）を共通バスと称して説明を行う
。

図示した情報処理装置においては、交信を行う装置が、
バス（１５）を争奪して占有し、そのバス（１５）を介
して交信したい相手装置のアドレスならびに交信情報を
伝える。

ところで、オペレーティングシステム（以下Ｏ８と称す
る）を含めたプログラムは主メモリ（１２）内に存在し
、従ってＣＰＵ（１１）は、Ｏ８による制御を必要とす
る都度、バス（１５）を介して主メモリ（１２）ｅアク
セスするのが常であっ之。従ってその度毎にＣＰＵ　（
＋ｔ）はバス争奪を行い、所定単位のデータ転送を行な
った後、バス（１５）を他装置に解放するという動作を
繰返している。

従って、Ｏ８が大規模化する今日、ＣＰＵ（１１）が共
通バス（１５）を使用する頻度は増し、バス（１５）の
負荷が重くなるばかりか、Ｏ８のオーバヘッドも増加す
るためシステム性能が落ちる。

また、Ｃ１）Ｕ（ｌｌ）単独で見た性能も落ちる。

一方、ＣＰＵ　（１１）の性能向上の一項として処理の
高速化を４Ｗったものにキャッシュメモリシステムが存
在する。

キャッシュメモリとは、ｃｐｔＪ（ｔｘ）と主メモリ（
１２）間でデータを一時保持するのに使用される高速の
記憶装置を指している。

キャッシュメモリは主メモリより容量は小さいがより高
速の記憶素子を使うことにより、ＣＰＵと主メモリ間の
情報の流れを円滑にするものである。

主メモリとキャッジ−メモリは、一般に固定ツクを単位
としてキャッシュメモリ中のブロックに移される。ＣＰ
Ｕが実行中の命令の演算数。

どうかを調べ、もし必要な情報が入っていれば直ちにそ
の情報を取り出して実行する。

この情報はディレクトリイと称されるメモリにアドレス
対応表として記憶される。アドレス索引の高速化のため
連想メモリで構成されるのが普通である。必要々情報が
キャッシュメモリに入っていない場合には、その情報を
含むブロックを主メモリより取り出し、それをキャッジ
−メモリへ移すとともにＣＰ　Ｕの処理に使用する。

１ブロツクには、一般にＣＩＪＵで実行される１命令で
１吏われる情報より余分の情報を含み、またプログラム
実行中、次々に必要となる情報は、主メモリの中の連続
した領域（同一ブロック）に入っている確率が大きいの
で、この方式により計算機の処理速度は向上する。

ところで、上記キャッシュメモリシステムを採用したと
しても、ＣＰＴＪの単独性能向上は期待できるが、その
制御を司どるノ１−ドウエア（ディレクトリイメモリな
らびにその周辺回路）が膨大になると共にコントロール
を複雑にしていたものであるっメモリ素子がより高密度
化。

低価格化している今日、−」二記方式は最良ではなくな
って来ている。

本発明は上記諸々の事情に基づいてなされたものであり
、オペレーティングシステム中、特モリに高速素子を使
用することにより、ＣＰ　Ｕ命令サイクルの高速化なら
びにバスの使用効率の向上をはかり、しいてはシステム
の性能向上を１指した情報処理装置ならびに方法を提供
することを目的とする。

以下、第２図以降を使用して本発明につき詳細に説明を
行う、　− まず、第２図・第３図を用いて本発明の詳細な説明する
。第２図は本発明を実現するＣＰＵ内部の構成を示す概
略ブロック図であり、本発明と関係するブロックのみ抽
出して示しである。

ＣＩ）Ｕ（１１）は演神制御装＃′、（２１）・ローカ
ルメモリ（２２）・メモリ制御装置（２３）・バスイン
タフェースユニット（２４）とで構成さハる。

演算制御装置（２１）はローカルメモＩＪ（２２）もし
くは主メモＩＪ（１２）に格納されであるプログラムデ
ータに基づき論理演算を行う他、システムに接続される
各装置のコントロールも行う。

ローカルメモリ（２２）は本発明により追加されるブロ
ックであって、このローカルメモリ（２２）中には主メ
モリ（１２）中に格納されるオペレーティングシステム
のうち特に使用軸度の高いプログラムルーチン群が収納
される。

第３図に主メモリ（１２）ならびにローカルメモリ（２
２）におけるプログラムの領域割当てをメモリマツプと
して示す。（神）は記↑ぽ制御装置（以下、メモリコン
トローラと称する）である。

このメモリコントローラ（々］）には」−８己演’ＩＪ
Ｉ　ｆｌｆ制御装置（２１）・ローカルメモリ（２２）
が接続さく１１）れ、その内部構成等詳細は第４図に示されている、この
メモリ制御装置ｉ＃、（２１）にはアドレスレジスタ・
比較器・フリップフロッグ・各棟り°−１・群（図示せ
ず）が内蔵され、本発明に関係するメモリ制御全般を司
どる。

２４はバスインターフェースユニットでアル。

バスインターフェースユニット（２４）　ｉ、ｔ、ＣＩ
）Ｕ（１１）を共通バス（１５）に接続する際のインタ
ーフェースとなるものであって、バスドライバ／レシー
バ（図示せず）の他に各種ゲートを宵む。尚、１５は」
−述した共通バスであって、アドレス・データ・コント
ロールのためのラインがそれぞれ複数本で構成される。

上記構成を廟する情報処理装置において、まず、ＣＰＵ
　（１１）はＯＳの一部を主メモリ（１２）より読取り
、ローカルメモリ（２２）へ書込む。

次にローカルメモ１２２）に書込１れたプログ内蔵され
たアドレスレジスタにセットする。

（１２）この後、ＣＩ）　Ｕ’　（ｌ　］、　）はローカルメモ
リ（２９を意識することなく動作を行うが、メモリコン
トローラ（２３）に内蔵された比１咬器により、ＣＩ）
（Ｊ（１１）が主メモリ（１２）　ｋアクセスする毎に
ＣＰＵ（ＩＩ）により生成されるアドレスと一ト記アド
レスレジスタに設定された値とが比較される。ここで比
較の結果、Ｃ１）Ｕ（１１）により生成されるアドレス
が（アドレスレジスタの示す値十ローカルメモリ容１Ｍ
）以内にあれば、ローカルメモリ（２２）　（１１７ア
クセスする、このとき、同時にバスインターフェースユ
ニット（２４）　ＶＣより共通バス（１５）への信刊用
力は禁止される。

以下、本発明の構成・動作につき詳細に説明する。シス
テムの初期化時、′チず、入出力処理装置（１３才たは
１４）に接続される外部メモリより主メモリ（１２）へ
０８がロードされ、次にローカルメモＩＪ（２２）へそ
のＯ８の一部がロードされる。このとき、主メモリ（１
２）のアドレスもローカルメモリ（２２）のアドレスも
全く同じとし、読み・引きに用いる命令も同じとする。

この様にすることによりノ・−ドウエアは両者を区別出
来ないという問題が生じる。

各プログラムルーチン毎、データエリアを持つ従来のＯ
Ｓ　ｉ用いる場合、その一部は入出力処理装置等信の装
置もアクセスする。従ってそのカデータはローキルメモＩＪ（２２）ではなく、主メモリ
（１２）に書込まねばならない。

−上記２点を解決するため、本発明では以下に列挙する
方式全裸った。

（１）　　主メモリとローカルメモリとは同じ重複した
アドレスを持つ。

（２）　　システムの初期ｊヒ時（スタートアップ）と
稼動時と全区別するフリップフロップを持つ。

スタートアップ時、命令語の読出しは主メモリ（１２）
より行ない、オペランドデータの読出し／書込みはロー
カルメモＩＪ（２２）をアクセスする。

一方、システムが稼動中、命令語の読出しはローナルメ
モリ（２２）をアクセスすることにより得、オペランド
データの読出し／書込みは主メモリ（１２）をアクセス
することにより所望のデータを得る。

上記方式を実現するため、ＣＩ）Ｕ　（１１）内には第
４図に示す回路を必要とする。

ＣｐｌＪ　（１１）内に存在するメモリコントローラ（
２３）では従来より、読出し指令（ＢＥＡＤ）あるいは
書込み指令（ＷＲＩＴＥ）を出力した後、メモリスター
トイぎ−Ｑ（Ｍ２Ｓ）を発することにより指定された動
作を行なわせる制御部を有している。この部分に該当す
るブロックは従来よし周知であるためここでは図示しな
い。

これら出力信号は第４図に示した回路で受ける。

第４図は第２図におけるメモリコントローラ内部の実施
例を示す回路ブロック図である。

図において、読出し指令１１号（ＩＩＡＤ）は、アンド
ゲート（４１）・（４２）の−人力として供給される他
、ドライバ（６１）　’ｃ介してローカルメモリ（２２
）へ、ドライバ（６４）　Ｔｈ介して主メモリ（１５）（１２）へ供給される。

上記アンドゲート（４１）の他方の入力端子へは命令読
出しサイクル信号（ＩＦＳ、ＣＰＵＩＩが命令を取り出
すステップにあるか否かを示す）が供給される。

また、書込み指令（ＷＲ１’ｌｌ’Ｅ）はアンドゲート
（４３）の−人力となる他にドライバ（６２）を介して
ローカルメモリ（２２）へ、更にドライバ（６５）を介
して主メモリ（１２）へ供給される。

メモリスタート信号（ＭＥＭＳ）は、アンドゲート（４
２）〜（４６）のそれぞれ−人力とＬ７て共通に供給さ
れる。

上記アンドゲート（４１）の出力はアンドゲート（４２
）の他方の入力端子へ、更にはインバータ（４９）　ｆ
：介してアントゲ−）　（４５）の他方の入力端子へ供
給される。

５１・５２は上述したフリップフロップである。

本発明実施例ではＤタイプフリッフロップで構成される
。

フリップフロップ（５１）のＤ入力端子には演算（１６
）制御装置（２１）の有する内部バスの例えばビット“２
”のデータが、フリップフロップ（５２）のＤ入力端子
には同じく内部バスのビット“３″のデータがそれぞれ
供給される。両フリップフロップ（５１）・（５２）と
も、クロック入力端子にはＰ　Ｓ　’Ｗ更新制御信号（
ＰｓＷ　’ＵＤ）が供給されており、ＰＳＷ更新命令が
発せられたときセットされる様に構成されている。フリ
ップフロップ（５Ｉ）のＱ出力は上記アントゲ−）　（
４３）の−人力として、更にはアントゲ−）　（４４）
の残りの入力端子へ供給される。Ｑ出力はアンドゲート
（４２）の残りの入力端子へ、更にはアンドゲート（４
５）の残りの入力端子へ供給される。

フリップフロップ（５２）のＱ出力は後述するアドレス
レジスタ（５３）の最上位ビットと１〜て供給される。

５３はアドレスレジスタである。アドレスレるローカル
メモリ（２２）のスタートアドレスが保持される。５５
は比較器である。

比較器（５５）には上記アドレスレジスタ（５３）に設
定された値ならびにＣＰＵ（ＬＬ）により生成されるア
ドレス（５４）が入力され、ここで比較された結果、そ
の−線出力はアンドゲート。

（４２）・（４３）の残りの入力端子へ供給される他、
インバータ（５０）を介してアンドゲート（４６）の他
方の入力端子へ供給される。

比較器（５５）では、ＣＰＵ（ｔ、ｔ）により生成され
るアドレスの−Ｆ位ビット（本発明実施例によれば第３
図は示したメモリマツプより明らかな如く１４ビツト目
（１６Ｋ）以上）を監視することによりアクセスすべき
アドレスがアドレスレジスタ（５３）の示す値＋ローカ
ルメモＩＪ（２２＞の容量の範囲内にあるか判定する。

上記アンドグー）　（４２）・（４３）出力はオアゲー
ト（４７）へ供給され、オアグー）　（４７）出力はド
ライバ（６３）を介し、メモリスタート信号（ＭＥＭＳ
−Ｌ）としてローカルメモリ（２２）へ供給される。

また、アンドゲート（４４）・（４５）・（４６）出力
はオアゲート（４８）に供給され、とのオアゲート（４
８）出力ババスインターフェースユニットへ供給される
。

尚、以降は説明の簡略化のため、アンドゲート（４２）
・（４３）・オアゲート（４７）の組をゲート群（７１
）として、アンドゲート（４４）・（４５）・（４６）
・オアゲート（４８）の組をゲート群（７２）として説
明を行う。

また、本発明実施例によれば、ＣＰＵ（１１）により生
成されるアドレスは２４ビット存在し、そのうチ」二位
１４ビットがアドレスレジスタ（５３）と比較される構
成となっている。

以下、第４図に示した回路の動作につき詳細に説明を行
う。メモリコントローラ（２３）では、読出し指令（Ｒ
，ＥＡＤ）あるいは書込み指令（ＷＲＩＴＥ）を出力し
之後、メモリスタート信号（ＭＥＭＳ）を発することに
より、指定された動作をローカルメモリ（２２）あるい
は主メモリ（１２）に対し行なわせることは上述したと
おりイバ（６１）　’ｅ介してローカルメモリ（２２）
へ供給されると共にドライバ（６４）を介して主メモリ
（１２）へ供給される構成となっている。両メモリが同
時にアクセスされるるとはなく、いずれが選択されるか
は、ドライバ（６３）あるいはドライバ（６６）を介し
て出力されるメモリスタート信号（ＭＥＭＳ−Ｌ／’Ｍ
ＥＭＳ−Ｍ）に」：り決定される。

瞥込み指令（ＷＲＩＴＥ）も同じくドライ、（・（６２
）ヲ介シてローカルメモリ（２２）へ、そしてドライバ
（６５）　ｔ＝介して主メモリ（１２）へ供給される構
成となっており、両メモリが同時にアクセスされること
はなく、いずれが選択されるかはドライバ（６３）ある
いはドライバ（６６）を介して出力されるメモリスター
ト信号（ＭＥＭＳ−Ｌ／ＭＥＭＳ−Ｍ）により決定され
る。

このメモリスタート信号（ＭＥＭＳ−Ｌ／ＭＢＭＳ−Ｍ
）はゲート群（り・（宸）によりコントロールされる。

ゲート群（７１）−（７２）は入力条件となっているフ
リップフロップ（５１）　Ｑ−Ｑ出力ならびに比較器（
５５）出力により開閉制御かはセットされる。そしてア
ドレス比較の結果、比較器（５５）出力が“ＨＩ　Ｇ　
Ｉ−１″レベルにあったとする。この状態にて、ＣＰＵ
（１１）より読出し指令（ＲＥＡ、Ｄ）が出力され、−
特技、メモリスタート信号（ＭＥＭＳ　）が発せられた
とする。

このことにより、アンドゲート（４４）のみが成立し、
オアグー）　（４８）・ドライバ（６６）を介して主メ
モリ（１２）に対しメモリスク−１−４Ｗ号（ＭＥＭＳ
−Ｍ）が伝播される。このとき、同時にバスインターフ
ェースユニッ）　（２４）　Ｋ対し共通バス（１５）の
使用を許可する旨の信号が伝えられることはいうまでも
ない。これに従い共通バス（１５）を介して主メモＩＪ
（１２）中に存在する所望のデータを得ることが出来る
。

次に同じ状態にて書込み指令（ＷＲＩＴＥ）が発せられ
たとする。この場合、アンドゲート（４３）のみが成立
し、オアグー）　（４７）・ドライノ＜　（６３）を介
し、ローカルメモリ（２２）に対しメモリスタート信号
（ＭＥＭＳ−Ｌ）が発せられる。

このことにより、ローカルメモリ（２２）に対し所望の
データを書込むことができる。

一方、システムの稼動時、フリップフロップ（５１）は
リセットされる。そしてアドレス比較の結果、比較器（
５５）出力が”ＨＩＧＨ″ルベルにあったとする。

この状態にて、ＣＰＵ（１１）より命令語の読出し指令
（ＲＥＡＤ）が発せられたとする。今、ＣＰＵ　（１１
）が命令のフェッチサイクルであることを示す信号（Ｉ
ＦＳ）が’ＨＩＧＨ”レベルとなることにより、アンド
ゲート（４１）が成立し、且つ一時遅れて発せられるメ
モリスタート信号（ＭＥＭＳ）によりアンドゲート（４
２）が成立する。従ってオアグー）　（４７）　　・ド
ライバ（６３）　Ｔｈ介し、ローカルメモリ（２２）に
対しメモリスター　ト信号（ＭＥＭＳ−Ｌ）が発せられ
る。

ローカルメモリ（２２）に対しては既にドライバ（６１
）を介して読出し指令（几ＥＡＤ−Ｌ）が伝えられてお
り、従って、主メモリ（１２）を参照することなく高速
なローカルメモリ（２２）より所望の命令語ｆ：得ると
とが出来る。

一方、同じ状態にてオペランドデータの読出し指令（几
ＥＡＤ）あるいはオペランドデータの書込み指令（ＷＲ
Ｉ’ｌ’Ｅ）が発せられ、−特技メモリスタートＭ号（
ＭＥＭＳ）が発せられたとする。このことにより、アン
ドゲート（４５）のみが成立し、従って、オアゲート（
４８）　　・ドライバ（６６）　’ｅ介し主メモリ（１
２）に対してメモリスタート信号（ＭＥＭＳ−Ｍ）が供
給される。

コノトキ、同時ニハスインターフェースユニット（２４
）に対し共通バス（１５）の使用を許可する旨の信号′
ｆ：云えることは言うまでもない。

また、主メモリ（１２）に対しては既にドライバ（６４
）あるいは（６５）　ｅ介してそれぞれ読出しく２３）指令（ＲＥＡＤ−Ｍ）ｈるいは書込み指令（ＷＲＩＴＥ
−Ｍ）であることが伝えられており、従って所望のブー
タラ共通ハス（１５）ヲ介１．Ｃ４？！Ｕ（１１）内部
に取込むことが出来る。

ここで、ローカルメモリ（２２）・主メモリ（′１（１
２）から見て、メモリスタート信号（ＭＥＭＳ−Ｌ／Ｍ
ＩＳ−Ｍ）が出るより充分以前に読出し／書込み指令信
号（ＲＥＡＤ／Ｗ几ｉ’ｌ’Ｅ）の値が確定しているこ
とが必要であるが、このタイミング関係は第４図の回路
を追加することによってもぐずれることはな“い。

Ｎｐち、読出し／書込み指令信号が第４図に示した回路
を通過するのに要する時間はメモリスタート信号のそれ
と比べて小さい。

フリップフロップ（５１）はプログラムスティータスワ
ード（ｒ’ｓｗ）のうちマスタモードでしか更新出来な
い部分の１ビツトとして表現される。、ＰＳＷについて
は従来より周知であるため、詳細説明は省略し、第４図
においては１個のＤタイプフリップフロップ（５１）に
て表現されて（２４）いる。

」“°−゛　　−がスタートアップの過程でＰＳＷ更新命令を用いて、このフリップフロップ
（５１）　’ｅセットスる。

本発明実施例では、このフリップフロップ（５１）ｔｆ
ｉ内部バスのビット“２”（従来、ＰＡＷマスター更新
では使用されていなかったビット）に接続さねでいる。

周知の如くこの命令はマスタモードでしか動かないため
、ユーザプログラムにより故意にあるいは不注意により
このフリップフロップ（５１）の値が変えられるととは
ない。

一方、Ｏ８領域は主メモ’Ｊ（１２）の中で固定されて
いるため、アドレスレジスタ（５３）はハードワイ；ド
の定数回路であ・でも良い。

本発明実施例では２進値パ００・・・・０１″に固定し
ている。これは第３図にメモリマツプとして示した如く
、Ｏ８の最も良く使用されるルーチンが１６に〜３２に
の範囲に固定されているのに対応する。

比較器（５５）の−散出力はゲート群（υ、）へ送られ
、ローカルメモリ（２２）をアクセスするための条件の
一つと々る。また比較の結果、不一致となった際にはイ
ンバータ（５０）が働らきゲート群（宸）が成立し、主
メモＩＪ（１２）に対しメモリスタート信号が発せられ
る。

ローカルメモリ（２２）を動作さぜない場合は、フリッ
プフロップ（５２）をリセットする。このことにより、
アドレスレジスタ（５３）には非常に大きなアドレスが
セットされたことになる。

（フリップフロップ５２のＱ出力が比較器５５の最上位
ビットの入力となっている。）従って一致がとれず、ロ
ーカルメモリ（２２）へメモリスタート信号を送ること
が出来なくなる。

スタートアップ時、従来同様、磁気ディスク等の外部メ
モリから主メモリ（１２）の内容を初期設定した後、Ｏ
８けＰＳＷ設定命令を用い、【Ｏ８は未り・７スタモー
ドで動いている）フリップフロップ（５１）・（５２）
を共にセットする。

そしてローカルメモリ（２２）に与えられているアドレ
ス範１ノ１（の全体に渡り主メモＩＪ’（１２）からデ
ータ１ｒ：続出し、そのデータを同じ番地に噛［込むと
いうごく小さなルーチンを実行する。

長いデータを移動するＭＯＶＥ命令を持つ計算機である
なら、このルーチンの仕事はＭ　ＯＶ　ＢカルメモＩＪ
（２２）の全属地には主メモリ（１２）の同じ属地の内
容が誓込せれる。

次にＯ８はフリップフロップ（５１）をリセットし、従
来と同じくニーザブｒ１グラムの起動準ｆｉ）ｆｆ働き
でローカルメモＩＪ（２２）内にある命令語の読出しは
全てローカルメモリ（２２）のアクセスのみで済む与め
共通バスの負荷が軽くなりシステム性能が」二る。また
、ローカルメモリ（２２）は主メモＩＪ（１２＞より高
速に動作するためＣＰ　ＬＪ単独で見た性能も大幅に向
上する。

尚、フリップフロップ（５２）もＰＳＷの一部として作
られていることは言うまでもなく、フリップフロップ（
５１）と同様である。

以上説明の如く本発明によれば、ディレクトリイメモリ
を必要とせず、そのため従来のギャッシーメモリシステ
ムに比べ安価な情報処理装置を提供できる。また本発明
はメモリ素子の高密度化、低価格化のメリットを充分に
享受できる方式である。本発明実施例ではローカルメモ
リを８ビツト×２に構成のメモリ素子８チツプで実現し
ている、近い将来８ピツ）Ｘ８にのメモリ素子が現われることは
確実である。この場合ローカルメモリはわずか２チツプ
となってし捷う。この様にメモリ本体が小さくなってい
るときに従来の様に々い。

上記の他に本発明によれば以下に列挙する効果を有する
。

（１）　　ローカルメモリは通常高速のメモリを使用す
るため主メモリをアクセスするよりＣＰＵの命令サイク
ルタイムが速くなる。

（２）　　ＣＩ）　Ｕがローカルメモリをアクセスして
いる間、他の入出力処理装置は主メモリをアクセス出来
る。

（３）　　ＯＳ　ｉ−ＴＬＯＭでファーノ、ウェア化す
る方式に対し、Ｏ８の改良、変更が容易である。

（４）場合によってはローカルメモリの内容をダイナミ
ックに入れ替えすることが出来、システムの変化に柔軟
に対応出来る。

【図面の簡単な説明】

第１図は一般的な情報処理装置の構成例を示すブロック
図、第２１：：２＋は本発明を実施するＣ　Ｐ　Ｕ内部
の構成を示す概略ブロック図。第３図は本発明により使用される主メモリ・ローカルメ
モリのメモリマツプ、第４図は第２図におけるメモリ制
御装置内部の回路構成を示すブロック図である。Ｕ・・・・中央処理装置（ＣＰＵ）１２・・・・・・主メモリ（ＭＭＵ）１３・１４・・・・・・入出力処理装＠（ＩＯＰ）１５
・・・・・・共通バス２１・・・・・・演算制御装置（ＡＬＵ）２２・・・・
・ローカルメモ＋）　（ｉ、Ｍ、Ｕ　）２３・・・・・
・メモリコントローラ（Ｍ（、’Ｕ）２４・・・・・・
バスインターフェースユニット（ＢｉＵ）５１・５２・・・・・・フリップフロップ５３・・・・
・・アドレスレジスタ５５・・・・比較器６１〜６６・・・・　ドライバ７１・７２−・・・・ゲート群代理人弁理士　則近憲佑（ほか１名）

Claims

【特許請求の範囲】

（１）　　主メモリをアクセスするＣＰＵと、主メモリ
の持つアドレス空間の一部を自身のアドレスとし上記主
メモリの代りにＣＰＵよリアクセスされるローカルメモ
リと、上記ＣＰＵから主メモリに対するアクセス要求が
ある毎に上記アドレス空間の一部を特定するアドレスと
ＣＰＵにより生成されるアドレスとを比較することによ
り上記ローカルメモリの持つアドレスを識別するメモリ
コントローラとを有し、このコントローラから得られる
信号に基づき上記ローカルメモリあるいは主メモリをア
クセスすることを特徴とする情報処理装置。
（２）　　上記メモリコントローラは、上記ローカルメ
モリの持つアドレスを識別する比較器と、上記ローカル
メモリの動作を制御するフリップフロップとを有し、上
記フリップフロップが第１の状態にあって上記比較器が
働らいたとき、読出し指令に対しては主メモリをアクセ
スし、書込み指令に対してはローカルメモリをアクセス
する。上記フリップ７０ツブが第２の状態にあって上記比較器
が働いたとき、読出し指令に対してはローカルメモリを
アクセスし、書込み指令に対（〜では主メモリをアクセ
スすることを特徴とする特許請求の範囲第１項言ピ戟の
情報処理装置。
（３）上記メモリコントローラは、上記ローカルメモリ
の持つアドレスを識別する比較器と、上記ローカルメモ
リの動作を制御するフリップフロップとを有し、上記フ
リップフロップが第１の状態にあって上記比較器が働ら
いたとき、読出し指令に対しては主記憶をアクセスし、
書込み指令に対してはローカルメモリをアクセスする。上記フリップフロップが第２の状態にあるとき、命令語
の読出し指令に対してはローカルメモリをアクセスし、
オペランドの絖出し指令及び書込み指令に対しては主メ
モリをアクセスすることを特徴とする請求１項記載の情報処理装置。
（４）　　ＣＰＵ・主メモリが共通バスを介して接続さ
れて成る情報処理装置において、一Ｆ記ＣＰＵは演算制
御装置と、この演算制御装置とは共通バスを介さずして
接続され、上記主メモリの持つアドレスの一部全自身の
アドレスとしメ【リ」二記主Ｍの代わりに演算制御装置によりアクセスされ
るローカルメモリと、」一Ｈ己ローカ）％．’１ルメモリに割当てられる王女４の領域を特定するアドレ
スが設定されるレジスタ，」一記演算制御装置から主メ
モリに対するアクセス要求がある度に演算制御装置によ
り生成されるアドレスと上記レジスタに設定されてある
アドレス値どを比較し、ローカルメモリの持つアドレス
を識別する比較器．上ｄピル−カルメモリの動作を制御
するフリップフロップ。このフリップ７ロツプが第１の状態にあってしてはロー
カルメモリをアクセスすると共に、上記フリップフロッ
プが第２の状態にあって上記比較器が働らいたとき、読
出し指令に対してはローカルメモリをアクセスし、書込
み指令に対しては主メモリをアクセスするメモリ制御回
路から成るメモリコントローラと、、このメモリコント
ローラから得られる信号によっては上記共通バスの使用
を禁止する如く動作するバスインターフェースユニット
トラ具備することを特徴とする情報処理装置。
（５）外部メモリから得られる情報に基づき主メモリの
内容を初期設定するステップ，主メモリの記憶内容の一
部につき、それを順次読出し、ローカルメモリへ相対位
置関係を保ちながら書込むステップ，上記主メモリの一
部領域についての読出しアクセスに対してはローカルメ
モリをアクセスし、上記一部以外の領域に対する続出し
アクセス及び書込みアクセスに対しては主メモリをアク
セスして情報処理を行うステップから成ることを特徴と
する情報処理方法。
（６）外部メモリから得られる情報に基づき主メモリの
内容を初期設定する第１のステップ。ローカルメモリの動作を制御するフリップフロップを第
１の状態に設定する第２のステップ，ある数値Ａに対し
、へ福地の内容を読出し、Ａ番地に書込む操作をＡを順
次変化させながら繰返すことにより主メモリの一部領域
の内容をローカルメモリの同一番地へ省き写す第３のス
テップ，上記フリップフロップを第２の状態に設定する
第４のステップ，命令語の読出しに関し上記第３のステ
ップにてローカルメモリヘ榴き写された範囲内にあれば
ローカルメモリから読出し、範囲外にあれば主メモリよ
り読出し、更にデータのアクセスに関しては主メモリか
ら読出し、或いは主メモリへの書込みを行いユーザプロ
グラムを実行する第５のステップから成ることを特徴と
する情報処理方法。