JP2000082049A - マルチプロセッサ装置 - Google Patents

Abstract

(57)【要約】 【課題】 監視処理のために処理時間が必要、ライトバ
ックキャッシュにできないことにより処理速度の低下、
安価なキャシュメモリを使用できないためコストアップ
になる等の課題があった。 【解決手段】 ＣＰＵ１１の共有バス端子１１ａをグロ
ーバル共有バス１５ｂに接続し、ローカルキャッシュメ
モリ１２のバス端子をグローバル非共有バス１５ａに接
続し、前記グローバル共有バスを前記ＣＰＵが用いる共
有情報を記憶した外部の共有メモリ１９ｂに接続し、前
記グローバル非共有バス１５ａを前記ＣＰＵが用いる非
共有情報を記憶した外部の非共有メモリ１９ａに接続し
たものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は複数のプロセッサ
ユニットをグローバルバスに接続したマルチプロセッサ
装置に関するものである。

【０００２】

【従来の技術】図２１は従来のマルチプロセッサ装置を
示すブロック図である。図において、１，１Ａはプロセ
ッサユニットであり、各プロセッサはＣＰＵ５とライト
スルー機能で、かつ書き込み監視機能を有するキャッシ
ュメモリ６を有している。各プロセッサ１，１Ａのキャ
ッシュメモリ６は、共通のグローバルバス２に接続さ
れ、このグローバルバス２はインタフェース３を介して
外部メモリ４に接続されている。なお、ここで問題とし
ているのはデータキャッシュであり、命令キャッシュは
問題としないので図示を省略する。

【０００３】次の動作について説明する。ＣＰＵ５は処
理に必要なデータをグローバルバス２、インタフェース
３を介して外部メモリ４との間でやり取りを行うが、そ
のグローバルバス２、インタフェース３は処理動作速度
が遅いため、この速度がボトルネックとなり、ＣＰＵ５
は本来の処理速度が出なかった。

【０００４】そこで、ＣＰＵ５がよく使う外部メモリ４
の内容を該ＣＰＵの近くで保持することにより速度向上
を計る手法が考えられた。ローカルキャッシュメモリ６
は、ＣＰＵ５の近くに設けられ該ＣＰＵがよく使う外部
メモリ４の内容を記録したメモリである。

【０００５】以下、このローカルキャッシュメモリ６の
動作について記述する。 １．ローカルキャッシュメモリによる読み出し。いま、
ＣＰＵ５が外部メモリ４の００１３番地を読みにいった
場合、ローカルキャッシュメモリ６は自身が００１３番
地の内容をもっているかを確認する。もしあれば、ＣＰ
Ｕ５に対して００１３番地の内容を返す。その結果、Ｃ
ＰＵ５は動作の遅いグローバルバス２、インタフェース
３を使用しないで高速に動作できる。

【０００６】もし、００１３番地の内容がローカルキャ
ッシュメモリ６の中にない場合、ローカルキャッシュメ
モリ６は自分自身がもっているＣＰＵ５が今後当分の間
使用しないであろうメモリの内容を選び出し（選出法は
この発明の本質ではないので説明を省略する）、これを
消去（後述するがメモリに書き込み後キャッシュから消
去）して、空いたところに００１３番地とその内容を転
送する。こうすることにより、ＣＰＵ５が２回目以降、
００１３番地を読みにいった場合、ローカルキャッシュ
メモリ６が００１３番地の内容を持っているので、高速
に読み出すことができる。この機構をパージという。

【０００７】２．ローカルキャッシュメモリによる書き
込み。ＣＰＵ５が外部メモリ４に対して書き込みを実施
する場合、二つの方法がある。一つはライトバック法
（Ｗｒｉｔｅ Ｂａｃｋ）と呼ばれる方法で、もう一つ
はライトスルー法（Ｗｒｉｔｅ Ｔｈｒｏｕｇｈ）と呼
ばれる方法である。

【０００８】まず、ライトスルー法について説明する。
ＣＰＵ５が外部メモリ４の００１３番地に対して書き込
みをしたとき、読み込みの時と同様にローカルキャッシ
ュメモリ６が００１３番地の内容を持っているかどうか
を確認する。ローカルキャッシュメモリ６が００１３番
地の内容をもっていれば該ローカルキャッシュメモリ内
の００１３番地の内容を書き換えると共に、外部メモリ
４に対しても書き換えを実施する。ローカルキャッシュ
メモリ６が００１３番地の内容を持っていない場合は、
ローカルキャッシュメモリ６はＣＰＵ５が使用しないと
判断した他の内容を消去し、空いた場所に００１３番地
の内容を書くと共に外部メモリ４にも書き込む。この結
果、書き込みの度に動作の遅いグローバルバス２、イン
タフェース３を使用することになる。

【０００９】次にライトバック法について説明する。こ
のライトバック法はライトスルー法とは書き込みのタイ
ミングが異なる。すなわち、書き込み時、ローカルキャ
ッシュメモリ６には書き込みを実施するが、外部メモリ
４に書き込みはせず、ローカルキャッシュメモリ６がこ
の内容をパージするときに書き込む。この結果、パージ
するときのみ、動作の遅いグローバルバス２、インタフ
ェース３を使用することになり、ライトスルー法より処
理動作が速くなる。

【００１０】３．マルチプロセッサ装置でのローカルキ
ャッシュメモリの応用について上記ローカルキャッシュ
メモリをマルチプロセッサで応用する場合、ライトスル
ー法で処理し、かつ他のＣＰＵの書き込み内容を監視す
る「監視機能」を持たなければならない。

【００１１】まず、ライトスルー法を使用しなければな
らない理由（つまり、ライトバック法ではいけない理
由）は、ライトバック法で００１３番地を書き込んだ場
合、その内容がパージされるまで外部メモリ４に書き込
まれない。その結果、他のＣＰＵが００１３番地を読み
にいってもパージされるまで他のＣＰＵは古い内容しか
読めないからである。

【００１２】一方、ライトスルー法にしたとしても、他
のＣＰＵが００１３番地の内容を持っていた場合、その
内容は変化されない。従って、ローカルキャッシュメモ
リ６は他のローカルキャッシュメモリの書き込みを監視
し、書き込みがあった場合、自分がもっているローカル
キャッシュメモリのアドレス情報と比較して同じ内容が
あった場合にこの内容を無効化しなければならなくな
る。

【００１３】マルチプロセッサ装置でのキャッシュメモ
リ構成では、このローカルキャッシュメモリごと、また
はローカルキャッシュメモリと共有メモリとの間の同一
性を保つため、これまでいろいろな方法が考えられた。
例えば、特公平２−２２７５７号公報及び特公平４−１
７５９４６号公報は、データの共有／非共有によってア
クセスするメモリを分け、共有データを上記方法で書き
込みを監視し、これによって、ローカルキャッシュメモ
リを無効化する技術を採用している。

【００１４】米国特許明細書第４９３９６４１号公報
は、キャッシュメモリの中に共有／非共有情報を置き、
非共有ならライトバック法で、共有ならライトスルー法
でキャッシュを読み書きする方法が紹介されている。こ
れらをまとめて「書き込み監視付き」マルチプロセッサ
および、キャッシュメモリという構成は、数限りないほ
どあり、中には「監視機能つき」を前提条件としたもの
がある。

【００１５】

【発明が解決しようとする課題】従来のマルチプロセッ
サ装置は以上のように構成されているので、次のような
課題があった。

【００１６】一つ目は監視処理のための時間。監視処理
が書き込みの度に実施されると、その処理の間、ＣＰＵ
はローカルキャッシュメモリを使用できなくなり、ＣＰ
Ｕの動作速度が落ちる結果になる。例えば、ある処理の
読み込み数が１，０００，０００回、１読み込みあたり
１クロック（Ｃｌｏｃｋ）、書き込み数が１０，０００
回、１書き込みあたり（ライトスルーであるため、すべ
ての書き込みをバスを通して実施するとして）４クロッ
ク、書き込みに対する監視処理に２クロックかかったと
する。この処理を５つのＣＰＵが同時に行った場合、全
ＣＰＵの書き込みが５［ＣＰＵ］×１０，０００［回］
＝５０，０００回になるため、監視処理が１００，００
０クロック必要となる。監視処理を除いた時間が１, ０
００, ０００＋１０，０００×４＝１，０４０，０００
クロックであるため、監視処理のために処理時間が１０
％近く長くなることになる。

【００１７】同じ例で、書き込み回数が２００回であっ
た場合の監視処理を除いた処理時間は１，０８０，００
０クロックとなり、監視処理の時間は２００，０００ク
ロックとなり２０％程度長くなる。更に書き込み回数２
００回かつ１０のＣＰＵであった場合、その監視処理の
時間は４００，０００クロックとなり、４０％近く長く
なる。上記の例のように一般に、監視処理時間はＣＰＵ
およびキャッシュメモリの数と、その書き込み回数に比
例する。

【００１８】二つ目はライトバックキャッシュにできな
いことによる処理速度の低下。上記と同じ処理を実施し
て、書き込み処理のうち５０％がキャッシュメモリにヒ
ットしたとし、そのときの書き込み処理の時間が１クロ
ックであったとすると、その処理時間（監視時間を除い
た）は１，０００，０００×１クロック＋１０，０００
×５×４クロック＝１，０２５，０００クロックとな
り、２％程度短くなる。書き込み回数が倍になった場
合、同様に１，０５０，０００クロックとなり、同様に
３％程度短くなる。ヒット率が高くなれば、ライトバッ
クキャッシュの時間は更に短くなる。しかし、マルチプ
ロセッサでは、前途のごとく、ライトバックキャッシュ
では他のＣＰＵは古い内容しか読めないため、速度の遅
くなるライトスルーキャッシュしか使用できなかった。

【００１９】三つ目はコストの問題。もし仮に、書き込
み監視機能つきマルチプロセッサシステムを１チップに
ついて実現した場合、この監視処理は、キャッシュメモ
リの機能を増やすことになる。監視機能の追加はこれま
でライブラリ化されている通常のキャッシュメモリが使
えないまたは改定を要することを意味する。仮に改定を
要する場合はその分だけ設計時間の増大となる。また、
機能付加によってチップレイアウト面積は増加する。設
計時間の増大、レイアウト面積の増大の結果、チップ開
発コスト、作成コストともに上昇する。

【００２０】この監視処理をチップ外部部品で調達する
にも問題がある。もし、単なるライトキャッシュまたは
ライトスルーのみのキャッシュであれば、安価で手に入
る。これは、現在シングルプロセッサの需要が多く、し
かもシングルプロセッサの書き込み監視を必要としない
からである。

【００２１】しかし、上記のような何らかの「書き込み
監視」機能付きのキャッシュメモリはなかなか安価には
入手できない。これは、現在マルチプロセッサが特殊分
野でしか活用されず、その市場が小さく、その結果、部
品は少量生産となり、高くなるからである。

【００２２】この発明は上記従来の課題を解消するため
になされたもので、キャッシュメモリの書き込み監視処
理を必要とせず、バスの負荷軽減、データキャッシュの
負荷軽減を図り、データキャッシュの高速化処理を実現
したマルチプロセッサ装置を得ることを目的とする。

【００２３】

【課題を解決するための手段】この発明に係るマルチプ
ロセッサ装置は、共有バス端子と非共有バス端子とを有
するＣＰＵと、前記非共有バス端子に接続され自己のＣ
ＰＵのみに用いる非共有情報を記憶したローカルキャッ
シュメモリとを備えたプロセッサユニットと、複数の前
記プロセッサユニットのそれぞれのＣＰＵの共有バス端
子をグローバル共有バスに接続するローカル共有バス
と、複数の前記プロセッサユニットのそれぞれのローカ
ルキャッシュメモリのバス端子をグローバル非共有バス
に接続するローカル非共有バスと、前記グローバル共有
バスを前記全てのプロセッサユニットのＣＰＵが用いる
共有情報を記憶した外部の共有メモリに接続する共有イ
ンタフェースと、前記グローバル非共有バスを前記全て
のプロセッサユニットのＣＰＵが用いる非共有情報を記
憶した外部の非共有メモリに接続する非共有インタフェ
ースとを備えたものである。

【００２４】この発明に係るマルチプロセッサ装置は、
共有インタフェースの内部側におけるグローバル共有バ
スの途中にグローバル共有キャッシュメモリを設けたも
のである。

【００２５】この発明に係るマルチプロセッサ装置は、
グローバル共有バスとグローバル非共有バスを、共有情
報記憶領域と非共有情報記憶領域とを有する外部のメモ
リに接続する共用インタフェースを備えたものである。

【００２６】この発明に係るマルチプロセッサ装置のロ
ーカルキャッシュメモリは、ライトスルー機能を有する
ものである。

【００２７】この発明に係るマルチプロセッサ装置のロ
ーカルキャッシュメモリは、ライトバック機能を有する
ものである。

【００２８】この発明に係るマルチプロセッサ装置は、
共有バス端子と非共有バス端子とを有するＣＰＵと、前
記非共有バス端子に接続され自己のＣＰＵのみに用いる
非共有情報を記憶したローカルキャッシュメモリとを備
えたプロセッサユニットと、その複数のプロセッサユニ
ットのそれぞれの共有バス端子を接続した総合共有バス
端子および非共有バス端子を接続した総合非共有バス端
子を有する複数の再帰プロセッサユニットと、複数の前
記再帰プロセッサユニットのそれぞれの総合共有バス端
子をグローバル共有バスに接続するローカル共有バス
と、前記複数の前記再帰プロセッサユニットのそれぞれ
の総合非共有バス端子をグローバル非共有バスに接続す
るローカル非共有バスと、前記グローバル共有バスを前
記全てのプロセッサユニットのＣＰＵが用いる共有情報
を記憶した外部の共有メモリに接続する共有インタフェ
ースと、前記グローバル非共有バスを前記全てのプロセ
ッサユニットのＣＰＵが用いる非共有情報を記憶した外
部の非共有メモリに接続する非共有インタフェースとを
備えたものである。

【００２９】この発明に係るマルチプロセッサ装置は、
共有バス端子と２つ以上の非共有バス端子とを有するＣ
ＰＵと、前記各非共有バス端子に接続され自己のＣＰＵ
のみに用いる非共有情報を記憶したローカルキャッシュ
メモリとを備えたプロセッサユニットと、複数の前記プ
ロセッサユニットのそれぞれのＣＰＵの共有バス端子を
グローバル共有バスに接続するローカル共有バスと、前
記複数の前記プロセッサユニットのそれぞれの２つ以上
のローカルキャッシュメモリの非共有バス端子を別個独
立したグローバル非共有バスに接続するローカル非共有
バスと、前記グローバル共有バスを前記全てのプロセッ
サユニットのＣＰＵが用いる共有情報を記憶した外部の
共有メモリに接続する共有インタフェースと、前記グロ
ーバル非共有バスを前記全てのプロセッサユニットのＣ
ＰＵが用いる非共有情報を記憶した外部の別個独立した
非共有メモリに接続する非共有インタフェースとを備え
たものである。

【００３０】この発明に係るマルチプロセッサ装置は、
共有バス端子と非共有バス端子および外部装置バス端子
とを有するＣＰＵと、前記各非共有バス端子に接続され
自己のＣＰＵのみに用いる非共有情報を記憶したローカ
ルキャッシュメモリとを備えたプロセッサユニットと、
前記プロセッサユニットのＣＰＵの共有バス端子をグロ
ーバル共有バスに接続するローカル共有バスと、前記ロ
ーカルキャッシュメモリの非共有バス端子をグローバル
非共有バスに接続するローカル非共有バスと、前記外部
装置バス端子をグローバル外部装置バスに接続するロー
カル外部装置バスと、前記グローバル共有バスを前記全
てのプロセッサユニットのＣＰＵが用いる共有情報を記
憶した外部の共有メモリに接続する共有インタフェース
と、前記グローバル非共有バスを前記全てのプロセッサ
ユニットのＣＰＵが用いる非共有情報を記憶した外部の
非共有メモリに接続する非共有インタフェースと、前記
グローバル外部装置バスを前記全てのプロセッサユニッ
トのＣＰＵが用いる共有情報を記憶した外部の共有メモ
リに接続する外部装置インタフェースとを備えたもので
ある。

【００３１】この発明に係るマルチプロセッサ装置は、
ローカルキャッシュメモリの入力側または出力側に接続
したローカルメモリを備えたものである。

【００３２】この発明に係るマルチプロセッサ装置は、
アドレス端子、データ端子、コントロール端子を有する
ＣＰＵ本体と、前記アドレス端子からのアドレス情報を
入力とし、共有／非共有かを判断する共有／非共有判定
回路と、この共有／非共有判定回路からの出力を入力と
し、共有の場合には前記ＣＰＵ本体の各バス端子を共有
バス端子に接続し、非共有の場合には前記ＣＰＵ本体の
各バス端子を非共有バス端子に接続する共有／非共有バ
ス選択装置と、前記非共有バス端子に接続され自己のＣ
ＰＵのみに用いる非共有情報を記憶したローカルキャッ
シュメモリとを備えたＣＰＵを用いるものである。

【００３３】この発明に係るマルチプロセッサ装置の共
有／非共有判定回路は、入力がアドレスの上位、出力が
そのアドレスブロックの共有／非共有判定であるＲＡＭ
である。

【００３４】この発明に係るマルチプロセッサ装置の共
有／非共有判定回路は、ＣＰＵの近傍のポインタテーブ
ルの中に備えられた共有／非共有ビットを直接または間
接的に送られることにより、セグメントごとに共有／非
共有を判定するものである。

【００３５】この発明に係るマルチプロセッサ装置のＣ
ＰＵは、メモリアクセス時のセグメント情報からデータ
の共有／非共有を判断してアクセスするバスを決定する
ものである。

【００３６】この発明に係るマルチプロセッサ装置のＣ
ＰＵは、ユーザーの情報から共有／非共有データを別々
の命令でアクセスさせることよってバスを選択するもの
である。

【００３７】この発明に係るマルチプロセッサ装置は、
異なるＣＰＵの各バス端子を、グローバル非共有バスと
グローバル共有バスおよびグローバル外部装置バスに接
続したものである。

【００３８】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
ルチプロセッサ装置の構成を示すブロック図であり、ラ
イトバックキャッシュ使用、共有キャッシュなしの場合
である。

【００３９】ここで、まず、「共有」とは、各ＣＰＵが
使用・転送・格納する資源でなく、単に「共有データ」
を転送・格納する資源である。また、「非共有」とは単
一ＣＰＵのみが使用・転送・格納する資源でなく、単に
「非共有データ」を転送・格納する資源である。単一Ｃ
ＰＵのみが使用する資源を「専用」資源とし、複数のＣ
ＰＵが使用する資源を「共用」資源とする。

【００４０】図１において、１１は命令又はアクセスし
ようとするアドレスによって読み書きするデータが共有
データか、非共有データかを判断し、その結果によって
バスを選択することが可能な装置を備えた第ｉＣＰＵで
ある。この判断方法については実施の形態１０以降で説
明する。この第ｉＣＰＵ１１は第（ｉ，１）共有バス端
子と第（ｉ，１）非共有バス端子をもち、これらは命令
またはアクセスしようとするＣＰＵが共有データか非共
有データかを判断することによりバスが選択されるよう
になっている。

【００４１】１２は、他のＣＰＵからの書き込み監視機
能をもたない第（ｉ，１）ローカルキャッシュメモリで
ある。ここで、第（ｉ，１）ローカルキャッシュメモリ
１２はデータの受け渡しのみを実施する。これは、前述
のごとく、プログラムは原則書きかえる必要がないため
で、この図には命令キャッシュ（Ｉｎｓｔｒｕｃｔｉｏ
ｎ Ｃａｃｈｅ）は省略されている。この第（ｉ，１）
ローカルキャッシュメモリ１２は、第（ｉ，１）ＣＰＵ
側バス端子１２ａと第（ｉ，１）ＣＰＵ外部側バス端子
１２ｂをもつ。第（ｉ，１）ＣＰＵ側バス端子１２ａは
第（ｉ，１）非共有バス端子１１ｂに接続されている。
この第（ｉ，１）ローカルキャッシュメモリ１２は第ｉ
ＣＰＵ１１の専用資源である。

【００４２】１３ａは、第（ｉ，１）ローカルキャッシ
ュメモリ１２の第（ｉ，１）外部側バス端子１２ｂに接
続された第（ｉ，１）ローカル非共有バス、１３ｂは第
ｉＣＰＵ１１の第（ｉ，１）共有バス端子１１ａに接続
された第（ｉ，１）ローカル共有バスである。

【００４３】１４は第ｉＣＰＵ１１、第（ｉ，１）ロー
カルキャッシュメモリ１２、第（ｉ，１）ローカル非共
有バス１３ａ、第（ｉ，１）ローカル共有バス１３ｂを
含む第ｉプロセッサユニットである。

【００４４】第ｉプロセッサユニット１４は第（ｉ，
１）ユニット非共有バス端子１４ａと第（ｉ，１）ユニ
ット共有バス端子１４ｂをもち、それぞれの端子は第
（ｉ，１）ローカル非共有バス１３ａと第（ｉ，１）ロ
ーカル共有バス１３ｂに接続されている。ここでプロセ
ッサユニットの総数をＩ個とする。１４Ａは第ｉプロセ
ッサユニット１４の隣にある第ｉ＋１プロセッサユニッ
トであり、第ｉプロセッサユニット１４と同一構成であ
る。

【００４５】１５ａは第１グローバル非共有バスであ
り、第ｉプロセッサユニット１４の第（ｉ，１）ユニッ
ト非共有バス端子１４ａに接続されている。この第１グ
ローバル非共有バス１５ａは、各ＣＰＵから外部の非共
有メモリ１９ａへ非共有データを転送するためのバスで
ある。各ローカル非共有バス端子１４ａからのアクセス
要求に対して調停を実施する図示せぬバスアービタ装置
を備えている。この資源は各ＣＰＵ（プロセッサユニッ
ト）共用である。

【００４６】１５ｂは第１グローバル共有バスであり、
第ｉプロセッサユニット１４の第（ｉ，１）ユニット共
有バス端子１４ｂに接続されている。この第１グローバ
ル共有バスは、各ＣＰＵから外部の共有メモリ１９ｂへ
の共有データの転送をするためのバスである。この第１
グローバル共有バス１５ｂは、各ローカル共有バス端子
１４ｂからのアクセス要求に対して調停を実施する図示
せぬバスアービタ装置を備えている。この資源は各ＣＰ
Ｕ（プロセッサユニット）共用である。

【００４７】１７ａは第１非共有インタフェースであ
り、ここから外部の非共有メモリ１９ａなどとアクセス
する。この資源は各ＣＰＵ（プロセッサユニット）共用
である。

【００４８】１７ｂは第１共有インタフェースであり、
ここから外部の共有メモリ１９ｂなどとアクセスする。
この資源は各ＣＰＵ（プロセッサユニット）共用であ
る。

【００４９】上記非共有メモリ１９ａは非共有データを
格納するメモリである。この非共有メモリ１９ａは各プ
ロセッサユニット専用でなく、各プロセッサユニットで
共用であってかまわない。この（共用の）非共有メモリ
１９ａへの各ＣＰＵからの書き込み領域は、たとえばア
ドレスで分割されているものとする。具体的には、たと
えば非共有メモリ１９ａがアドレス００００〜７ＦＦＦ
までに割り当てられていたとすると、第１ＣＰＵはその
使用する領域を００００〜０ＦＦＦ、第２ＣＰＵはその
使用する領域を１０００〜１ＦＦＦといった具合に割り
当てられているものとする。従って、この例で非共有メ
モリ１９ａの領域を００００〜０ＦＦＦは第１ＣＰＵ
「専用」になる。

【００５０】１９ｂは共有メモリである。この共有メモ
リは共有データを格納するためのメモリである。この共
有メモリと非共有メモリのアドレスマップ上の領域は重
ならないようにする。

【００５１】（上記の構成におけるインタフェースから
外の世界の制約）ここで、第１非共有インタフェース１
７ａと第１共有インタフェース１７ｂから先のバス構成
についてはこの発明の本質ではない。従って、あるメモ
リブロックは第１非共有インタフェース１７ａ経由しか
読めないようにしても良いし、また、別のメモリブロッ
クはどちらからも読めるようにしても良い。ただし、共
有データがおかれるメモリブロックは第１共有インタフ
ェース経由でアクセスできるようにしておき、非共有デ
ータは同じように第１非共有インタフェース経由でアク
セスしなければならない。

【００５２】以下、説明のため便宜上共有メモリ１９ｂ
と非共有メモリ１９ａが図のように置かれた場合につい
て説明する。

【００５３】（非共有データ・ワークエリアの説明）本
発明は、該当処理しか使わない内容（ワークエリアの内
容）をローカルキャッシュで閉じさせ、さらに複数の処
理で使用する内容は一つのメモリにのみ書いて各ローカ
ルキャッシュにはいれないようして、書き込み監視処理
をなくすことにより高速化及び低コスト化を図るように
したもので、ここでは、５つのＣＰＵが５科目の平均点
を求めるプログラムを例にとって説明する。

【００５４】マルチプロセッサにおけるメモリの内容に
は書き込み共有すべき内容と書き込み共有する必要のな
い内容がある。例えば、ある得点データベースがあり、
５つのＣＰＵが「英語」「数学」「国語」「理科」「社
会」の平均点を求めるものとする。

【００５５】このとき、「英語」の総得点を格納するメ
モリと、サンプル数を格納するメモリが必要になるが、
これらは他の「数学」等の平均点を求めるのには必要が
ない。これら他の処理に必要でない格納領域を一般にワ
ークエリアという。このワークエリアの内容は、他のＣ
ＰＵが知る必要がないので第（ｉ，１）ローカルキャッ
シュメモリ１２に格納するようにする。

【００５６】この動作を説明する。ＣＰＵはワークエリ
アにアクセスしにいくとき、ＣＰＵはこのアクセスを
「非共有データ」と判断し、第（ｉ，１）ＣＰＵ非共有
バス端子を選択しアクセスを実施する。第（ｉ，１）ロ
ーカルキャッシュメモリ１２は、ＣＰＵからのアクセス
情報に従い、該当アドレスの内容があるかを検索し、あ
ればその内容をＣＰＵに返す。該当アクセスの内容がな
い場合、キャッシュメモリは第（ｉ，１）ローカル非共
有バス１３ａ，第１グローバル非共有バス１５ａ，第１
非共有インタフェース１７ａを経由して、非共有メモリ
１９ａにアクセスを要求する。

【００５７】調停によって、第１グローバル非共有バス
１５ａがあき、第（ｉ，１）ローカルキャッシュメモリ
１２が非共有メモリ１９ａの該当アドレスを取り出した
とき、第（ｉ，１）ローカルキャッシュメモリ１２はそ
の内容のコピーを取り込む。この時、非共有メモリ１９
ａの非共有領域は、各ＣＰＵで「専用に」なっているた
め、他のＣＰＵからの書き込みもなく、各ＣＰＵへの影
響もない。

【００５８】２回目以降、第（ｉ，１）ローカルキャッ
シュメモリ１２が取り込んだアドレスの内容を持ってい
る間は、第ｉＣＰＵ１１は第（ｉ，１）ローカルキャッ
シュメモリ１２にのみアクセスする。また、この第
（ｉ，１）ローカルキャッシュメモリ１２の内容は他の
ＣＰＵが知る必要がないので、たとえ第（ｉ，１）ロー
カルキャッシュメモリ１２の内容が書き変わったとして
も他のＣＰＵは第（ｉ，１）ローカルキャッシュメモリ
１２を書き込み監視する必要がない。

【００５９】（共有データの説明とその動作）一方、こ
のあと各科目の総平均点から、各科目の難易度を知るた
め、偏差値を取ったとする。このとき、求められた各科
目の平均点は偏差値を求めるために必要なので共有すべ
きである。これら後の他のＣＰＵ（他の処理）が必要と
する内容は第（ｉ，１）ローカル共有バス１３ｂから第
１グローバル共有バス１５ｂ、第１共有インタフェース
１７ｂを通して共有メモリ１９ｂとアクセスし、ローカ
ルキャッシュメモリ１２に格納しない。

【００６０】この動作を説明する。第ｉＣＰＵ１１は共
有データと判断し、これによって第（ｉ，１）ＣＰＵ共
有バス端子１１ａを選択する。これに接続されている第
（ｉ，１）ローカル共有バス１３ｂから、第ｉＣＰＵ１
１は第１グローバル共有バス１５ｂ，第１共有インタフ
ェース１７ｂを経由して共有メモリ１９ｂにアクセスを
要求する。調停によって、第１グローバル共有バス１５
ｂがあき、第ｉＣＰＵ１１が共有メモリ１９ｂの該当ア
ドレスを取り出す。

【００６１】この動作が書き込みであった場合、書き込
み監視装置が要らないことについて説明する。第ｉＣＰ
Ｕ１１からの書き込みが完了した段階で、共有メモリ１
９ｂはもっとも最新の書き込み情報が格納されているこ
とになる。一方、その直後に他のＣＰＵが同じアドレス
のデータを共有メモリ１９ｂに読みにいくとき、共有メ
モリ１９ｂは確実に最新の内容をもっており、他のＣＰ
Ｕは最新の内容を得ることができる。また、共有データ
を取り込むローカルなキャッシュメモリがどこにもない
ので、これまで並列処理では暗黙の了解となっていた書
き込み監視を実施する必要がない。

【００６２】（共有と非共有をわけ、共有をキャッシュ
メモリに取り込まないことの効果１）ワークエリアの内
容は書き換えの度に他のＣＰＵが書き換えられたことを
知る必要がないので、第（ｉ，１）ローカルキャッシュ
メモリ１２はライトスルーキャッシュである必要がな
く、ライトバックキャッシュであってよい。つまり、ワ
ークエリアの内容は第（ｉ，１）ローカルキャッシュメ
モリ１２の中で閉じることとなる。通常、ワークエリア
のアクセス回数は非常に多い。

【００６３】なお、この第（ｉ，１）ローカルキャッシ
ュメモリ１２に書き込む内容は、処理のはじめから終わ
りまで書き込みを必要としない内容（定数等）も第
（ｉ，１）ローカルキャッシュメモリ１２経由でアクセ
スしても良い。これは、内容を変更しないため、他の処
理に影響しないからである。

【００６４】（共有と非共有をわけ、共有をキャッシュ
メモリに取り込まないことの効果２）共有すべき内容と
非共有の内容によってアクセスする内容を分けることに
より、第（ｉ，１）ローカルキャッシュメモリ１２は監
視機能のいらないライトバックキャッシュで良いことが
判った。そこで、読み込み１，０００，０００回、この
うち５，０００回が共有バス経由、書き込み１０，００
０回、このうち５，０００回が共有バス経由とし、ロー
カルキャッシュ経由の読み書きはライトバックキャッシ
ュを使用したとして、１クロック、共有バス経由の読み
書きは４クロックかかるものとすると、この処理にかか
る時間は（９９５，０００＋５，０００）×１＋（５，
０００＋５，０００）×４＝１，００４，０００クロッ
クとなり、従来の監視機能を必要とする場合の時間１，
１４０，０００に比べ約１０％程度速くなることが判
る。

【００６５】また、従来ではライトスルーキャッシュで
しか対応できなかったが、この実施の形態１ではローカ
ルキャッシュはライトバックキャッシュとライトスルー
キャッシュのいずれもが使える（性能的にはライトバッ
クキャッシュの方がよいが何らかの設計的理由でライト
スルーキャッシュにしてもよい）。

【００６６】（共有と非共有をわけ、共有をキャッシュ
メモリに取り込まないことの効果３）先に示したように
第（ｉ，１）ローカルキャッシュメモリ１２は、マルチ
プロセッサに関する特殊な書き込み監視を必要としな
い。これは、高価なマルチマイクロプロセッサ専用のキ
ャッシュメモリを使用せず、汎用のキャッシュメモリを
使えることを意味する。この機能を持たないキャッシュ
メモリを使用することにより、コストを削減できる。

【００６７】実施の形態２． ライトバックキャッシュ使用、共有キャッシュありの場
合 図２は発明の実施の形態２に係るマルチプロセッサ装置
を示すブロック図であり、前記図１に示した実施の形態
１と同一の部分については同一符号を付して重複説明を
省略する。この実施の形態２では第１共有インタフェー
ス１７ｂより内部において第１グローバル共有バス１５
ｂの途中に第１グローバル共有キャッシュメモリ１６を
設けたものである。

【００６８】この構成では、第ｉＣＰＵ１１が第１グロ
ーバル共有キャッシュメモリ１６に書き込みを実施した
直後に第（ｉ＋１）ＣＰＵ（不図示）が同じアドレスの
内容を読みにいっても、第１グローバル共有キャッシュ
メモリ１６の直前に更新された内容を取り込むことにな
るので、新しい内容が読み込める。また、第１グローバ
ル共有キャッシュメモリ１６を搭載することで処理を更
に高速化できる。

【００６９】そこで、共有データの読み書きは、第１グ
ローバル共有キャッシュメモリ１６があることにより、
２クロックで実施するものとして、実施の形態１と同じ
処理で時間を比較すると、処理時間は（９９５，０００
＋５，０００）×１＋（５，０００＋５，０００）×２
＝１，００２，０００クロックとなり、実施の形態１に
比べ若干ではあるが速くなる。しかし、これはあくまで
も共有データの読み書きが少ない場合で、一般に、共有
データの読み書きが多い場合、実施の形態２の方が速く
なる。

【００７０】実施の形態３． ライトバックキャッシュ使用、インタフェース１個の場
合 図３は発明の実施の形態３に係るマルチプロセッサ装置
を示すブロック図であり、前記図１に示した実施の形態
１と同一の部分については同一符号を付して重複説明を
省略する。この実施の形態３では第１グローバル非共有
バス１５ａと第１グローバル共有バス１５ｂを共有イン
タフェース３７を介して共有／非共有メモリ３９に接続
したもので、この共有／非共有メモリ３９は共有／非共
有領域が重ならないようになっている。

【００７１】次に動作について説明する。第ｉＣＰＵ１
１が非共有データにアクセスする場合、まず第（ｉ，
１）ＣＰＵ非共有バス端子から、第（ｉ，１）キャッシ
ュメモリ１２にアクセス要求をする。第（ｉ，１）キャ
ッシュメモリ１２は自分自身にアクセスし、内容が存在
しない場合は第１グローバル非共有バス１５ａ、共有イ
ンタフェース３７を経由して共有／非共有メモリ３９の
第ｉＣＰＵ１１の専用の非共有領域にアクセスしにい
く。この第ｉＣＰＵ１１の「専用の」非共有領域は他の
ＣＰＵからの書き込みをしないし、第ｉＣＰＵ１１自身
も他のＣＰＵの領域に書き込みにいかない。また、この
第ｉＣＰＵ１１専用の非共有領域は、共有領域としての
書き込みをしないので、第ｉＣＰＵ１１に対して書き込
みデータは１００％保証される。したがって、当然書き
込み監視は要らない。

【００７２】一方、共有データアクセスの場合は、第ｉ
ＣＰＵ１１はＣＰＵ共有バス端子からアクセスを開始
し、第１グローバル共有バス１５ｂ、共有インタフェー
ス３７を経由して共有／非共有メモリ３９の割り当てら
れた共有領域へアクセスする。共有データが書き込まれ
た場合、内容は即座に他のＣＰＵの読み込みに反映され
るので、書き込み監視は要らない。

【００７３】この方法では共有インタフェース３７に共
有データと非共有データの両方が通ることになる。しか
し特に第（ｉ，１）ローカルキャッシュメモリ１２への
ヒット率が高く、また、共有データの読み書きが少ない
場合、バスの使用率が低くなり、この方法は有効とな
る。

【００７４】マルチマイクロプロセッサ系を一つのチッ
プに収納したい場合、面積を少しでも小さく設計しなけ
ればならない。要求された面積を満足しなければなら
ず、バスを２本も走らすことができない場合、図４に示
すように、第１グローバル非共有バス１５ａと第１グロ
ーバル共有バス１５ｂを１つにして第１グローバルバス
３５とすることができる。この実施の形態３は実施の形
態２と同様の効果を示すが、実施の形態３の方がバス使
用率が高くなるので、処理がやや遅くなる。

【００７５】実施の形態４．ライトバックキャッシュ使
用、インタフェース１個、共有キャッシュ付きの場合 図５は発明の実施の形態４に係るマルチプロセッサ装置
を示すブロック図であり、前記図３に示した実施の形態
３と同一の部分については同一符号を付して重複説明を
省略する。この実施の形態４では共有インタフェース３
７より内部において第１グローバル共有バス１５ｂの途
中に第１グローバル共有キャッシュメモリ１６を設けた
ものである。

【００７６】このような形態が有効なのはローカルキャ
ッシュメモリ１２のヒット率が高く（バス使用率が低
く）、また共有データの読み書きが多い場合である。こ
のときに面積縮小を図るためにこのような構成を取って
もよい。この実施の形態４は実施の形態２と同様の効果
を示すが、実施の形態４の方がバス利用率が高くなるの
でやや遅くなる。

【００７７】また、図６に示すように、第１グローバル
非共有バス１５ａと第１グローバル共有バス１５ｂを１
つにして第１グローバルバス３５としてもよい。この場
合、第１グローバルバス３５の途中に設けた第１グロー
バルキャッシュメモリ１６は非共有データも取り込むこ
ととなるため、なるべく大容量の方がよい。なお、この
実施の形態４も原理的には実施の形態３と同じなので、
書き込み監視は一切必要としない。

【００７８】実施の形態５． 再帰的構成の場合 図７は発明の実施の形態５に係るマルチプロセッサ装置
を示すブロック図であり、この実施の形態５では実施の
形態１に示すプロセッサユニット１４，１４Ａ・・の複
数により再帰プロセッサユニット５４，５４Ａを構成し
たものである。５４ａは第１（再帰）ユニット非共有バ
ス端子であり、これは第（ｉ，１）ユニット非共有バス
端子１４ａと同等、５４ｂは第１（再帰）ユニット共有
バス端子であり、これは第（ｉ，１）ユニット共有バス
端子１４ｂと同等である。

【００７９】５５ａは第１（再帰）グローバル非共有バ
スであり、これは第１グローバルバス１５ａと同等、５
５ｂは第１（再帰）グローバル共有バスであり、これは
第１グローバル共有バス１５ｂと同等である。

【００８０】５７ａは第１（再帰）非共有インタフェー
スであり、これは第１非共有インタフェース１７ａと同
等、５７ｂは第１（再帰）共有インタフェースであり、
これは第１共有インタフェース１７ｂと同等である。

【００８１】図から明らかなように、実施の形態１のプ
ロセッサユニット１４と、再帰プロセッサユニット５４
の構造は再帰的に同じであることが判る。この結果、更
にこの再帰プロセッサユニット５４を１つのプロセッサ
ユニットとして、二重、三重の再帰が可能となる。ま
た、再帰プロセッサユニット５４を実施の形態１の場合
で示したが、実施の形態２をベースにした構成にしても
よい。このように、再帰を行うことにより目的に合わせ
て多様な構成が組める。

【００８２】実施の形態６． 非共有バスの多バス化 図８は発明の実施の形態６に係るマルチプロセッサ装置
を示すブロック図であり、前記図１に示した実施の形態
１と同一の部分については同一符号を付して重複説明を
省略する。また、この実施の形態６では実施の形態１に
ついて述べるが実施の形態２〜４でも同じことができる
ので、これら形態の説明は省略する。

【００８３】第ｉＣＰＵ１１は２つのＣＰＵ非共有バス
端子１１ｂ，１１ｃを持っている。従来分を第（ｉ，
１）ＣＰＵ非共有バス端子１１ｂ、増設分を第（ｉ，
２）ＣＰＵ非共有バス端子１１ｃとする。６２は第
（ｉ，２）ＣＰＵ非共有バス端子１１ｃに接続した第
（ｉ，２）ローカルキャッシュメモリであり、その機能
は第（ｉ，１）ローカルキャッシュメモリ１２と変わら
ない。この第（ｉ，２）ローカルキャッシュメモリ６２
は第（ｉ，２）ＣＰＵ側バス端子６２ａと第（ｉ，２）
バス側バス端子６２ｂをもつ。第（ｉ，２）ＣＰＵ側バ
ス端子６２ａは第ｉＣＰＵ１１の増設された第（ｉ，
２）ＣＰＵ非共有バス端子１１ｃに接続されている。６
３ａは第（ｉ，２）ローカル非共有バスであり、増設さ
れた第（ｉ，２）ローカルキャッシュメモリ６２の第
（ｉ，２）バス側バス端子６２ｂに接続されている。

【００８４】第ｉプロセッサユニット１４は増設された
第（ｉ，２）ユニット非共有バス端子１４ｃを持ち、第
（ｉ，２）ローカル非共有バス６３ａが接続されてい
る。６５ａは増設された第２グローバル非共有バス、６
７ａは増設された第２非共有インタフェース、６９ａは
第２非共有インタフェース６７ａに接続された第２非共
有メモリである。

【００８５】なお、図示しないが第１非共有メモリ１９
ａおよび第２非共有メモリ６９ａは、共有データ格納用
メモリとして第１非共有インタフェース１７ａまたは第
２非共有インタフェース６７ａからアクセスできるよう
にしてもよい。また、それぞれのグローバルインタフェ
ースに他の装置がつながっていてもかまわない。

【００８６】次に動作について説明する。例えば、キャ
ッシュメモリが２つ分のアドレス情報を格納することが
できるときに３つ以上のアドレスを読み出す場合、パー
ジが起こりやすくなる。パージが発生すると、第１グロ
ーバル非共有バス１５ａの使用率が高くなり混雑する。
ここで、混雑するというのは第ｉＣＰＵ１１が第１グロ
ーバル非共有バス１５ａを使用したいのに他のＣＰＵが
第１グローバル非共有バス１５ａを使用しているため、
使用できず、自分が使用できるまで待たなければいけな
い状態をいう（この状態ではＣＰＵが待たされるため処
理能力が落ちる）。

【００８７】このような、非共有データのためのアドレ
スを多く使用し、かつ第（ｉ，１）ローカルキャッシュ
メモリ１２の容量が小さい結果、パージが発生し、バス
が混雑する場合、この実施の形態６のように第２グロー
バル非共有バス６５ａを増設することによりバス負荷を
軽減できる。

【００８８】第ｉＣＰＵ１１は、非共有データをアクセ
スするときに、従来分、増設分のどちらのバスを使用す
るかを選択する。この選択の最も簡単な方法はアドレス
が偶数／奇数によって振り分ける方法がある。仮に第
（ｉ，２）非共有バス端子を選択したとして、第ｉＣＰ
Ｕ１１は第（ｉ，２）ローカルキャッシュメモリ６２を
通して第２非共有インタフェース６７ａを通って第２非
共有メモリ６９ａにアクセスする。

【００８９】一方、このとき第（ｉ＋１）ＣＰＵ（不図
示）等の他のＣＰＵが第１グローバル非共有バス１５ａ
から第１非共有インタフェース１７ａを通って第１非共
有データ格納用メモリ１９ａへ行くパスはあいている。
その結果、他のＣＰＵがこのパスを使用することができ
る。

【００９０】この実施の形態６では、バス使用のタイミ
ングもあるが、２つのＣＰＵが非共有データ用メモリに
アクセスできる。その結果、待ち時間が減り、バスの混
雑度が減り、処理速度が向上する。ここでは、グローバ
ル非共有バスを１本増設した場合について述べたが、同
じ様にバスの数を増やせばより混雑度が減る。このよう
な構成は多チップで構成するよりも系全体で１チップ構
成した方がよい。理由として、１つのチップの出入口
（ピン）は現在の技術では高々３００本程度であり、無
限にバスを増やすことができないからである。

【００９１】ここで、一般にプロセッサユニットの数
（ＣＰＵの数）以上のバスを増設しても意味はない。例
えば１０ＣＰＵのために１００本バスを用意しても一度
に使用するバスの数が高々ＣＰＵの数（１０本）なので
残り９０本は未使用の状態になる。一般に、最適なバス
の数は以下のように表せられる。 グローバルバス数＝ＣＰＵ×（単位時間内の平均非共有
データアクセス数×アクセス時間／単位時間）

【００９２】実施の形態７． 共有バスの多バス化 図示しないが、実施の形態６を応用し、グローバル共有
バスの多バス化をしてもよい。この場合も実施の形態６
と同じ効果が期待できる。

【００９３】実施の形態８． 遅い周辺機器のための外部Ｉ／Ｏバス 図９はこの発明の実施の形態８に係るマルチプロセッサ
装置を示すブロック図であり、前記図１に示した実施の
形態１と同一の部分については同一符号を付して重複説
明を省略する。

【００９４】１１は第ｉＣＰＵである。この第ｉＣＰＵ
１１は第（ｉ，１）ＣＰＵ外部装置バス端子１１ｄをも
つ。７３ｃは第（ｉ，１）ローカル外部装置バスで、第
（ｉ，１）ＣＰＵ外部装置バス端子１１ｄに接続されて
いる。１４は第ｉプロセッサユニットであり、新たに第
（ｉ，１）ユニット外部装置バス端子１４ｄが増設さ
れ、内部で第（ｉ，１）ローカル外部装置バス７３ｃに
接続されている。７５ｃは第１グローバル外部装置バス
である。この第１グローバル外部装置バス７５ｃは、そ
れぞれの第ｉプロセッサユニット１４の第（ｉ，１）ユ
ニット外部装置バス端子１４ｄに接続されている。７７
ｃは第１外部装置インタフェース、７９Ｃは外部装置で
ある。この外部装置７９Ｃはアクセス時間が非常にかか
るものとする。

【００９５】バスの停止の説明 この実施の形態８では、遅い外部装置７９Ｃにアクセス
したことによるバスの停止を回避することができる。こ
こでバスの停止について説明する。実施の形態１のよう
な回路で、共有インタフェース１７ｂの外に遅い外部装
置１９ｂがあり、そのアクセス時間が１０，０００クロ
ックであったとする。第１ＣＰＵが第１グローバル共有
バス１５ｂを通して、この遅い外部装置１９ｂにアクセ
スしたとき、他のＣＰＵは、第１ＣＰＵのアクセスが終
了するまで第１グローバル共有バス１５ｂを使用できな
い。

【００９６】その結果、他のＣＰＵが第１グローバル共
有バスをアクセス使用とすると、第１ＣＰＵのアクセス
完了まで最悪１０，０００クロック待たされることにな
る。アクセス完了までの間は誰も何もすることができな
くなるためバスが停止した状態になる。最悪例としてＣ
ＰＵが１０個あったとして、各ＣＰＵは１，０００，０
００クロックの間に１回外部装置のアクセスを実施した
とする。外部装置アクセスのための時間は１０，０００
クロック×１［回］×１０［ＣＰＵ］＝１００，０００
クロックとなり、約１０％の時間がバスの停止時間とな
ってしまう。この結果、全てのＣＰＵは最大１０％程度
の速度下が起こる。この実施の形態８では、このような
バスの停止を回避するため、外部装置用のバスを増設し
たものである。

【００９７】次に動作について説明する。第ｉＣＰＵ１
１はアクセスする番地情報から（または命令から）、こ
の番地が外部装置７９ｃに割り当てられた番地かを判断
する。外部装置７９ｃに割り当てられた番地であると判
断した場合、第ｉＣＰＵ１１は第（ｉ，１）ＣＰＵ外部
装置バス端子１１ｄからアクセスを開始して、これが第
ｉプロセッサユニット１４の増設された第（ｉ，１）ユ
ニット外部装置バス端子１４ｄを通り、第１グローバル
外部装置バス７５ｃ、第１外部装置インタフェース７７
ｃを通って外部装置７９ｃにアクセスすることになり、
このときは第１グローバル共有バス１５ｂと第１グロー
バル非共有バス１５ａは一切使用しない。

【００９８】この結果、他のＣＰＵが共有／非共有デー
タをアクセスしにいっても全くバスの停止に巻き込まれ
ることなく、速度を落とさずに処理を実行し続けること
ができる。また、この実施の形態８では実施の形態１に
ついて述べたが、別に実施の形態１に限ったことでな
く、実施の形態２〜４でも同じことが言える。また、実
施の形態５のように再帰的構成も可能で、実施の形態６
又は実施の形態７のようにバスを多重化することもでき
る。

【００９９】実施の形態９．非共有データをローカルメ
モリに入れる。図１０はこの発明の実施の形態９に係る
マルチプロセッサ装置を示すブロック図であり、前記図
１に示した実施の形態１と同一の部分については同一符
号を付して重複説明を省略する。

【０１００】ここで、非共有データ、その中でもワーク
エリアはある一定の番地にのみアロケートさせるように
しておく。ＣＰＵがワークエリアにアクセスするとき、
番地情報から第（ｉ，１）ローカルメモリ８６にアクセ
スするようにする。この第（ｉ，１）ローカルメモリ８
６は第ｉＣＰＵ１１の専用となる。ワークエリア自体は
該当処理（ＣＰＵ）で閉じているので、別に外に出す必
要がない。外に出す必要がなければ第１グローバルバス
３５を使用しなくても良い。その結果、バス使用率が極
端に減ることになる。

【０１０１】また、ワークエリアのためのローカルメモ
リ８６が小さい場合、第１グローバルバスにぶらさがっ
たメモリをワークエリアとして使用してもよい。また、
図１１のようにローカルメモリ８６が遅い場合は第
（ｉ，１）ローカルキャッシュメモリ１２を通してアク
セスさせるようにしても良い。いずれにせよこの実施の
形態９では、バス使用率が下がるので、より高速化が期
待できる。バス使用率が下がると、実施の形態３又は４
を実施するのに有利となる。この実施の形態３又は４を
実施することは面積縮小につながる。図１０、図１１は
この観点から実施の形態３をベースにしている。実施の
形態３をベースにした場合、非常に簡単な構成になる。

【０１０２】実施の形態１０． 共有／非共有の判定方法1 〜アドレスによる判定 その
１〜 これまでは、ＣＰＵが共有／非共有を判定できることを
前提にして実施の形態を記述してきたが、この実施の形
態からは、これまでの実施の形態を構成するに当たり、
どのようなＣＰＵが適当であるか、または一般のＣＰＵ
であってもどのような周辺回路をつければよいかについ
て説明する。

【０１０３】図１２はこの発明の実施の形態１０に係る
マルチプロセッサ装置を示すブロック図であり、１１は
実施の形態１の（あるいはこれをベースとした実施の形
態の）ＣＰＵである。１０１は第ｉＣＰＵ本体部であ
る。この第ｉＣＰＵ本体部１０１自体は共有／非共有の
判定をする機能を必要とはしない。第ｉＣＰＵ本体部１
０１はアクセスしようとする番地を示す第ｉＣＰＵ本体
アドレスバス端子１０１ａ、番地から読み出した情報を
搬送し、又は書き込む情報を伝達する第ｉＣＰＵ本体デ
ータバス端子１０１ｂ、読む、又は書く等の第ｉＣＰＵ
本体制御情報を出力する第ｉＣＰＵ本体制御バス端子１
０１ｃを有する。

【０１０４】１０２は第ｉアドレス共有／非共有バス選
択装置で、ＣＰＵ本体部１０１の第ｉＣＰＵ本体アドレ
スバス端子１０１ａに接続された第ｉＣＰＵアドレス選
択装置ＣＰＵ側端子１０２ａ、第ｉアドレス選択装置共
有側端子１０２ｂ、第ｉアドレス選択装置非共有側端子
１０２ｃ、第ｉアドレス選択装置判定入力端子１０２ｄ
を有する。この第ｉアドレス共有／非共有バス選択装置
１０２は第ｉアドレス選択装置判定入力端子１０２ｄに
「共有」という情報が入れば、第ｉＣＰＵアドレス選択
装置ＣＰＵ側端子１０２ａと第ｉアドレス選択装置共有
側端子１０２ｂを接続し、第ｉアドレス選択装置判定入
力端子１０２ｄに「非共有」という情報が入れば、第ｉ
ＣＰＵアドレス選択装置ＣＰＵ側端子１０２ａと第ｉア
ドレス選択装置非共有側端子１０２ｃを接続する。

【０１０５】１０３は第ｉデータ共有／非共有バス選択
装置で、ＣＰＵ本体部１０１の第ｉＣＰＵ本体データバ
ス端子１０１ｂに接続された第ｉＣＰＵデータ選択装置
ＣＰＵ側端子１０３ａ、第ｉデータ選択装置共有側端子
１０３ｂ、第ｉデータ選択装置非共有側端子１０３ｃ、
第ｉデータ選択装置判定入力端子１０３ｄを有する。こ
の第ｉデータ共有／非共有バス選択装置１０３は第ｉデ
ータ選択装置判定入力端子１０３ｄに「共有」という情
報が入れば、第ｉＣＰＵデータ選択装置ＣＰＵ側端子１
０３ａと第ｉデータ選択装置共有側端子１０３ｂを接続
し、第ｉデータ選択装置判定入力端子１０３ｄに「非共
有」という情報が入れば、第ｉＣＰＵデータ選択装置Ｃ
ＰＵ側端子１０３ａと第ｉデータ選択装置非共有側端子
１０３ｃを接続する。

【０１０６】１０４は第ｉ制御共有／非共有バス選択装
置で、ＣＰＵ本体部１０１の第ｉＣＰＵ本体制御バス端
子１０１ｃに接続された第ｉＣＰＵ制御選択装置ＣＰＵ
側端子１０４ａ、第ｉ制御選択装置共有側端子１０４
ｂ、第ｉ制御選択装置非共有側端子１０４ｃ、第ｉ制御
選択装置判定入力端子１０４ｄを有する。この第ｉ制御
共有／非共有バス選択装置１０４は第ｉ制御選択装置判
定入力端子１０４ｄに「共有」という情報が入れば、第
ｉＣＰＵ制御選択装置ＣＰＵ側端子１０４ａと第ｉ制御
選択装置共有側端子１０４ｂを接続し、第ｉ制御選択装
置判定入力端子１０４ｄに「非共有」という情報が入れ
ば、第ｉＣＰＵ制御選択装置ＣＰＵ側端子１０４ａと第
ｉ制御選択装置非共有側端子１０４ｃを接続する。

【０１０７】第ｉＣＰＵ１１は第（ｉ，１）ＣＰＵ側共
有バス端子１１ａと第（ｉ，１）ＣＰＵ側非共有バス端
子１１ｂを有する。この第ｉＣＰＵ１１の第（ｉ，１）
ＣＰＵ側共有バス端子１１ｂからの配線は、第ｉＣＰＵ
１１の内部でアドレス、データ、制御の３つに分けら
れ、それぞれ第ｉアドレス共有／非共有バス選択装置１
０２の第ｉアドレス選択装置共有側端子１０２ｂ、第ｉ
データ共有／非共有バス選択装置１０３の第ｉデータ選
択装置共有側端子１０３ｂ、第ｉ制御共有／非共有バス
選択装置１０４の第ｉ制御選択装置共有側端子１０４ｂ
に接続されている。

【０１０８】また、第ｉＣＰＵ１１の第（ｉ，１）ＣＰ
Ｕ側非共有バス端子１１ａからの配線は、第ｉＣＰＵ１
１の内部でアドレス、データ、制御の３つに分けられ、
それぞれ第ｉアドレス共有／非共有バス選択装置１０２
の第ｉアドレス選択装置非共有側端子１０２ｃ、第ｉデ
ータ共有／非共有バス選択装置１０３の第ｉデータ選択
装置非共有側端子１０３ｃ、第ｉ制御共有／非共有バス
選択装置１０４の第ｉ制御選択装置非共有側端子１０４
ｃに接続されている。

【０１０９】１０５は第ｉ共有／非共有判定装置であ
り、第ｉＣＰＵ本体アドレスバス端子１０１ａに接続さ
れたアドレスバス入力端子１０５ａを有するとともに、
第ｉアドレス共有／非共有バス選択装置１０２、第ｉデ
ータ共有／非共有バス選択装置１０３、及び第ｉ制御共
有／非共有バス選択装置１０４のそれぞれの第ｉアドレ
ス選択装置判定入力端子１０２ｄ、第ｉデータ選択装置
判定入力端子１０３ｄ、第ｉ制御選択装置判定入力端子
１０４ｄに接続された第ｉ選択判定出力端子１０５ｂを
有する。この第ｉ共有／非共有判定装置１０５は固定さ
れた回路でよい。アクセスする番地情報で共有／非共有
を分ける

【０１１０】この実施の形態１０は、共有又は非共有を
アクセスするアドレス（番地）から知るという非常にシ
ンプルな方法である。ユーザーはあらかじめ共有データ
を置くアドレス（例えば００００番地〜７ＦＦＦ番
地）、非共有データを置くアドレス（例えば８０００番
地〜ＦＦＦＦ番地）と分けておく。ユーザーは、この分
けた番地情報に従ってプログラムを作成する。第ｉＣＰ
Ｕ本体部１０１はプログラム解読中にデータアクセス命
令を受け取ると、制御バス入出力から「リード」又は
「ライト」という情報を出力し、かつリードの場合はア
ドレスバス入出力からアクセスするアドレスを出力し、
ライトの場合はアドレスバス入出力からアクセスするア
ドレスを出力すると共に、データバス入出力から書き込
むデータを出力する。

【０１１１】次に、第ｉ共有／非共有判定装置１０５は
第ｉＣＰＵ本体部１０１が出力したデータ情報を受け取
り、これが共有されたデータの割り当てられたアドレス
か非共有データの割り当てられたアドレスかを判定す
る。その結果を第ｉ選択判定出力端子１０５ｂを通して
第ｉアドレス共有／非共有バス選択装置１０２、第ｉデ
ータ共有／非共有バス選択装置１０３、及び第ｉ制御共
有／非共有バス選択装置１０４のそれぞれの第ｉアドレ
ス選択装置判定入力端子１０２ｄ、第ｉデータ選択装置
判定入力端子１０３ｄ、第ｉ制御選択装置判定入力端子
１０４ｄに「共有データにアクセスした」「非共有デー
タにアクセスした」という情報を伝達する。第ｉアドレ
ス共有／非共有バス選択装置１０２、第ｉデータ共有／
非共有バス選択装置１０３、及び第ｉ制御共有／非共有
バス選択装置１０４は、この結果に応答してバスを接続
する。

【０１１２】上記のように共有／非共有を、その割り付
ける番地によって分けることは、第ｉ共有／非共有判定
装置１０５の論理回路の単純化に非常に有効である。０
０００〜７ＦＦＦと８０００〜ＦＦＦＦで共有／非共有
を分けた場合、第ｉ共有／非共有判定装置１０５はアド
レスの最上位線にせいぜいインバータを一つ加えれば実
現できる。このように、共有／非共有を分ける機能的負
荷はそんなに多くない。その結果、従来例に比べ、機能
的負荷の削減ができることになる。

【０１１３】また、第ｉＣＰＵ本体部を一般の共有・
非共有の判定をもたないＣＰＵにおきかえ、各共有／非
共有判定装置および判定装置を周辺回路としてもよい。
通常の（共有／非共有の判定をもたない）ＣＰＵに置き
換えることができるため安価な部品で作成できる。各共
有／非共有判定装置１０５は、単なるセレクタであるの
で、部品としては増えるが安価なもので作成できる。た
だしこの方法はＣＰＵ作成時に作り込むことになるた
め、ユーザーは共有と非共有のメモリ割り当てを変更で
きない。

【０１１４】実施の形態１１． 共有／非共有の判定方法２〜アドレスによる判定 その
２〜 図１３はこの発明の実施の形態１１を示すもので、この
実施の形態１１では、共有／非共有判定装置として、入
力をアドレス、出力をそのアドレス（ブロック）に対す
る共有／非共有を格納した第ｉ共有／非共有判定ＲＡＭ
１１５を使用している。

【０１１５】この実施の形態１１では、アクセスしよう
とする番地の上位（例えば８ｂｉｔ）を高速な第ｉ共有
／非共有判定ＲＡＭ１１５に入力する。第ｉ共有／非共
有判定ＲＡＭ１１５には該当番地が共有であるか非共有
であるかの情報が納められ、その結果をそのまま共有／
非共有決定線に伝達する。図示しないが、この第ｉ共有
／非共有判定ＲＡＭ１１５の情報を書き換えるのは簡単
で、例えば上位８ｂｉｔが“００”であれば第ｉ共有／
非共有判定ＲＡＭ１１５にアクセスできるようにしてお
く。

【０１１６】このようにすることにより、ユーザーがあ
る程度の共有／非共有領域を指定できる。ただし、いく
らでも第ｉ共有／非共有判定ＲＡＭ１１５が大きければ
問題はないが、第ｉ共有／非共有判定ＲＡＭ１１５は有
限である。その結果、１バイト単位に共有／非共有判定
を設定することはまず不可能である。また、この方法で
あれば、アドレスの上位しか見ていないため、固定され
たブロック境界、固定された長さしか指定できない。

【０１１７】実施の形態１２． 共有／非共有の判定方法３〜アドレスによる判定 その
３〜 図１４はこの発明の実施の形態１２を示すもので、第ｉ
ＣＰＵ本体部１０１はアクセスしようとする番地を示す
第ｉＣＰＵ本体アドレスバス端子１０１ａ、番地から読
み出した情報を搬送し、又は書き込む情報を伝達する第
ｉＣＰＵ本体データバス端子１０１ｂ、読む、又は書く
等の第ｉＣＰＵ本体制御情報を出力する第ｉＣＰＵ本体
制御バス端子１０１ｃを有する。

【０１１８】１２７は第ｉアドレスデコーダである。こ
の第ｉアドレスデコーダ１２７は、番地によってアクセ
スする装置を決定するもので、「ＪｄｇＲｅｇ」「ＰＴ
ｂｌ」「Ｏｔｈｅｒ」という信号線を持つ。この実施の
形態では、００００−００ＦＦ番地が指定されれば「Ｊ
ｄｇＲｅｇ」に“許可”という信号を送り、０１００−
０３ＦＦであれば「ＰＴｂｌ」信号に“許可”という信
号を送り、それ以外の場合には「Ｏｔｈｅｒ」に“許
可”を送る。これら出力は各装置の動作を制御すること
になるので、図中では制御信号線のひとつとして扱う。

【０１１９】第ｉアドレス共有／非共有バス選択装置１
２２、第ｉデータ共有／非共有バス選択装置１２３、及
び第ｉ制御共有／非共有バス選択装置１２４は、それぞ
れ動作許可端子Ｅｎをもち、この動作許可端子Ｅｎに
“許可”という入力が入れば、実施の形態１０で説明し
た動作をし、入力信号が“許可”でなければ、第ｉＣＰ
Ｕ本体部１０１の第ｉＣＰＵ本体アドレスバス端子１０
１ａ、第ｉＣＰＵ本体データバス端子１０１ｂ、第ｉＣ
ＰＵ本体制御バス端子１０１ｃを各第ｉアドレス・デー
タ・制御選択装置共有側端子、第ｉアドレス・データ・
制御選択装置非共有側端子のどちらにも接続しない。

【０１２０】この装置の動作許可端子Ｅｎは第ｉアドレ
スデコーダ１２７の「Ｏｔｈｅｒ」端子と接続され、第
ｉＣＰＵ本体部１０１が０４００−ＦＦＦＦにアクセス
する場合に接続動作し、００００−０３ＦＦの場合はす
べてのバスを切り離す。

【０１２１】第ｉ共有／非共有判定装置１２５は、アド
レス入力端子１２５ａとデータ入力端子１２５ｂと制御
入力端子１２５ｃを持ち、これは第ｉＣＰＵ本体部１０
１の第ｉＣＰＵ本体アドレスバス端子１０１ａ、第ｉＣ
ＰＵ本体データバス端子１０１ｂ、第ｉＣＰＵ本体制御
バス端子１０１ｃに接続されている。この装置はＣＰＵ
本体制御バスの「ＪｄｇＲｅｇ」という信号線に接続さ
れている。この装置は、ラッチを一つ持ち、ＣＰＵが０
０００−００ＦＦをアクセスするときに第ｉアドレスデ
コーダによって「ＪｄｇＲｅｇ」端子から“許可”信号
が出力されることにより動作し、この時にアクセス可能
となる。

【０１２２】１２６は第ｉポインタテーブル格納メモリ
である。この装置はアドレス入力端子１２６ａとデータ
入力端子１２６ｂと制御入力端子１２６ｃを有し、これ
は第ｉＣＰＵ本体部１０１の第ｉＣＰＵ本体アドレスバ
ス端子１０１ａ、第ｉＣＰＵ本体データバス端子１０１
ｂ、第ｉＣＰＵ本体制御バス端子１０１ｃに接続されて
いる。この装置はＣＰＵ本体制御バスの「ＰＴｂｌ」と
いう信号線に接続されている。この装置は、ラッチを一
つ持ち、ＣＰＵが０１００−０３ＦＦをアクセスすると
きに第ｉアドレスデコーダ１２７によって「ＰＴｂｌ」
端子から“許可”信号が出力されることにより動作し、
この時にアクセス可能となる。

【０１２３】より説明をわかりやすくするために、第ｉ
ＣＰＵ本体部１０１から見たときのこの実施の形態１２
のメモリマップを第１５図に示す。

【０１２４】この実施の形態１２はメモリ管理を「ハン
ドル」と呼ばれる方法でソフトウェア的に実施している
コンピュータ構成（この内容についてはＡｐｐｌｅ Ｃ
ｏｍｐｕｔｅｒ編集、「Ｉｎｓｉｄｅ Ｍａｃｉｎｔｏ
ｓｈ Ｖｏｌ Ｉ，ＩＩ」（バークレイ出版）に詳しく
記述されている）に適用している。

【０１２５】まず、メモリの一部分をブロックとして使
用する場合（例えば、０４００〜０４ＦＦ番地）、ポイ
ンタテーブルにそのメモリブロックの先頭番地（０４０
０番地）とその長さ（２５６Ｂｙｔｅ＝０１００（Ｈｅ
ｘ）Ｂｙｔｅ）を組にしてポインタテーブルのとある番
地（ここで００１０番地に「０４００」、００１４番地
に「０１００」）を記述する。このメモリブロックにア
クセスするときは、ソフトウエア的にメモリブロックの
先頭番地の内容の置かれたポインタテーブル上の番地
（００１０番地）でアクセスするものである。ポインタ
テーブル上の番地を「ハンドル」という。故に、ユーザ
ーの作成したプログラムがこのメモリブロックのある場
所（先頭から８番目）にアクセスするときはハンドル
（００１０番地）の内容（００１０番地の内容は０４０
０）を読み込み、更にこの内容（００１０番地の内容で
ある０４００番地）からの加算値（８−１）を足した番
地（０４０７番地）にアクセスしにいく。この実施の形
態で使用されるコンピュータ構成はこれらを全てソフト
ウェアで実施する。

【０１２６】この実施の形態は、このポインタテーブル
の情報に「共有／非共有」ｂｉｔを加えたもので、この
共有／非共有ｂｉｔを加えた場合の動作を図１６におい
て説明する。ユーザーの作成したプログラムがこのメモ
リブロックのある場所（先頭から８番目）にアクセスす
るときはハンドル（００１０番地）の内容（００１０番
地の内容は０４００）を読み込む（ステップＳＴ１２
１）。

【０１２７】このとき、第ｉアドレスデコーダ１２７は
第ｉポインタテーブルにのみアクセスを“許可”し、第
ｉＣＰＵ本体部１０１はポインタテーブルから番地０１
００の内容を読み込むことができる。 一方、 第ｉアドレ
ス共有／非共有バス選択装置１２２、第ｉデータ共有／
非共有バス選択装置１２３、及び第ｉ制御共有／非共有
バス選択装置１２４は、動作許可されていないのでバス
を切り離す。次に、同様に共有ｂｉｔを読み込む（ステ
ップＳＴ１２２）。

【０１２８】この次に、読み込んだ共有情報を（０００
０−００ＦＦの任意の番地にアクセスすることにより）
第ｉ共有／非共有判定装置１２５にアクセスする（ステ
ップＳＴ１２３）。このとき、各共有／非共有バス選択
装置１２２，１２３，１２４は依然バスを切り離したま
まである。

【０１２９】最後のステップＳＴ１２４で、第ｉＣＰＵ
本体部１０１がハンドルの内容（００１０番地の内容で
ある０４００番地）からの加算値（８−１）を足した番
地（０４０７番地）にアクセスしにいくとき、アドレス
デコーダによって各共有／非共有バス選択装置１２２，
１２３，１２４は動作を開始し、共有または非共有を判
定することにより所望のバスへ接続する。

【０１３０】（更に境界自由度を持たせられる）この実
施の形態１２と実施の形態１１とを見比べた場合、実施
の形態１１では、固定された境界及び長さでの共有／非
共有のみが設定できたが、この実施の形態１２では任意
の境界（先頭番地）及び任意の長さで共有、非共有の設
定をすることができる。なお、この実施の形態１２の注
意点として、他のＣＰＵの非共有領域にアクセスしない
ようにしなければならない。また、共有／非共有の判定
はＣＰＵがソフトウェア的に担当する（ハード的に担当
することはむづかしい）ことになるため、メモリアクセ
スがやや遅くなる。

【０１３１】図示しないが、内部のとあるレジスタの書
き込み内容をそのまま即座に外部へ出力できる第ｉＣＰ
Ｕ本体部１０１（というＣＰＵ部品）であれば、第ｉ共
有／非共有判定装置１２５をこのレジスタでかねること
ができ（たとえばレジスタＢとする）、その結果、ステ
ップＳＴ１２３が省略できるため高速となる。同様のこ
とをチップとして構成する場合、第ｉＣＰＵ本体部１０
１からアルミ配線をたった一本引き出して各共有、非共
有選択端子に接続してやれば可能である。

【０１３２】なお、この例でメモリブロックの確保・削
除・変更が発生した場合について簡単に述べる。ポイン
タテーブルは本来各ＣＰＵの共有情報であるが、このシ
ステム系でポインタテーブル情報はよく参照される場合
が多く、メモリブロックの確保・削除・変更（以下変更
のみで説明）に伴う書き込みされることはまれである。
メモリブロックの変更があった場合、その変更を発生し
たＣＰＵがあらかじめ共有領域のどこかに変更したハン
ドルとその内容を書いておき、その後で全ＣＰＵに一斉
に割り込みをかけさせ、全ＣＰＵがその内容をよむこと
により第ｉポインタテーブル格納メモリ１２６の内容を
改定すればよい。

【０１３３】実施の形態１３． 共有／非共有の判定方法４〜アドレスによる判定 その
４〜 実施の形態１０〜１２では、単体使用ＣＰＵ（ＣＰＵ本
体部）をそのまま使用して実施の形態１〜９に示すマル
チプロセッサ装置に適用する方法を記述した。実施の形
態１３では単体使用ＣＰＵ自体に必要な機能を載せて改
良することにより、マルチプロセッサ装置に適用する場
合を述べる。この実施の形態１３では、単体使用ＣＰＵ
（ＣＰＵ本体部）はセグメントにてメモリ管理を実施す
るＣＰＵについて、共有／非共有判定を実施するための
改良適用法について述べる。セグメント自体は実施の形
態１２のメモリブロックとかわらない。セグメントはセ
グメントディスクリプタ（図１５に示す実施の形態１２
のポインタテーブルに相当する）によって記述され、セ
グメントディスクリプタは先頭番地（例えば０４００番
地）、長さ（例えば０１００バイト）、ステータス情報
ｂｉｔ等をもつ。セグメントディスクリプタはセグメン
トディスクリプタテーブル（実施の形態１２のポインタ
テーブルに相当）に配置され、それぞれにセグメント番
号（０，１，２，．．．で与えられ、実施の形態１２の
ハンドルに相当）が打たれている。ＣＰＵがメモリにア
クセスする場合は、１命令で、このセグメント番号（例
えば７）の格納アドレスから先頭番地（セグメント７の
先頭番地、０４００番地）とステータスビットを読み込
み、更にその番地（０４００番地）からの相対番地（８
−１）を加算して（０４０７番地）メモリにアクセスし
にいく。そしてこの方法の特徴的なことはソフトウェア
的には１命令でハード的にこの処理を実施することであ
る。

【０１３４】（単体ＣＰＵ（ＣＰＵ本体部）の改定方
針）しかし、一般的にこのようなセグメント管理によっ
てメモリアクセスを実施するＣＰＵは、外部に対して
「セグメントを読む」か「セグメントデイスクリプタを
読む」かを出力しない。また、いま「どのセグメントを
よんでいるか」を出カしない。このため、外部でセグメ
ントによる共有／非共有判定ができない。安易な方法と
して、実施の形態１０をべースにして共有するセグメン
トを共有領城に、非共有セグメントを非共有領域に配置
する方法が簡単であるが、融通が効かない。

【０１３５】実施の形態１２のようにメモリアクセス時
にソフトウェア的に共有／非共有装置に書きこむように
すると、今度は過去の豊富なソフトウェア互換性がなく
なる。そこで、この実施の形態ではブラックボックスと
なっているＣＰＵから、機能上もっていて中で閉じてい
る配線を外部に引き出すという簡単な改訂を実施するこ
とにより、この単体のＣＰＵにも共有／非共有判定がで
きるようにしたものである。

【０１３６】図１７は実施の形態１３によるマルチプロ
セッサ装置を示すブロック図であり、図において、３８
６はセグメントによってメモリにアクセスするＣＰＵ本
体部である。このＣＰＵ本体部３８６は、セグメントデ
ィスクリプタテーブルを読みにいくか、これ以外を読み
にいくかを決定する“Ｓｇｒ”端子１３１ｄを持っ。こ
のＳｇｒ端子１３１ｄはセグメントディスクリプタテー
ブルを読みにいくときは“ＲｅａｄＳＧＴ”という情報
を電気的に出力し、一方でセグメントを読みにいくとき
は“ＡｃｃＭｅｍ”という情報を出力する。ＣＰＵ本体
部３８６は、Ｓｇｒ端子１３１ｄがＡｃｃＭｅｍの情報
を出力するとき、アクセスするセグメント番号を出力す
るためのセグメント番号出力“ＳＮ０”端子１３１ｅを
もつ。

【０１３７】このＳＮ０端子１３１ｅはＣＰＵが実際に
メモリをアクセスする（Ｓｇｒ：ＡｃｃＭｅｍ）ときに
セグメント番号を出力する。機能上、これらの端子に相
当する信号はＣＰＵ本体部内に存在するはずであり、こ
れらをアルミ配線で引き出すことはそんなに労力はかか
らない。

【０１３８】１３６はセグメントディスクリプタテーブ
ルで、ＲＡＭである。このセグメントディスクリプタテ
ーブルは“許可（ＥＮ）”信号をもち、ＣＰＵ本体部３
８６のＳｇｒ端子１３１ｄに接続されている。セグメン
トディスクリプタテーブル１３６は“許可（ＥＮ）”入
力が“ＲｅａｄＳＤＴ”となったとき（Ｓｇｒ：Ｒｅａ
ｄＳＤＴになったときで、ＣＰＵがセグメントディスク
リブタテーブルを読みにいったとき）に動作し、ＣＰＵ
の要求に対してセグメントディスクリプタを出力する。
許可ＥＮがＲｅａｄＳＤＴ以外のときは何もせず何も出
力しない。

【０１３９】１３５は共有／非共有判定装置でＲＡＭで
あり、セグメント番号を入力端子１３５ａと共有／非共
有判定出力端子１３５ｂをもつ。この共有／非共有判定
装置自体は実施の形態１１と変わらず、差分は入力がア
ドレスの上位８ビットではなく、ＣＰＵ本体部３８６の
ＳＮ０端子から出力される（アクセスする）セグメント
番号である。実施の形態１１と同じように、共有／非共
有判定装置１３５は、入力されたセグメント（実施の形
態１１でいうアドレス上位８ビット）に対応する共有／
非共有情報をもっており、与えられたセグメント番号の
共有／非共有情報を共有／非共有判定出力に出力する機
能をもつ。

【０１４０】１２２，１２３，１２４の各共有／非共有
バス選択装置は、動作許可端子を持つが、この動作許可
端子はＣＰＵ本体部３８６のＳｇｒ端子に接続され、動
作許可端子が“ＡｃｃＭｅｍ”であれば共有／非共有判
定入力の情報にしたがってバス接続を実施し、動作許可
信号がこれ以外の場合には動作せず、すべてのバスを切
り離す。

【０１４１】次に動作について説明する。ＣＰＵ本体部
３８６は１つのソフトウェア的メモリアクセス命令でセ
グメントディスクリプタテーブルを読むという動作とセ
グメント自体にアクセスする動作を実施する。まず、Ｃ
ＰＵ本体部３８６がセグメントディスクリプタテーブル
１３６にアクセスする揚合、ＣＰＵ本体部３８６は所定
のアクセス手順にしたがってメモリアクセス要求を出力
するとともに、Ｓｇｒ端子１３１ｄから“ＲｅａｄＳＤ
Ｔ”という信号を出カする。各共有／非共有バス選択装
置１２２，１２３，１２４は、Ｓｇｒ端子１３１ｄに接
続された動作許可信号に入力される信号が“ＲｅａｄＳ
ＤＴ”であるため、動作せず、すべてのバスを切り離
す。共有／非共有判定装置１３５は動作するかもしれな
いが、各共有／非共有バス選択装置１２２，１２３，１
２４が動作しないため、出力は無効となる。一方、セグ
メントディスクリプタテーブル１３６は、ＥＮ信号が
“ＲｅａｄＳＤＴ”となるため動作を開始し、ＣＰＵ本
体部３８６に対してセグメントディスクリプタを送信す
る。

【０１４２】次に、ＣＰＵ本体部３８６がセグメントに
アクセスする場合、ＣＰＵ本体部３８６のＳｇｒ端子１
３１ｄから“ＲｅａｄＭｅｍ”が出力されるとともにＳ
Ｎ０端子１３１ｅからアクセスするセグメントの番号が
出力される。このときセグメントディスクリプタテーブ
ル１３６はＥＮ信号が“ＲｅａｄＭｅｍ”であるため動
作せず、何も出力しない。一方、共有／非共有判定装置
１３５はＣＰＵ本体部３８６のＳＮ０端子１３１ｅから
出力されたセグメント番号を入力し、ＲＡＭとして中に
蓄えられている情報から、該当セグメントの共有／非共
有判定を出力する。各共有／非共有バス選択装置１２
２，１２３，１２４は動作許可端子に“ＡｃｃＭｅｍ”
が入力されているため、それぞれの共有／非共有判定入
力からの結果に従い、各バスの接続を行う。このとき、
ソフトウェア的には何も変更の必要がない。

【０１４３】この実施の形態１３によれば、単体使用の
ＣＰＵ（ＣＰＵ本体部）に最小限の、しかもなるべく労
力の少ない改訂を実施することにより、共有／非共有の
判定を可能にした。この実施の形態１３の場合、ここで
いう労力とは“Ｓｇｒ”端子１３１ｄに相当する端子を
出すことと、“ＳＮ０”端子１３１ｅに相当する端子を
出すことで、アルミ配線を外に出す以外の労カはない。
しかも、これら端子は機能上、上記セグメント管埋を実
施する単体使用のＣＰＵには存在するはずで、さらに単
体のＣＰＵの機能を搭載する必要がない。その結果、比
較的安く改訂できる。

【０１４４】また、上記の方法であれば、内部および外
部のハード的な付加はあってもソフトウェア的には何も
付加するものはない。これはこれまでの過去のソフトウ
ェア資産を承継できることを意味する。また、実施の形
態１０にセグメント管理を実施する単体のＣＰＵを載せ
た場合は共有するセグメントは共有領域に、非共有のセ
グメントは非共有領域に置くという制約がついていた
が、この実施の形態１３ではそのような制約がなくな
り、融通が利くという利点がある。

【０１４５】なお、ここでも実施の形態１２と同じく、
セグメントの生成、変更、消去という処理およびこれに
伴う共有／非共有判定装置１３５内の整合性を保った情
報の変更がありうるが、これについては処理中まれに起
こることと、特許の本質ではないため説明を省略する。

【０１４６】実施の形態１３ではＣＰＵ本体部３８６
は、単体のチップであることを前提としたが、図１８に
示すように、別に共有／非共有判定装置１３５を含んだ
ものでもよい。この結果、ＣＰＵ本体部３８６は“Ｓｇ
ｒ”端子と“共有／非共有判定”端子１３１ｆをもつこ
ととなる。

【０１４７】実施の形態１３ではＣＰＵ本体部３８６
は、単体のチップであることを前提としたが、図１９に
示すように、別に共有／非共有判定装置１３５およびセ
グメントディスクリブタテーブル１３６を含んだもので
もよい。この結果、ＣＰＵ本体部３８６は“共有／非共
有判定”端子１３１ｆのみをもつこととなる。

【０１４８】図１８、図１９に示した共有／非共有端子
１３１ｆは共有／非共有判定装置１３５というＲＡＭに
よって決定されるものでなくてもよい。たとえば固定さ
れた回路であってもよい。また、実施の形態１３以降で
内部に組み入れられた共有／非共有判定装置１３５はセ
グメントで判断するように適用したが、これ以外の判断
材料であってもよい。

【０１４９】以上、実施の形態１３では共有／非共有の
判定をセグメント番号によって判定するＣＰＵを用い
て、この発明のＣＰＵおよびキャッシュ構成に適用し
た。図１８、図１９では共有／非共有判定装置１３５は
ＣＰＵの中に設けてもよいことを示した。また、共有／
非共有判定装置１３５は固定されたものであってもよい
としたが、命令によって共有／非共有を分けるようにし
てもよい。

【０１５０】実施の形態１４． （複合システム）第２０図は実施の形態１４によるマル
チプロセッサ装置を示すブロック図である。この実施の
形態１４は実施の形態４、実施の形態８をべースにした
もので、図において、１７１は実施の形態１２のＣＰＵ
である。１７２は実施の形態１３のＣＰＵである。

【０１５１】この実施の形態１４は、９個以上の異なる
コンピュータシステムを一つのシステムとして融合させ
る方法である。この実施の形態１４を便用すれば、図で
明らかなように２個以上のコンピュータシステムを一つ
のシステムとして融合することが可能である。この効果
として、２個のシステムで一つのデータを共有すること
ができる。このＣＰＵは、別に実施の形態１２、実施の
形態１３に限ったものでなくてもよい。最低でも、共有
データと非共有データをはっきりと分けて、これに応じ
てバスを選択することのできるＣＰＵであれば、この発
明によるＣＰＵおよびキャッシュ構成を組める。

【０１５２】

【発明の効果】以上のように、この発明によれば、ＣＰ
Ｕで共有データ又は非共有データを分け、これに応じて
バスを分けるように構成したので、キャッシュメモリか
ら書き込み監視機能を取り除くことが出来るため、キャ
ッシュメモリの負荷削減及び高速化が可能となり、かつ
キャッシュメモリもライトバック機能を持ったものに変
更できるという効果がある。

【０１５３】この発明によれば、共有データバスにキャ
ッシュメモリを備えるように構成したので、より高速化
を図ることができる効果がある。

【０１５４】この発明によれば、共有バスとグローバル
バスを一つにするように構成したので、チップ面積を縮
小することができる効果がある。

【０１５５】この発明によれば、キャッシュメモリを備
えた共有バスとグローバルバスをつなぐように構成した
ので、チップの面積を縮小することができる効果があ
る。

【０１５６】この発明によれば、ＣＰＵで共有データ又
は非共有データを分け、これに応じてバスを分けるよう
に構成したプロセッサユニットの複数で一つの再帰プロ
セッサユニットを構成したので、再帰的に構成すること
ができる効果がある。

【０１５７】この発明によれば、グローバルバスを多バ
ス化するように構成したので、グローバルバスの混雑度
を削減し、より高速化を図ることができる効果がある。

【０１５８】この発明によれば、共有バスを多バス化す
るように構成したので、共有バスの混雑度を削減し、よ
り高速化を図ることができる効果がある。

【０１５９】この発明によれば、Ｉ／Ｏバスを設置する
ように構成したので、遅い周辺回路にアクセスした場合
のアクセス完了までのバスの停止を回避し、その結果、
高速化できるできる効果がある。

【０１６０】この発明によれば、ＣＰＵの周辺に非共有
データを設けるように構成したので、より高速化を図る
ことができる効果がある。

【０１６１】この発明によれば、ユーザーが共有／非共
有をアドレスによって回路的に振り分けるように構成し
たので、ＣＰＵが共有／非共有情報を知ることができる
効果がある。

【０１６２】この発明によれば、ブロックごとに共有／
非共有情報を振り分けるように構成したので、ユーザー
は自由な共有／非共有の割り振りができる効果がある。

【０１６３】この発明によれば、ＣＰＵは、メモリアク
セス時のセグメント情報からデータの共有／非共有を判
断してアクセスするバスを決定するように構成したの
で、ハンドルを用いたコンピュータ構成にも適用できる
効果がある。

【０１６４】この発明によれば、ＣＰＵは、ユーザーの
情報から共有／非共有データを別々の命令でアクセスさ
せることよってバスを選択するように構成したので、セ
グメントを用いたコンピュータ構成にも適用できる効果
がある。

【０１６５】この発明によれば、異なるＣＰＵの各バス
端子を、グローバル非共有バスとグローバル共有バスお
よびグローバル外部装置バスに接続して構成したので、
異なるＣＰＵを一つのマルチプロセッサ系に載せること
ができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるマルチプロセ
ッサ装置のブロック図である。

【図２】 この発明の実施の形態２によるマルチプロセ
ッサ装置のブロック図である。

【図３】 この発明の実施の形態３によるマルチプロセ
ッサ装置のブロック図である。

【図４】 この発明の実施の形態３による他のマルチプ
ロセッサ装置のブロック図である。

【図５】 この発明の実施の形態４によるマルチプロセ
ッサ装置のブロック図である。

【図６】 この発明の実施の形態４による他のマルチプ
ロセッサ装置のブロック図である。

【図７】 この発明の実施の形態５によるマルチプロセ
ッサ装置のブロック図である。

【図８】 この発明の実施の形態６によるマルチプロセ
ッサ装置のブロック図である。

【図９】 この発明の実施の形態８によるマルチプロセ
ッサ装置のブロック図である。

【図１０】 この発明の実施の形態９のマルチプロセッ
サ装置のブロック図である。

【図１１】 この発明の実施の形態９による他のマルチ
プロセッサ装置のブロック図である。

【図１２】 この発明の実施の形態１０によるマルチプ
ロセッサ装置のブロック図である。

【図１３】 この発明の実施の形態１１によるマルチプ
ロセッサ装置のブロック図である。

【図１４】 この発明の実施の形態１２によるマルチプ
ロセッサ装置のブロック図である。

【図１５】 実施の形態１２のメモリマップである。

【図１６】 実施の形態１２のメモリアクセスソフトウ
ェアである。

【図１７】 この発明の実施の形態１３によるマルチプ
ロセッサ装置のブロック図である。

【図１８】 この発明の実施の形態１３による他のマル
チプロセッサ装置のブロック図である。

【図１９】 この発明の実施の形態１３による更に他の
マルチプロセッサ装置のブロック図である。

【図２０】 この発明の実施の形態１４によるマルチプ
ロセッサ装置のブロック図である。

【図２１】 従来のマルチプロセッサ装置のブロック図
である。

【符号の説明】

１１ ＣＰＵ、１１ａ 共有バス端子、１１ｂ，１１ｃ
非共有バス端子、１２，６２ ローカルキャッシュメ
モリ、１３ａ，６３ａ ローカル非共有バス、１３ｂ
ローカル共有バス、１４プロセッサユニット、１５ａ，
５５ａ，６５ａグローバル非共有バス、１５ｂ，５５ｂ
グローバル共有バス，１６ 共有キャッシュメモリ、
１７ａ，５７ａ，６７ａ 非共有インタフェース、１７
ｂ，３７，５７ｂ 共有インタフェース、１９ａ，６９
ａ 非共有メモリ、３９ 外部メモリ、５４ 再帰プロ
セッサユニット。

Claims (15)

【特許請求の範囲】
1. 【請求項１】 共有バス端子と非共有バス端子とを有す
   るＣＰＵと、前記非共有バス端子に接続され自己のＣＰ
   Ｕのみに用いる非共有情報を記憶したローカルキャッシ
   ュメモリとを備えたプロセッサユニットと、複数の前記
   プロセッサユニットのそれぞれのＣＰＵの共有バス端子
   をグローバル共有バスに接続するローカル共有バスと、
   複数の前記プロセッサユニットのそれぞれのローカルキ
   ャッシュメモリのバス端子をグローバル非共有バスに接
   続するローカル非共有バスと、前記グローバル共有バス
   を前記全てのプロセッサユニットのＣＰＵが用いる共有
   情報を記憶した外部の共有メモリに接続する共有インタ
   フェースと、前記グローバル非共有バスを前記全てのプ
   ロセッサユニットのＣＰＵが用いる非共有情報を記憶し
   た外部の非共有メモリに接続する非共有インタフェース
   とを備えたマルチプロセッサ装置。
2. 【請求項２】 共有インタフェースより内部側における
   グローバル共有バスの途中にグローバル共有キャッシュ
   メモリを設けたことを特徴とする請求項１記載のマルチ
   プロセッサ装置。
3. 【請求項３】 グローバル共有バスとグローバル非共有
   バスを、共有情報記憶領域と非共有情報記憶領域とを有
   する外部のメモリに接続する共有インタフェースを備え
   たことを特徴とする請求項１または請求項２記載のマル
   チプロセッサ装置。
4. 【請求項４】 ローカルキャッシュメモリはライトスル
   ー機能を有することを特徴とする請求項１から請求項３
   のうちのいずれか１項記載のマルチプロセッサ装置。
5. 【請求項５】 ローカルキャッシュメモリはライトバッ
   ク機能を有することを特徴とする請求項１から請求項３
   のうちのいずれか１項記載のマルチプロセッサ装置。
6. 【請求項６】 共有バス端子と非共有バス端子とを有す
   るＣＰＵと、前記非共有バス端子に接続され自己のＣＰ
   Ｕのみに用いる非共有情報を記憶したローカルキャッシ
   ュメモリとを備えたプロセッサユニットと、その複数の
   プロセッサユニットのそれぞれの共有バス端子を接続し
   た総合共有バス端子および非共有バス端子を接続した総
   合非共有共有バス端子を有する再帰プロセッサユニット
   と、複数の前記再帰プロセッサユニットのそれぞれの総
   合共有バス端子をグローバル共有バスに接続するローカ
   ル共有バスと、前記複数の前記再帰プロセッサユニット
   のそれぞれの総合非共有バス端子をグローバル非共有バ
   スに接続するローカル非共有バスと、前記グローバル共
   有バスを前記全てのプロセッサユニットのＣＰＵが用い
   る共有情報を記憶した外部の共有メモリに接続する共有
   インタフェースと、前記グローバル非共有バスを前記全
   てのプロセッサユニットのＣＰＵが用いる非共有情報を
   記憶した外部の非共有メモリに接続する非共有インタフ
   ェースとを備えたマルチプロセッサ装置。
7. 【請求項７】 共有バス端子と２つ以上の非共有バス端
   子とを有するＣＰＵと、前記各非共有バス端子に接続さ
   れ自己のＣＰＵのみに用いる非共有情報を記憶したロー
   カルキャッシュメモリとを備えたプロセッサユニット
   と、複数の前記プロセッサユニットのそれぞれのＣＰＵ
   の共有バス端子をグローバル共有バスに接続するローカ
   ル共有バスと、複数の前記プロセッサユニットのそれぞ
   れの２つ以上のローカルキャッシュメモリの非共有バス
   端子を別個独立したグローバル非共有バスに接続するロ
   ーカル非共有バスと、前記グローバル共有バスを前記全
   てのプロセッサユニットのＣＰＵが用いる共有情報を記
   憶した外部の共有メモリに接続する共有インタフェース
   と、前記グローバル非共有バスのそれぞれを該バスに接
   続された前記全てのプロセッサユニットのＣＰＵが用い
   る非共有情報を記憶した外部の別個独立した非共有メモ
   リに接続する２つ以上の非共有インタフェースとを備え
   たマルチプロセッサ装置。
8. 【請求項８】 共有バス端子と非共有バス端子および外
   部装置バス端子とを有するＣＰＵと、前記各非共有バス
   端子に接続され自己のＣＰＵのみに用いる非共有情報を
   記憶したローカルキャッシュメモリとを備えたプロセッ
   サユニットと、複数の前記プロセッサユニットのそれぞ
   れのＣＰＵの共有バス端子をグローバル共有バスに接続
   するローカル共有バスと、複数の前記プロセッサユニッ
   トのそれぞれのローカルキャッシュメモリの非共有バス
   端子をグローバル非共有バスに接続するローカル非共有
   バスと、複数の前記プロセッサユニットのそれぞれの外
   部装置バス端子をグローバル外部装置バスに接続するロ
   ーカル外部装置バスと、前記グローバル共有バスを前記
   全てのプロセッサユニットのＣＰＵが用いる共有情報を
   記憶した外部の共有メモリに接続する共有インタフェー
   スと、前記グローバル非共有バスを前記全てのプロセッ
   サユニットのＣＰＵが用いる非共有情報を記憶した外部
   の非共有メモリに接続する非共有インタフェースと、前
   記グローバル外部装置バスを前記全てのプロセッサユニ
   ットのＣＰＵが用いる共有情報を記憶した外部の共有メ
   モリに接続する外部装置インタフェースとを備えたマル
   チプロセッサ装置。
9. 【請求項９】 ローカルキャッシュメモリの入力側また
   は出力側に接続したローカルメモリを備えたことを特徴
   とする請求項１から請求項８記載のうちのいずれか１項
   記載のマルチプロセッサ装置。
10. 【請求項１０】 アドレス端子、データ端子、コントロ
    ール端子を有するＣＰＵ本体と、前記アドレス端子から
    のアドレス情報を入力とし、共有／非共有かを判断する
    共有／非共有判定回路と、この共有／非共有判定回路か
    らの出力を入力とし、共有の場合には前記ＣＰＵ本体の
    各バス端子を共有バス端子に接続し、非共有の場合には
    前記ＣＰＵ本体の各バス端子を非共有バス端子に接続す
    る共有／非共有バス選択装置と、前記非共有バス端子に
    接続され自己のＣＰＵのみに用いる非共有情報を記憶し
    たローカルキャッシュメモリとを備えたプロセッサユニ
    ットを用いることを特徴とする請求項１から請求項９記
    載のうちのいずれか１項記載のマルチプロセッサ装置。
11. 【請求項１１】 共有／非共有判定回路は、入力がアド
    レスの上位、出力がそのアドレスブロックの共有／非共
    有判定であるＲＡＭであることを特徴とする請求項１０
    記載のマルチプロセッサ装置。
12. 【請求項１２】 共有／非共有判定回路は、ＣＰＵの近
    傍のポインタテーブルの中に備えられた共有／非共有ビ
    ットを直接または間接的に送られることにより、セグメ
    ントごとに共有／非共有を判定することを特徴とする請
    求項１０記載のマルチプロセッサ装置。
13. 【請求項１３】 ＣＰＵは、メモリアクセス時のセグメ
    ント情報からデータの共有／非共有を判断してアクセス
    するバスを決定することを特徴とする請求項１から請求
    項９記載のうちのいずれか１項記載のマルチプロセッサ
    装置。
14. 【請求項１４】 ＣＰＵは、ユーザーの情報から共有／
    非共有データを別々の命令でアクセスさせることよって
    バスを選択することを特徴とする請求項１から請求項９
    記載のうちのいずれか１項記載のマルチプロセッサ装
    置。
15. 【請求項１５】 異なるＣＰＵの各バス端子を、グロー
    バル非共有バスとグローバル共有バスおよびグローバル
    外部装置バスに接続したことを特徴とする請求項１から
    請求項９記載のうちのいずれか１項記載のマルチプロセ
    ッサ装置。