JPH0222757A - マルチプロセッサのメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、複数の演算処理装置により共有される主記憶
装置とその管理手段を含めた。マルチプロセッサシステ
ムのメモリシステムに関するものである。

〔従来の技術〕

最近の計算機システムでは、高信頼化、高性能化の両者
を満たす解として、複数の演算処理装置から成るマルチ
プロセッサシステムの開発が盛んである。マルチプロセ
ッサシステムの構成には、種々のものがあるが、最も容
易なものとして、複数の演算処理装置が１つの主記憶を
共有する共有メモリ型のマルチプロセッサ構成が主流と
なっている。

共有メモリ型マルチプロセッサシステムでは、各演算処
理装置が、１つの主記憶をアクセスするため、何らかの
対策がないと主記憶へのアクセスが競合し、各演算処理
装置が十分な性能を発揮できない。このため、一般に各
演算処理装置毎に共有メモリの一部を保持するキャッシ
ュメモリが設けられる。キャッシュメモリは、高速小容
量のローカルメモリであるが、メモリアクセスの局所性
から十分なヒツト率が得られ、共有メモリへのアクセス
負荷を軽減すると供に、メモリアクセス時間の大幅な削
減を可能とする。

このように、各演算処理装置にキャッシュメモリを付加
した分散キャッシュメモリ方式は、共有メモリ型マルチ
プロセッサシステムでは常套手段であるが、この分散キ
ャッシュメモリ方式における重要な問題として、各キャ
ッシュメモリ内容の一致保証問題がある。例えば、共有
メモリ上のあるデータが、ＡとＢの演算処理装置のキャ
ッシュメモリ上に存在している場合を考える。演算処理
装置ｉｆＡが共有されているデータを更新し、その事実
を演算処理袋［Ｂのキャッシュメモリに報告しなかった
場合、演算処理装置Ｂがそのデータに対してアクセスす
ると、自キャッシュメモリがヒツトし、更新される前の
誤ったデータが読込まれる。

この問題を解決するためには、各演算処理装置は、デー
タを更新した事実を他の演算処理装置毎てに報告しなけ
ればならない、各演算処理装置は、データ更新報告を監
視する手段を有し１分散キャッシュメモリの一致保証を
管理する必要がある。

分散キャッシュメモリの一致保証プロトコルとして、最
も簡単な方式は、ストアスル一方式のキャッシュメモリ
を用いることによって実現される。

即ち、演算処理装置からのライトアクセスは、該当する
キャッシュメモリへ書込まれると共に、共有メモリへも
同時に書込まれる。この時、共有メモリへ書込みは他の
全ての演算処理装置に報告される。他の演算処理装置は
、共有メモリの更新を検出すると、そのアドレスに対応
するデータが自キャッシュメモリ内に存在するかどうか
を検査する。対応するデータが存在すれば、それを含む
ブロックを無効化する。このストアスル一方式は、例え
ばシーケント（Ｓｅｑｕｅｎｔ）社のバランス（Ｂａ−
１１ａｎｃｅ）　８０００シリーズのマルチプロセッサ
で採用されている。ストアスル一方式を基本とした一致
保証方式は、制御は容易であるが、ライトアクセスの度
に共有メモリへのアクセスが伴うため、共有メモリバス
への負荷が比較的高い。

ライトアクセスによる共有メモリバス負荷を軽減する手
段として、ストアスワップ方式のキャッシュメモリを基
本とした一致保証プロトコルがある。これには種々のプ
ロトコルが提案されているが、ここではグツドマン（Ｇ
ｏｏｄｍａｎ）によって提案された１例を示す。

キャッシュメモリ内のブロックには、以下の３状態があ
りうる。即ち。

（Ｌ）　５ｈａｒｅｄ・・・共有メモリの内容と一致し
ており且つ、複数のキャッシュメモリに共有されている
。

（２）　Ｅｘｃｌｕｓｊ、ｖｅ・・・主メモリの内容と
一致しており、且つ唯一のキャッシュメモリ内に存在す
る。

（３）　Ｏｗｎｅｄ・・・主メモリの内容と一致してお
らず且つ、唯一のキャッシュメモリ内に存在する。

次に、演算処理装置が各状態のブロックにアクセスする
場合の処理を筒部に述べる。

（ｉ）リードヒツト ブロックの状態に関わらず、データを読出す。

（ｉｉ）リードミスヒツト 共有メモリにブロック転送を要求する。この時、他のキ
ャッシュメモリに転送中のブロックが存在するかどうか
検査し、存在すれば、５ｈａｒｅｄブロツクとして、又
、存在しなければＥｘｃｌｕｓｉｖｅブロックとして、
自キャッシュメモリ内に書込む。その後、中断していた
リードアクセスを再開する。

（正）ライトヒツト ５ｈａｒｅｄブロツクに対する書込みでは、当該キャッ
シュメモリに書込むとともに、他のキャッシュメモリに
共有バスを通じてデータの変更を報告する。その後、ブ
ロックの状態はＯｗｎｅｄとなる。又、Ｅｘｃｌｕｓｉ
ｖｅ、　Ｏｗｎｅｄブロックに対する書込では、他のキ
ャッシュメモリに報告する義務はない。

（ｉ−）ライトミスヒツト 共有メモリにブロック転送を要求する。この詩仙のキャ
ッシュメモリに転送中のブロックが存在するかどうか検
査し、存在すれば５ｈａｒｅｄブロツクとして、又、存
在しなければ、Ｅｘｃｌｕｓｉ、ｖｅブロックとして、
自キャッシュメモリ内に書込む。その後、中断していた
ライトアクセスを再開する。

又、各演算処理装置は、共有メモリバス上のトランザク
ションを監視し、以下の処理を行なう。

（ｉ）共有メモリバス上にブロック転送トランザクショ
ンを検出した場合。

対応するブロックが自キャッシュメモリ内に存在し、且
つブロックの状態がＯ％＋ｎｅｄであれば、共有メモリ
バス上のブロック転送要求をアボートし、自キャッシュ
内のＯ％＋ｎｅｄブロックを共有メモリへライトバック
して当該ブロックをＥｘｃｌｕｓｉｖｅとする。その後
、中断されていたブロック転送要求が再開される。又、
対応するブロックの状態が５ｈａｒｅｄあるいはＥｘｃ
ｌｕｓｉｖｅであった場合、共有バスを通じて、該当ブ
ロックが自キャッシュメモリ内に存在することを報告す
る。その後、ブロックの状態は５ｈａｒｅｄとなる。

（ｎ）共有バス上にデータ変更報告を検出した場合。

対応するブロックが自キャッシュメモリ内に存在すれば
、そのブロックを無効化する。

以上のプロトコルにより、ストアスワップ方式を採用し
た場合のキャッシュメモリの一致が保証できる。ストア
スワップ方式における分散キャッシュメモリの一致保証
方式は、ここで示した方式の他、文献ビー　スウイージ
ー　アンド　エージニー　スミス（Ｐ、Ｓｗｅａｚｅｙ
　ａｎｄ　Ａ、Ｊ、Ｓｍ１ｔｈ）、　ｒアクラス　オブ
　コンパチブル　キャッシュ　コンシスチンシイ　プロ
トコルス　アンド　ゼア　サポート　バイ　ザ　アイイ
ーイーイー　ヒユーチャーバスＪ　　（”　Ａ　Ｃ１ａ
ｓｓ　ｏｆ　Ｃｏｍｐａｔｉｂｌ、ｅ　ＣａｃｈｅＣｏ
ｎｓｉｓｔｅｎｃｙ　Ｐｒｏｔｏｃｏｌｓ　ａｎｄ　ｔ
ｈｅｉｒ　５ｕｐｐｏｒｔ、　ｂｙｔｈｅ　ＩＥＥＥ　
Ｆｕｔｕｒｅｂｕｓ、　”）、プロシーディング、サー
ティーンス　アニュアル　インタナショナルシンポジュ
ーム　オン　コンピューター　アーキテクチャ　（Ｐｒ
ｏｃ、　１３ｔｈ　Ａｎｎ、　Ｉｎｔ、　Ｓｙｍｐ、　
ｏｎ　Ｃｏ−ｍｐ、　Ａｒｃｈ、　）、　ｐｐ４１４−
４２３．１９８６．６に詳しく示されている。

次に、共有メモリ型マルチプロセッサシステムにおける
従来の共有メモリバス制御方式について述べる。以下、
共有メモリバスをシステムバスと称す。前述した分散キ
ャッシュメモリ方式を採用した場合、システムバス上の
アクセスは、以下の３種類である。

（１）共有メモリから、各キャッシュメモリへのブロッ
ク転送。

（２）キャッシュメモリ内の変更されたブロックを共有
メモリへ転送するコピーバック処理（３）他キャッシュ
メモリ内のデータの無効化を要求するブロードキャスト
処理 各プロセッサからのシステムバスアクセスは、特公昭６
１−２３３８５８に示される様に、システムバスを時分
割に利用する。即ち、１つのプロセッサが共有メモリを
アクセスする時に、共有スモリへの起動から、データ転
送の終了までシステムバスに占有するのではなく、起動
時、及びデータ転送時のみシステムバスを使用する。こ
れによって複数プロセッサからの共有メモリアクセスを
、高いスループットで処理することが可能となる。

〔発明が解決しようとする課題〕

上記従来技術は、複数のプロセッサが１つのシステムバ
スを共用するため、アクセス競合は避けられない。更に
、今後、単体プロセッサの性能向上に伴って、メモリア
クセス頻度が増大する傾向にある。又、プロセッサ数も
増加する傾向にあり。

システムバスの競合がネックとなって、十分な台数効果
が得られないという問題がある。

一方、システムバスの競合を避けるため、各プロセッサ
ごとに専用バスを設ける方法もある。これは主に大型計
算機にて採用される。しかし、本方式では、プロセッサ
台数の増加にともなってハード量の増大が著しい。

本発明の第１の目的は、複数の演算処理装置からのアク
セスが、システムバスで競合することに起因する性能低
下を解消し、少量のハードウェアで高いスループットを
有するマルチプロセッサのメモリシステムを提供するこ
とにある。

本発明の第２の目的は、命令フェッチに伴うシステムバ
スへのアクセスと、オペランドフェッチに伴うシステム
バスへのアクセスとが競合することに起因する性能低下
を解消し、少量のハードウェアで高いメモリスルーブツ
トを有するマルチプロセッサのメモリシステムを提供す
ることにある。

〔課題を解決するための手段〕

上記第１の目的は、システムバスを、複数のアドレスバ
ス及び複数のデータバスで構成し、複数バスの利用状況
を管理してシステムバスの使用許可を与えるシステムバ
ス制御装置を設ける６更に、各演算処理装置には、前記
複数のバスを選択して使用する手段を設けることによっ
て達成される。

又、上記第２の目的は、システムバスを、命令フェッチ
に関連するデータ転送に用いられる命令専用共有バスと
、オペランドの読出し、書込みに関連するデータ転送に
用いられるオペランド専用共有バスによって構成する。

更に、命令専用共有バスの制御を行なう命令共有バス制
御装置と、オペランド専用共有バスの制御を行なうオペ
ランド共有バス制御装置とを設けることによって達成さ
れる。

〔作用〕

本発明において、演算処理装置のキャッシュメモリでミ
スヒツトが発生した場合、システムバス制御装置に対し
て、バス占有要求を行なう。システムバス制御装置は、
システムバスの利用状況を管理しており、複数バスの内
、使用されていないチャネルを、バス占有要求元に与え
る。これによって、複数の演算処理装置がシステムバス
を使用する場合でも、競合が発生せず、高いメモリスル
ープットを実現できる。

又、本発明において、演算処理装置の命令読出しが、命
令専用キャッシュメモリでミスヒツトした場合、命令共
有バス制御装置に要求して、命令専用共有バスを占有し
、データ転送を行なう。

方、演算処理装置のオペランド読出し、書込みが、オペ
ランド専用キャッシュメモリでミスヒツトした場合、オ
ペランド共有バス制御装置に要求して、オペランド専用
共有バスを占有し、データ転送を行なう。これらの動作
は独立に行なわれ、これによって、高いメモリスルーブ
ツトを実現できる。

〔実施例〕

以下、本発明の一実施例を図面を用いて説明する。第１
図は、本発明が適用されるデータ処理装置の一例を示し
ている。同図において、演算処理装置（ＰＥ）　１００
．２００は、システムバス１０００を介して共有メモリ
制御装置（ＭＳＣ）８００．および共有メモリ（ＭＳ）
９００を共有する。メモリ管理装置（ＭＭＵ）　３００
．４００は、キャッシュメモリおよびアドレス変換装置
を有し、演算処理装置１００゜２００からのメモリアク
セス要求を受け付け、これを処理する。もし、キャッシ
ュメモリ内に所望のデータが存在しない場合は、システ
ムバス１０００を介して、共有メモリ９００より所望の
データを得る。

システムバス監視袋［（Ｂ　Ｍ）　５００．６００は、
システムバス１０００に接続され、システムバスのアド
レスバス１１００及びアドレスバス１２００を監視し、
もし必要であるならば、メモリ管理装置３００．４００
内のキャッシュデータを変更あるいは無効化する。シス
テムバス１０００は、２本のアト１ノスバス１１００゜
１２００及び２本のデータバス１３００．１４００から
成る。

アドレスバスの幅は３２ビツトであり、データバスの幅
は３２ビツトあるいは６４ビツトが可能である。

アドレスバス１１００とデータバス１３００の組をチャ
ネルＡと称し、アドレスバス１２００とデータバス１４
００の組をチャネルＢと称する。これら複数のバスは、
システムバス制御表［７００によって制御される。

共有メモリ制御表！１８００は、システムバス１０００
に接続され、各演算処理袋［１００，２００からの共有
メモリアクセス要求を受け取り、これをＦＩＦＯバッフ
ァ（ファーストインファーストアウトバッファの略、キ
ューとも呼ばれる）に蓄積し、到着順に、共有メモリ９
００へのアクセスを行なう、メモリ管理装置３００．４
００は、共有メモリ９００へのアクセスが必要となった
時、システムバス制御装置７００に対して、バス占有要
求を行なう、システムバス制御装置は、システムバスの
２本のチャネルの内、空いている方をバス占有要求元に
報告し、使用を許可する。

次に、第２図を用いて、システムバスの占有制御方式に
ついて説明を加える。システムバス制御装置７００は、
各演算処理装置とインタフェース信号線７０１〜７０６
によって接続される。各信号線の接続形態及び意味を以
下に示す。

（１）　ＢＵＳＲＥＱ　７０１ 本信号は、各演算処理装置のメモリ管理装置３００、４
００及び、共有メモリ制御装置１８００からのシステム
バス占有要求であり、個別の信号として接続される。即
ち、本信号は、メモリ管理装置３００又は４００におい
てキャッシュミスヒツトが発生し、共有メモリとの間で
ブロック転送が必要となった時（変更されたブロックの
コピーパック処理も含む）、あるいは５ｈａｒａｄ状態
のブロックに書込みが発生し、ブロードキャス１−が必
要となった時にアサートされる。又、共有メモリ制御装
置８００が要求ブロックを要求元へ転送する場合も、本
信号がアサートされる。

（２）ＣＰＹＢＫＲＥＱ　７０２ 本信号は、バス監視装置５００．６００からのシステム
バス占有要求であり、個別の信号として接続される。本
信号は、バス監視装置５００．６００がシステムバス上
のブロック転送要求を検出し、自キャッシュメモリ内を
検索した結果、最新のデータが存在し、これを共有メモ
リヘコピーバックする時に７サートされる。

（３）ＢＵＳＡＣＫ　　７０３ 共有バス制御装置７００から、各演算処理装置のメモリ
管理装置３００．４００、及び共有メモリ制御装置８０
０への共有バス使用許可信号であり、各装置に対して個
別に接続される。本信号は、ＣＨＮ　。

信号７０５と共に用いられ、各装置に対して、使用可能
なチャネルを知らせる。

（４）　ＣＰＹＢＫＡＣ：Ｋ　７０４ 共有バス制御装置７００から、各演算処理装置のバス監
視装置に対する共有バス使用許可信号であり、各装置に
対して個別に接続される。本信号は、ＣＨＮｏ信号７０
５と共に用いられ、各装置に対して、使用可能なチャネ
ルを知らせる。

（５）　ＣＨＮｏ　７０５ 本信号は、ＢＵＳＡＣＫ７０３．ＣＰＹＢＫＡＣＫ７０
４と共に用いられ、使用可能なチャネル番号を示す。

（６）　ＢＵＳＢＳＹ　７０６ 各演算処理装置のメモリ管理装置３００．４００、バス
監視装置５００，６００、及び共有メモリ制御装置８０
０からのバス使用中であることを示す信号であり、各チ
ャネル毎に、バス構成でシステムバス制御装置に接続さ
れる。

第２図のシステムバス割当て論理７１０は、各演算処理
装置からのシステムバス占有要求７０１．７０２と、シ
ステムバスの各チャネルの使用状況を示すバス使用中信
号７０６を入力として優先判定を行ない、システムバス
要求元に適切なチャネルを割当てる。第３図に、システ
ムバス割当て論理７１０の状態遷移を示した。この例で
は、システムバスが２つのチャネルから成る場合を示し
た。システムバスは、第３図に示すようにＡ、Ｂチャネ
ルの使用状態に応じて４つの状態７１１〜７１４を取り
つる。

状態遷移の原因としては、システムバス占有要求、およ
び各チャネルの使用終了報告がある。

第４図は、システムバスが２つのチャネルＡ。

Ｂから成る場合を例にとって、バス動作を示した。

期間ｔ１では、演算処理装置ＰＥＯのブロック転送起動
と、演算処理装置ＰＥＩのブロードキャスト処理が同時
に実行されている。期間ｔ２では、演算処理装置ＰＥ３
のブロック転送起動と、演算処理装置ＰＥ２のブロック
転送起動が同時に実行されている。チャネルＡの期間ｔ
３〜ｔ６は、期ｒＪｊｔ１に起動された演算処理装置Ｐ
ＥＯのブロック転送のため占められている。このとき、
チャネルＢでは、期間ｔ２にチャネルＡを使用して起動
された演算処理装置ＰＥ３のブロック転送が並行して実
行され、演算処理装置！ＰＥＯのブロック転送終了を待
つ必要はない。

次に、本実施例に適用されるメモリ管理装置３００およ
びシステムバス監視装置５００について、第５図を用い
て詳細に説明する。メモリ管理装置３００は、演算処理
装置からの命令フェッチを処理する機構として、命令用
アドレス変換バッファ（Ｉ−ＴＬＢ）３１０、命令専用
キャッシュデータ部（Ｉ−ＣＡＣＨＥ）３Ｉ２と、この
データに対応する物理アドレスタグを保持する命令用タ
グメモリ（Ｉ−Ｄ　ｉ　Ｒ）　３１１．および命令用キ
ャッシュメモリの制御を行なう命令キャッシュ制御装置
（Ｉ−ＣＯＮＴ）３１４から成る。また、演算処理装置
からのオペランドフェッチを処理する機構として、オペ
ランド用アドレス変換バッファ（Ｄ−ＴＬＢ）３２０、
オペランドキャッシュデータ部（Ｄ−ＣＡＣＨＥ）３２
４、およびこのデータに対応する物理アドレスタグを保
持するオペランド用タグメモリ（Ｄ−Ｄ　ｉ　Ｒ）　３
２１、キャッシュ内の各ブロックの有効性を示すＶビッ
ト３２２、各ブロックの状態を示すステータス部（ＳＴ
ＡＴ）３２３、およびオペランド用キャッシュ制御装置
（Ｄ−ＣＯＮＴ）３２６から成るいここで、ステータス
部３２３は２ビット幅で、ブロックの状態を５ｈａｒｅ
ｄ、　Ｅｘｃ−１ｕｓｉｖｅ、　０ｖｎｅｄの３状態に
区別する。

オペランド用キャッシュメモリは、データの更新がある
ため、他の演算処理装置内のキャッシュメモリとのデー
タの一致を保証する必要がある。

このため命令用キャッシュメモリよりもかなり制御が複
雑になる。そこで、オペランドフェッチに対するアクセ
ス処理を、第５図を用いて以下に示す。

（１）　　リードヒツト時 演算処理装置の送出するオペランドの論理アドレスを、
オペランド用アドレス変換バッファ３２０により、物理
アドレスに変換する。この物理アドレスの下位は、イン
デクスアドレスとして、オペランド用タグメモリ３２１
．データ部３２４をアクセスする。オペランド用タグメ
モリ３２１より読出されたタグ情報は、前記物理アドレ
スの上位と、比較器３２５によって比較され、該当デー
タの有無が検証される。検証の結果、要求データが存在
すれば該当データは、オペランドリードデータ３０５と
して、演算処理装置に供給される。

（２）リードミスヒツト時 キャッシュメモリの一致検証の動作は前述と同様である
。一致検証の結果、もし、ミスヒツトであれば、オペラ
ンド用アドレス変換バッファ３２０より送出された物理
アドレスは、セレクタ３３１を経て、アドレスレジスタ
３３０にセットされる。この時、同時にブロックのステ
ータス情報３２３の内容がキャッシュ制御装置３２６に
入力され、リプレースすべきブロックの状態がチエツク
される。その結果０νｎｅｄ状態であれば、コピーパッ
クのために、リプレースブロックの物理アドレスがコピ
ーパックアドレスレジスタ３３７にセットされる。

今、リプレース処理が不要な場合をまず説明すると、キ
ャッシュ制御装置３２６は、システムバス制御装置７０
０に対してバス占有要求７０１をアサートする・その後
、システムバス制御装置７００より、バス使用許可信号
７０３と、使用可能チャネル番号７０５を受け、その情
報に従って、アドレスレジスタ３３０の内容を、アドレ
スバス１１００又は、アドレスバス１２００に送出し、
共有メモリ９００に対して、ブロック転送を要求する。

この要求に対し、他のキャッシュメモリ内に該当データ
が存在し、かつその状態がＯｗｎｅｄであることを示す
報告があった場合、その要求を中断し、共有メモリが最
新情報に更新された後リトライする。又、他のキャッシ
ュメモリ内に該当データが存在し、かつその状態が５ｈ
ａｒｅｄかＥｘｃｌｕｓｉｖｅであった場合、これを記
憶しておき、ブロック転送終了後、ブロックの状態を５
ｈａｒｅｄとする。他のキャッシュメモリ内に該当デー
タが存在しなかった場合は、ブロック転送終了後、ブロ
ックの状態を１Ｅｘｃｌｕｓｉｖｅとする。共有メモリ
よりブロックデータがデータバスＡ（Ｂ）経由で転送さ
れてきた場合、データレジスタ３３４（３３３）に−旦
データを取込む、そして、セレクタ３３２、３２８を経
て、オペランド用キャシュデータ部３２４に書込む。

次にブロック転送に先立って、リプレースブロックのコ
ピーパックが必要な場合には、キャッシュ制御装置３２
６は、システムバスの２つのチャネルのどちらかを占有
し、占有したチャネルのアドレスバス（１１００又は、
１２００）に対してコピーパックアドレスレジスタ３３
７の内容を送出し、共有メモリにコピーパック要求を発
効する。該要求が受付けられると、オペランド用キャッ
シュデー５部３２４内のリプレースブロックを、共有メ
モリライトデータレジスタ３３６を経て、占有したチャ
ネルのデータバス（１３００又は、１４００）　＆己送
出し、共有メモリへ転送する。コピーパック処理が終了
すると、前述と同じ手順で要求データのブロック転送を
行なう。

（３）ライトヒツト キャッシュメモリの一致検証の動作は、リードヒツト時
と同様である。この時該当ブロックの状態を示すステー
タス部３２３がキャッシュ制御装置３２６に入力される
。その結果、キャツシュヒツトで、且つ該当ブロックの
状態がＯｗｎｅｄ又はＩＥｘｃｌｕ−ｓｉｖｅである場
合は、オペランドライトデータ３０４がセレクタ３２８
で選択され、キャッシュデータ部；３２４に書込まれる
。一方、該ブロックの状態が５ｈａｒｅｄであれば、ラ
イトデータ３０４は、キャシュデータ部３２４に書込ま
れるとともに、セレタク３３５を経て、ライトデータレ
ジスタ３３６にセットされる。この時、物理アドレスも
セレクタ３２７．３３１を経て、アドレスレジスタ３３
０にセットされる。その後、キャッシュ制御装置３２６
は、システムバス制御装置７００に対してバス占有要求
をアサートし。

使用を許可されたチャネルに対して、アドレスレジスタ
３３０、及びライトデータレジスタ３３６の内容を送出
し、ブロードキャスト要求によって、他キャッシュに変
更あるいは無効化要求を発効する。

（４）ライトミスヒツト時 キャシュミスヒツトに伴うブロック転送手順は。

リードミスヒツト時と同様になる。ブロック転送終了後
のライト手順は、ライトヒツト時の処理と同様になる。

次にシステムバス監視装置５００について第５図を用い
て説明する。システムバス監視装置５００は、システム
バスの各チャネルより、アドレス及びデータを取込み、
該アドレスに対応するデータが。

オペランド用キャッシュメモリ３２４に存在するかどう
かを検出し、必要であればこれを更新、あるいは無効化
するものである。監視用タグメモリ５０１、及びその有
効性を示す有効ビット５０２は、オペランド用タグメモ
リ３２１．有効ビット３２２のコピーであり、オペラン
ド用タグメモリ３２１とは独立にアクセス可能である。

監視制御装置５０４は、システムバスからの情報の取込
み及び、監視用タグメモリ５０１のアクセスを制御する
。以下、システムバス監視装置５００の動作を示す。

（１）ブロードキャスト検出時 システムバス上にブロードキャスト要求を検出した場合
、チャネルに応じて、アドレスをそれぞれ監視アドレス
レジスタ５０６．５０７に、データをそれぞれ監視デー
タレジスタ５０９．５１０に取込む。−般にブロードキ
ャスト要求は無効化要求であるため、データは不要であ
る。しかし、特殊な制御方式としては、オペレーティン
グシステムのデータに関してのみ、ブロードキャストに
よって、他キャッシュ内の該当データを更新する方式も
可能である。監視制御装置５０４は、監視アドレスレジ
スタ５０６．５０７のどちらかをセレクタ５０５で選択
し、監視用タグメモリ５０１をアクセスし、比較器５０
３によって、該当データの一致検証を行なう。もし該当
データが存在する場合、監視制御装置５０４は、オペラ
ンド用キャッシュ制御装ｗ３２６に割込をかけ、セレク
タ３２７を介してセレクタ５０５からの監視アドレスに
よって、キャッシュタグメモリ３２１の該当する有効ビ
ット３２２をクリアする。データの更新を行なう場合に
は、監視データレジスタ５０９゜５１０のどちらかをセ
レクタ５０８で選択し、セレクタ３２８を経て、キャッ
シュデータ部３２４に書込む。

（２）ブロック転送起動検出時 システムバス上にブロック転送起動を検出した場合、チ
ャネルに応じて、アドレスを、監視アドレスレジスタ５
０６または５０７に取込む。その後、監視用タグメモリ
５０１をアクセスし、該当データの一致検証を行なう。

もし該当データが存在した場合ブロック転送起動元にデ
ータの存在を知らせるとともに、オペランド用キャッシ
ュ制御装置３２６に割込をかけ、セレクタ３２７を介し
て監視アドレスでオペランド用キャッシュのステータス
部３２３をアクセスする。その内容に従って、以下の処
理を行なう、該当ブロックの状態が５ｈａｒｅｄであれ
ば、ノーオペレーション。Ｅｘｃｌｕｓｉｖｅの場合は
、５ｈａ−ｒｅｄ状態に変更する。又、０νｎｅｄ状態
であった場合には、ブロック転送起動元に報告し、該ブ
ロック転送要求をアボートすると共に、０νｎｅｄ状態
のブロックを、共有メモリにコピーバックし、Ｅｘｃｌ
ｕ−ｓｉｖｅ状態に変更する。

次に本実流゛例に適用される共有メモリ制御装置８００
について第６図を用いて詳細に説明する。共有メモリ制
御装置８ｏｏは、複数の演算処理装置からのブロック転
送要求、コピーパック要求、及びブロードキャストに伴
うデータ更新要求を受付け。

これを処理する機能を有する。起動キュー８２０は、各
演算処理装置からのアクセス要求をバッファリングする
ＦＩＦＯバッファであり、起動元プロセッサ番号８２１
．リード／ライトの区別８２２．ブロック転送／単発ア
クセスの識別情報８２３、アクセスアドレス８２４、及
び、ライトデータ８２５から成る。

ライトデータ８２５は、コピーパック要求ではブロック
データであり、単発のライトアクセス要求では、１ワー
ドのデータとなる。又、応答キュー８３０は、共有メモ
リ９００からのリードデータをバッファリングするＦＩ
ＦＯバッファであり、アクセス要求元プロセッサ番号８
３１、及び、リードデータ８３２から成る。コントロー
ラとしては、システムバスから、アクセス要求を受取る
レシーブコントローラ８４０、リードデータを、アクセ
ス要求元へ転送するセントコントローラ８４１及び、共
有メモリのアクセスを制御するアクセスコントローラ８
４２がある。以下動作について説明する。

レシーブコントローラ８４０は、演算処理装置からのア
クセス要求、及び使用チャネル情報に従って、システム
バス１０００上のアドレス及びアクセス情報をアドレス
レジスタ８０１．８０２に取り込む。又、ライトアクセ
スであれば、同時にライトデータを、ライトデータレジ
スタ８０３．８０４に取り込む。その後、アドレス及び
アクセス情報は、セレクタ８１０を経て、起動キュー８
２０に登録される。又、ライトアクセスであればライト
データがセレクタ８１１を経て、起動キュー８２０に登
録される。ライトアクセスでも、ブロックのコピーパッ
ク要求である場合、演算処理装置から連続的に送られて
来るデータが、ライトデータレジスタ８０３．８０４．
セレクタ８１１を経て、起動キューのライトデータ部８
２５に連続的に書込まれる。アクセスコントローラ８４
２は、起動キュー８２０に登録されているアクセスを、
そのアクセス情報（リード／ライト、ブロック転送／単
発ライト）に従って、インタリーブ化された共有メモリ
９００へ転送する。ブロック転送要求の場合は、起動キ
ューのプロセッサ番号８２１を、応答キューのプロセッ
サ番号８３１に転送する。共有メモリ９００より読出さ
れたデータは、リードデータレジスタ８０８を経て、応
答キューのデータ部８３２に格納される。センドコント
ローラ８４１は、応答キュー８３０に転送すべきブロッ
クデータが存在するならば、システムバス制御装置７０
０に対して、バス占有要求７０１を発効する。システム
バス制御装置７００から、バス使用許可７０３及び、使
用すべきチャネル番号７０５を受けとると、リードデー
タ８３２を、リードデータレジスタ８０５を介してデー
タバス１３００又は１４００に送出する。この時、応答
キューの起動元プロセッサ番号８３１に従って、起動元
プロセッサに、ブロックデータを送ったことを報告する
。

この実施例によれば、各演算処理装置は、システムバス
のチャネルＡ、Ｂどちらも選択的に使用可能であり、又
、チャネルＡ、Ｂが、同時に動作可能であることから、
複数の共有メモリアクセスが、同時に処理できる。これ
により、システムバスのスループットを大幅に改善でき
る。

以上で述べた実施例は、命令フェッチ、オペランドフェ
ッチの区別なく、多重化されたシステムバスを選択する
方式であったが、本発明は、第７図に示す様に、命令フ
ェッチ用及びオペランドフェッチ用にシステムバスを分
割し、並列に動作させる構成にも当然適用できる。第１
図との比較にて異なる部分について以下説明を加える。

第１図におけるメモリ管理装置３００は、ここでは命令
用メモリ管理袋［３００ａと、オペランド用メモリ管理
装置３００ｂとして示されており、それぞれ、命令用、
オペランド用のキャッシュメモリ及びアドレス変換装置
を含む。システムバス１０００は、命令用とオペランド
用に分割され、命令用アドレス１２００（４バイト幅）
及び命令用データ１２１０（８バイト幅）は、演算処理
装置の命令用メモリ管理装置３００ａ　。

４００ａに接続される。オペランド用システムバスは、
２本のアドレスバス１３００．１３１０　（各４バイト
幅）、２本のライトデータバス１３２０．１３３０　（
各４バイト幅）、１本のリードデータバス１３４０（８
バイト幅）から成る。共有メモリ９００からの読出しは
、ブロックデータのみであるため、８バイト幅のデータ
バス１３４０の１本としている。一方、共有メモリへの
書込みについては、ブロックデータ、８バイト単発ライ
ト、４バイト単発ライトがあり、アクセスサイズに応じ
て、２本のライトデータバス１３２０゜１３３０を使い
分ける。特に４バイト単発ライトの輝度が高いことから
、アドレスバス及びライトデータバスを、Ａ、Ｂの２チ
ヤネルを構成とし、４バイト単発ライトであれば同時に
処理可能とし、競合による待ち時間を削減する。

次に、本実施例におけるシステムバス制御装置７００を
第８図に示す。システムバス制御袋［７００は。

命令共有バス制御装置７５０と、オペランド共有バス制
御袋＠７６０から成る。命令共有バス制御装置７５０は
、各演算処理装置の命令用メモリ管理装置３００ａ、　
４００ａと、インタフェース信号線７５１〜７５３によ
って接続される。各信号の接続形態及び意味を以下に示
す。

（１）　Ｉ　−Ｂ　Ｕ　Ｓ　ＲＥ　Ｑ７５１本信号は、
各演算処理装置の命令用メモリ管理装置３００ａ、　４
００ａからの命令共有バス占有要求である。本信号は、
命令用メモリ管理装置においてキャッシュミスヒツトが
発生し、共有メモリからのブロック転送が必要となった
時にアサートされる。

（２）Ｉ−ＢＵＳＡＣＫ７５２ 命令共有バス制御装置７５０から、各演算処理装置の命
令用メモリ管理装置への命令共有バス使用許可信号であ
り、各装置に対して個別に接続される。

（３）　■　−ＢＵＳＢＳＹ７５３ 各命令用メモリ管理装置からのバス使用中を示す信号で
あり、バス構成で命令共有バス制御装置に接続される。

命令共有バス制御装置７５０は、各命令用メモリ管理装
置からのバス占有要求７５１と、命令共有バスの使用状
況を示すバス使用中信号７５３を入力として、優先判定
を行ない、使用許可信号７５２によリバス使用許可を与
える。

又、オペランド共有バス制御装置７６０は、各演算処理
装置のオペランド用メモリ管理装置３００ｂ　。

４００ｂ及び、システムバス監視装置５００．６００と
、インタフェース信号線７６１〜７６６によって接続さ
れる。

各信号の接続形態及び意味を以下に示す。

（１）Ｄ−ＢＵＳＲＥＱ７６Ｌ 本信号は、各演算処理装置のオペランド用メモリ管理装
［３００ｂ、　４００ｂからのオペランド共有バス占有
要求であり、個別の信号として接続される。

（２）Ｄ−ＣＰＹＢＫＲＥＱ７６２ 本信号は、各演算処理装置のバス監視装置５００゜６０
０からのオペランド共有バス占有要求であり、個別の信
号として接続される。

（３）Ｄ−ＢＵＳＡＣＫ７６３ オペランド共有バス制御装置７６０から、各演算処理装
置のオペランド用メモリ管理装置への共有バス使用許可
信号であり、各装置に対して個別に接続される。本信号
は、Ｄ−ＣＨＮ○信号７６５と共に用いられ、各装置に
対して使用可能なチャネルを知られる。

（４）Ｄ−ＣＰＹＢＫＡＣＫ７６４ オペランド共有バス制御装置７６０から、各演算処理装
置のバス監視装置に対する共有バス使用許可信号であり
、各装置に対して個別に接続される。

本信号は、Ｄ−ＣＨＮＯ信号７６５と共に用いられ。

各装置に対して使用可能なチャネルを知らせる。

（５）　Ｄ−ＣＨＮＯ 本信号、Ｄ−ＢＵＳＡＣＫ７６３．Ｄ−ＣＰＹＢＫ　Ａ
　ＣＫ７６４と共に用いられ、使用可能なチャネル番号
を示す。

（６）　Ｄ−ＢＵＳ　Ｂ　Ｓ　Ｙ７６６各演算処理装置
のオペランド用メモリ管理装置。

バス監視装置からの、バス使用中であることを示す信号
であり、各チャネル毎に、バス構成でオペランド共有バ
ス制御装置に接続される。

オペランド共有バス制御装置７６０は、各演算処理装置
からのオペランド共有バス占有要求７６１゜７６２と、
オペランド共有バスの使用状況を示すバス使用中信号７
６６とを入力として優先判定を行ない、バス要求・元に
適切なチャネルを割当てる。又、共有メモリ９００から
各演算処理装置へのブロックデータ転送は、オペランド
リードデータバス１３４０を介して転送される。この時
、データ転送先のプロセッサ番号は識別子として保持さ
れているため、アドレスバスは使用しない。すなわち、
ブロックデータの転送では、ライトアクセスやブロック
転送要求との競合は発生せず、要求があった時に即座に
転送される。

第９図には、オペランド共有バス制御装置７６０におけ
る共有バス割り当ての状態遷移を示した。

この例では、オペランド共有バスが２つのチャネルから
成るものとしている。競合制御の対象となるバスとして
は、アドレスバス１３００　（ＡＤ−Ａ）、１３１０　
（ＡＤ−Ｂ）　、およびライトブタ−バス１３２０（Ｗ
Ｄ−Ａ）、１３３０　（ＷＤ−Ｂ）があり、各バスの使
用状況に応じて７状搗７７０〜７７６を取りうる。

バス使用要求としては、ブロックリード要求、単発ライ
ト要求（４バイト幅、８バイト幅）、コピーパック要求
がある。

第１０図には、オペランド用システムバスの動作例を示
している。期間ｔ１では、プロセッサＰＥＯが、アドレ
スバスＡ、ライトデータバスＡのバスを使用し、４バイ
トのデータを共有メモリに書き込んでいる。期間ｔ３で
はプロセッサＰＥ２がアドレスＡを用いて、ブロック転
送起動すると同時に、プロセッサＰＥ３がアドレスバス
Ｂ、ライトデータバスＢを使用し、４バイトの書き込み
行っている。期間ｔ４〜ｔ７では、プロセッサＰＥＯが
アドレスバスＡとライトデータバスＡ、Ｂを用いて、共
有メモリに対してブロックデータのコピーバック処理を
行っている。ライトデータバス２本を用いることにより
、ブロックデータの転送スルーブツトを向上させる。こ
の処理とオーバラップして、期間ｔ６〜ｔ９では、リー
ドデータバスを用いてプロセッサＰＥ２にブロックデー
タの転送が行われている。期間ｔ８では、プロセッサＰ
ＥＩ、ＰＥＯがそれぞれチャネルＡ、Ｂを用いて、４バ
イトの書き込みを同時に行っている。また、期間ｔ９で
は、プロセッサＰＥ３が、アトレスバスＡと、ライトデ
ータバスＡ、Ｂを使用し、８バイトのライトアクセスを
行っている。

〔発明の効果〕

本発明によれば、複数の演算処理装置が、同時にシステ
ムバスを使用することが可能となり、又、命令フェッチ
、オペランドフェッチに関するシステムバスアクセスを
同時に実行することも可能である。これによって、シス
テムバスアクセスの競合による待ち時間を削減すること
ができ、システムバスのスループッ１−及び、マルチプ
ロセッサシステム全体の性能を大幅に向上できる効果が
ある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の全体構成を示すブロッ
ク図、第２図および第３図は第１図のシステムバス制御
装置の扱う信号名およびバス割り当てアルゴリズムを示
す図、第４図は第１図の実施例におけるシステムバスの
動作説明図、第５図および第６図は第１図のメモリ管理
装置および共有メモリ制御装置の詳細な構成を示す図、
第７図は本発明の第２の実施例の全体構成を示すブロッ
ク図、第８図は第７図のシステムバス制御装置の構成お
よび扱う信号を示す図、第９図は第８図のオヘランド共
有バス制御装置によるバス割り当てアルゴリズムを示す
図、第１０図は第７図の実施例におけるオペランド用シ
ステムバスの動作説明図である。 １００、２００・・・演算処理装置、３００．４００・
・・メモリ管理装置、５００．６００・・・システムバ
ス監視装置、７００・・・システムバス制御装置、８０
０・・・共有メモリ制御装置、９００・・・共有メモリ
、１０００・・・システムバス。 代理人弁理士　　秋　　本　　正　　実稟 図 業 ＋ 図 ｔｒ蘭 ７１＋ 端 図 纂 図 ’７１３

Claims (1)

1. 【特許請求の範囲】 １、複数の演算処理装置に共有される共有メモリと、該
   共有メモリと複数の演算処理装置とを連絡するための、
   複数のアドレスバスおよび複数のデータバスより成るシ
   ステムバスと、該システムバスの利用状況を監視し、各
   演算処理装置からの要求に対して空いている上記アドレ
   スバスまたはデータバスを割り当てるシステムバス制御
   装置と、システムバスからのアクセス要求を受け付け、
   共有メモリのアクセス制御を行う共有メモリ制御装置と
   、各演算処理装置に付加され、共有メモリの情報の一部
   をその内部のキャッシュメモリに格納し、演算処理装置
   からのメモリアクセスを管理するためのメモリ管理装置
   と、各演算処理装置に付加され、システムバス上のトラ
   ンザクションを監視し、その監視結果により必要であれ
   ば前記キャッシュメモリに保持される情報の変更あるい
   は無効化を行うバス監視装置とから成ることを特徴とす
   るマルチプロセッサのメモリシステム。 ２、前記共有メモリ制御装置は、ファーストインファー
   ストアウトバッファを内蔵し、複数のバスより成る前記
   システムバスより同時に複数の共有メモリアクセス要求
   を受け取ったときには該要求を上記ファーストインファ
   ーストアウトバッファへ一旦登録し、該バッファから順
   次共有メモリへのアクセス要求を取りだして共有メモリ
   アクセスを行わせることを特徴とする請求項１記載のマ
   ルチプロセッサのメモリシステム。 ３、前記複数のアドレスバスおよび複数のデータバッフ
   ァの各々は、命令読み出しのための命令専用共有バスと
   、オペランド読みだしおよび書き込みのためのオペラン
   ド専用共有バスから成ることを特徴とする請求項１記載
   のマルチプロセッサのメモリシステム。 ４、前記メモリ管理装置の各々は、命令を格納する命令
   キャッシュメモリと、オペランドを格納するオペランド
   キャッシュメモリと、上記命令キャッシュメモリに所望
   の情報が存在しない時に前記命令専用共有バスを介して
   共有メモリをアクセスする手段と、上記オペランドキャ
   ッシュメモリに所望の情報が存在しない時に前記オペラ
   ンド専用共有バスを介して共有メモリをアクセスする手
   段とを有することを特徴とする請求項３記載のマルチプ
   ロセッサのメモリシステム。 ５、前記バス監視装置の各々は、前記オペランド専用共
   有バスのみを監視することを特徴とする請求項３記載の
   マルチプロセッサのメモリシステム。 ６、前記システムバス制御装置は、前記命令専用共有バ
   スの利用要求を制御する手段と、前記オペランド専用共
   有バスの利用要求を制御する手段とから成ることを特徴
   とする請求項３記載のマルチプロセッサのメモリシステ
   ム。