JPS5864690A - キヤツシユメモリ制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はキャッシュメモリの制御方法に係り。

特に主記憶装置（以下主メモリと略称する）とキャラツ
ユメモリとの内容の一致をとるだめのキャッシュメモリ
制御方法に関するものである。

マルチプロセッサシステムは、ｗ数台のプロセッサと１
つの主メモリを基本とするシステムで、各プロセッサが
主メモリを使用して並列的に処理を行えるだめ幸高性能
が得られる。この様なマルチプロセッサでは、各プロセ
ッサと主メモリを結ぶ信号線を個別に設けると物量が増
大するため、各プロセッサに共通なバスが多く使用され
ている。

しかし、多数のプロセッサが唯一つの共通・（スと主メ
モリを使用するだめ牟、メモリアクセスの競合が発生し
、メモリアクセス時間が長くなるという欠点がある。

この様な欠点を解決するだめには、各プロセッサに主メ
モリのデータの一部分をコピーして置く、。

だめのキャラツユメモリを設けるのが有効である。

なぜならば、キャッシュメモリによりメモリアクセス時
間は短縮され、まだ大部分のメモリアクセスがキャッシ
ュメモ゛りを使用して行われるので。

共通バスや主メモリの使用回数が減り、これによリード
アクセスの競合を減らすことが出来るからである。

しかし、この様なキャッシュメモリ構成では。

他のプロセッサが主メモ１．！にデータを書込んだ場合
、そのデータのゴビーが自分のキャッ／ユメモリにある
と、主メモリとのデータの不一致が生じるため、キャッ
シュメモリ上のデータを更新するか、無効化する必要が
ある。

一般にこの処理は、共通バス上のライトアクセスを取込
み、データ更新を行ったり、無効化したりすることで行
われるが、従来のシステムでは主メモリが一つのメモリ
アクセスしか処理できないものが多く、この場合他プロ
セツサからのライトアクセスによる無効化処理と自分自
身からの主メモリへのアクセスの競合を考える必要がな
かった。

しかし、主メモリは多数のプロセッサから使用されるの
で複数個のメモリアクセスを処理してスループットを上
げることが望ましく、従って、この場合には他プロセツ
サからの主メモリのライトアクセスによる無効化処理と
、自分自身がキャッシュミスを起こした時の主メモリへ
のリードアクセスが同時に発生するため、この場合でも
主メモリとキャッシュメモリのデータの一致を図ること
が必要となった。

従って本発明の目的は、上記の処理が同時に行われだ時
にも、主メモリとキャッシュメモリのデータの一致を図
ることである。

本発明の特徴は、主メモリをアクセスする順序が、共通
バスにアクセスを出しだ順序に対応することと、この共
通バスからアドレスを取込んで無効化処理を行うことに
着目し、無効化処理でキャッシュ内のデータの有効性を
示す有効ビットをリセットする処理と、プロセッサから
のリードアクセスがキャッシュミスを起こし、新しいデ
ータをキャッシュに登録する際に有効ビットをセットす
る処理との順序を、共通バスにアクセスを出しだ順序に
合わせることにより、主メモリキャッシュメモリ０プー
タの一致を図ることである。

以下１本発明の一実施例を図面を参照して詳細に説明す
る。

第１図は本発明が適用されるデータ処理装置の全体構成
の一例を示す図である。

第１図において、１０はプログラムおよびデータを格納
する主メモリで、メモリバス１１．メモリコントローラ
（ＭＣＵ）１２を介して共通バス５０に接続されている
。

２０は、主メモリ１０に格納されるべきプログラムおよ
びデータを格納する外部メモリで、外部メモリバス２１
、ファイルプロセッサ（ＦＣＰ）２２を介して共通バス
５０に接続されている。

３０は入出カプロセッサ（ＩＯＰ）であり、図示しない
各種入出力装置とのデータ転送の制御を行う。

４０はジョブプロセッサ（ＪＯＢＰ）であり、ここでは
１つだけを示しているが、プログラム（命令）の実行を
行う。

ジョブプロセッサ４０は、命令キャッシュ４１、データ
キャッシュ４２、■ユニット４３およびＥユニットによ
り構成され、命令キャッシュ４１と■ユニット４３はバ
ス４５で接続され、データキャッシュ４２とＥユニット
４４はバス４６で接続され、■ユニット４３とＥユニッ
ト４４はバス４７で接続されている。

このように、ファイルプロセッサ２２、入出カプロセッ
サ３０およびジョブプロセッサ４０は、いずれも共通バ
ス５０に接続され、メモリコントローラ１２を介して主
メモリ１０をアクセス可能になっている。

ジョブフロセッサ４は、エユニソ）４３とＥユニット４
４でパイプライン処理をするもので、前述の如くそれぞ
れのユニットに対して命令キャッシュ４１とデータキャ
ッシュ４４を有スる。

尚プログラム（命令）が扱うデータはオペランドとも呼
けれ、このデータキャッシュのことをオペランドキャッ
シュと呼ぶ場合がある。

次に実行すべき命令語を■ユニット４３がアクセスする
場合、まず、命令キャッシュ４１上にその命令語が存在
するか否かチェックされ、存在する場合には、そのデー
タが命令語としてバス４５を介して■ユニット４３へ送
られる。存在しない場合は、命令語の仮想アドレスを共
通バス５ｏを介してメモリコントローラ１２へ送出スる
。

メモリコントローラ１２では、仮想アドレスを物理アド
レスに変換して夫メモリバス１１を介して主メモリ１０
をアクセスする。得られたデータ（命令）は、共通バス
５０を介して、命令キャッシュ４１へ送られ、さらにバ
ス４５を介して■ユニット４３へ送られ、■ユニット４
３が処理されると同時に、命令キャッシュ４１へ貯ゎえ
られる。

■ユニット４３では、この点得られた命令を解読し、Ｅ
ユニット４４に対して「何を為すべきが」を指示する。

Ｅユニット４４は、この指令に基づき、必要なデータを
内部のレジスタやデータキャッシュ４２から（データキ
ャッシュ４２上にない場合は、命令キャッシュと同様に
主メモリ１ｏから）集め、演算処理し、その結果を内部
のレジスタか主メモＩＪ　１０に格納する。後者の主メ
モリ１０に結果を格納する際には、該当する位置のデー
タが既にデータキャッシュ４２内に取込まれているなら
ば、そのデータも更新する。

次に共通バス５０の構成例について説明する。

共通バス５０は第２図に示す様に、実際に情報を転送す
るのに使用される起動バス５５、データバス５６、応答
バス５７と、これらのバス５５〜５７をそれぞれどのプ
ロセッサあるいはメモリコントローラが使用するかを決
めるのに必要な起動バス占有要求線５１．データバス占
有要求線５２゜応答バス占有要求線５３とインタロック
信号線５４を含んでおり、時分割で使用される。

各バス５５〜５７の情報の中味は次の通りである。

（１）起動バス５５ （ａ）　　アドレス （ｂ）　　アクセスの種類（例えばリードアクセスであ
るか／ライトアクセスであるか、また何バイトアクセス
するか、等） （Ｃ）　　アクセスキー（ＭＣＵ１２で行うグロテクシ
ョンチェックに使用する。） （２）データバス５６ （ａ）　　ライトデータ （ｂ）　　リードデータ （３）応答バス５７ （ａ）　　終了信号 （ｂ）　　リターンコード（アクセス中に１発生したエ
ラー及ヒページフォールトの情報） などである。

これらのバス５５〜５７が、どの様に使用されるかを第
３図で示す。

この図で示される様に。

（１）ａのリード要求とｂのリード応答（ｊｉ）　　ａ
のリード要求とｄのライト応答（ｉｉｉ）　　ｃのライ
ト要求とｄのライト応答の３つの組み合せの転送が、同
一のタイムスロットで同時に可能となる。

次にバス５５〜５７の使用の様子を第４図で示す。この
図では、タイムスロットＯでＪＯＢＰ４０がＭＣＵ１２
にメモリリード起動をかけ、それに対するリードデータ
がタイムスロットＮ、！＝Ｎ＋１で返されて来ており、
またタイムスロット１でｌ０Ｐ３０がＭＣＵ１２にメモ
リライト起動をかけ、それに対する応答がタイムスロッ
）Ｎ＋２で返されている。この様に共通バス５０では、
起動と応答を分離した、いわゆるスプリット転送を行う
。また、主メモリ１０は複数のメモリアクセスを処理出
来る構成となっている。

以上、述べてきたバス５５〜５７の転送を行うに当って
、その前に占有制御を行う必要がある。

これは転送を希望するプロセッサやメモリコントローラ
が、転送の１タイムスロツト前に、転送に使用するバス
に対する占有要求５１〜５３を出し、これに対して優先
順位を付けて転送を許可することによって行う。この優
先順位の付は方は、色々な方法が考えられるが、ここで
はその詳細については省略する。ただし、応答による占
有要求は起動による占有要求より優先レベルを上げる。

というのは、起動による占有要求によって応答が返せな
い事態になると、メモリコントローラ上で起動の処理が
詰まってしまい、ブーツドロック状態となるからである
。例えば、本実施例の場合、第３図に示すｂのデータリ
ード応答と、Ｃのデータライト起動による占有要求が競
合した場合には前者が優先される。

以上の占有制御の様子を簡略化して第５図に示している
。タイムスロット０ではＪＯＢＰ４０とｌ０Ｐ３０がリ
ード起動をしようとして各々が、起動・くス占有要求５
１を出している。この内、ＪＯＢＩ）４０の方がｌ０Ｐ
３０より、優先レベルが高いものとすると、タイムスロ
ット１でＪＯＢＰ４０は起動バス５５を使用してリード
の起動を行い、同時に占有要求を止める。一方、ｌ０Ｐ
３０は占有が許可されなかったので、タイムスロット１
でも起動バス占有要求５１を出したままとする。このス
ロット１ではＪＯＢＰ４０　　からの占有要求がなくな
るので、タイムスロット２でｒＯＰ３０はリード起動が
可能となる。

この様なシステムにおいて各プロセッサが他のプロセッ
サからのアクセスを排除して、すなわちインタロックし
て主メモリ１０をアクセスする場合には起動バス５５を
他のプロセッサに使用させない様にする。というのは、
起動ノ（ス５５を占有することで、他のプロセッサから
今後発生する起動を排除し、また既に主メモリ１０内で
処理中のメモリ起動に対しては、データバス５６、応答
バス５７を使用して応答を返すことを可能にするためで
ある。もし、これらの応答が返せ力いと、メモリコント
ローラ１２上で起動の処理が詰まってしまいデッドロー
ソク状態になってしまうからである。

次に、この起動バス５５の占有方法の一例を説明する。

メモリコントローラ１２をインタロックしてアクセスし
ようとするプロセッサは、第６図に示すように起動バス
占有要求５１が受付けられ。

起動バス５５に情報を転送するタイムスロットで、起動
バス５５を占有していることを示すインタロック信号５
４を出す。そして、この信号により他のプロセッサから
の起動バス占有要求５１が受付けられない様に制御する
。これは例えば第７図の回路によって実現される。この
図では、各占有要求５１〜５３の優先判定回路６１は各
プロセッサごとに分散して持ち、インタロック信号線５
４はオープン・コレクタの信号線としている。まず。

インタロックの信号５４が出てない場合は、各占有要求
５１〜５３を優先判定回路６１でチェックし、自分の出
した起動バス占有要求５１の優先度が一番高い場合には
、アンドゲート６２．オアゲート６３を通して起動バス
５５の占有許可信号６４が出る。従って、このプロセッ
サは次のタイムスロットで、起動バス５５に対して情報
の転送が可能である。また、この際プロセッサからイン
タロック要求信号６５が出されていると、アンドゲート
６８を介してＪ−にクリップフロップ６６がセットされ
、インタロック信号５４が出力される。このインタロッ
ク信号５４は、インタロック解除信号６７が出されるま
で、出力されており、この間このプロセッサは起動バス
５５を占有したままとなる。次に、他のプロセッサから
インタロック信号５４が出されている場合には、アンド
ゲート６２で優先判定回路６１の出力が禁止されるので
、起動バス占有許可信号６４が出ないため、起動バス５
５が使用できず、従ってメモリ起動も出来ない。

次にＭＣＵＩ２について説明する。

ＭＣＵＩ　２は、通常のメモリアクセスの処理の他、仮
想アドレスから物理アドレスへのアドレス変換や、プロ
テクションのチェックを行う。

まだ、各プロセッサ間で共通に使用され、高いスループ
ットが要求されるだめ、リード処理とライト処理は、第
８図囚、（５）に示すように、いくつかのステージ■〜
■又は■′〜■′に分かれており、複数個のアクセスを
第８図０に示すようにオーバラップさせて処理出来るよ
うになっている。

第９図は、ＭＣＵＩ２の構成の一例を示したものである
が、第８図囚、［Ｆ］）に示した各処理ステージでは次
のような動作を行う。

囚：リード処理ステージの動作 ■　共通バス５０からリード起動受信 起動バス５５上の仮想アドレス（ＶＡ）、アクセスの種
類（ＦＵＮ）、アクセスキー（ＡＫＥＹ）を共通バス受
信用レジスタ７１に取込む。

■　アドレス変換とプロテクションチェックアドレス変
換装置７５により、仮想アドレス（ＶＡ）で示されるペ
ージが、主メモリ１０にあるか否かの判定を行い、ある
場合には物理アドレス（ＰＡ）に変換する。ない場合は
、いわゆるページフォールトとなる。

また、この時プロテクションチェック回路７６で、その
アクセスが許可されているものか否かの判定を行う。

このアドレス変換装置７５とプロテクノヨンチェック回
路７６については、後で詳細に述べる。

これらのプロテクションチェックの結果と。

ページフォールト情報は、他のエラー情報と共にリター
ンコード（ＲＣ）として、アクセスの種類（ＦＵＮＣ）
や物理アドレス（ＰＡ）と共にアクセスレジスタ７．２
にセットされる。

■　メモリ４ノード起動 アクセスレジスタ７２にあるアクセスにエラーやページ
フォールドが発生していない場合には、メモリコントロ
ーラ７７が、アクセスレジスタ７２上の物理アドレス（
Ｐ　Ａ　、）１ｍで、主メモｌｊ　１０にメモリ起動１
５１をかけ、主メモリ１０がその起動を受取ったら、ア
クセスの種類（Ｆ’ＵＮＣ）とリターンコード（Ｒ，Ｃ
）を一時記憶レジスタフ３へ移す。

また、アクセスレジスタ７２にあるアクセスが、既にエ
ラーやページフォールトの発生を示している場合忙は、
メモリ起動をせず。

前記の情報を一時記憶レジスタフ３へ移す。

■　リードデータ受信とデータ、応答バス占有要求 主メモリ１０からメモリバス１１を介してリードデータ
１５４を受取ると共に、アクセスの種類（Ｆ’ＵＮＣ）
　　とリターンコード（ＲＣ＞を共通バス送出用レジス
タ７４へ移す。

一方、共通パス５０に対してはデータバス占有要求５２
と応答バス占有要求５３を出力する。

■　リードデータ、応答バス転送 ■の占有要求５２，５３が受付けられたら。

υ〜ドデータ（１５４）をバス１５５を介してデータバ
ス５６に転送し、また、終了信号とリターンコー）”　
（ＲＣ）をバス１５６を介して応答バス５７に転送し、
それぞれアクセス元のプロセッサに返す。

（Ｂ）ニライト処理ステージの動作 ■′共通バス５０からライト起動受信 起動バス５５上の仮想アドレス（ＶＡ）。

アクセスの種類（ＦＵＮＣ）　、アクセスキー（ＡＫＥ
Ｙ）　　及びデータバス５６上のライトデータ（ＷＤ　
）を共通バス受信用レジスタ７１に取込む。

■′アドレス変換とプロテクションチェックライトデー
タ（ＷＤ　）をアクセスレジスタ７２にセットすること
を除いて、リード処理ステージ囚の■と同じ動作をする
。

■′メモリライト起動 ライトデータ（ＷＤ）１５３を主メモリ１０に転送する
ことを除いて、リード処理ステージ囚の■と同じである
。

■′応答バス占有要求 アクセスの種類（ＦＵＮＣ）とリターンコード（ＲＣ）
を共通パス送出用レジスタ４へ移す。一方、共通バス５
０に対しては、応答バス占有要求５３を出力する。

■′応答パス転送 ■′の占有要求５３が受付けられたら、終了信号とリタ
ーンコード（ａＣ）をバス１５６を介して応答バス５７
に転送し、アクセス元のプロセッサに返す。

以上の様に、リードとライトの処理は各ステージに分け
られており、異なるアクセスの処理の異なる番号のステ
ージは、第８図（０に示す様に並行して処理可能である
。この図では、共通パス５０・から（イ）４ＢＹｔｅリ
ード起動、（ｏ’）４Ｂ’Ｊｔｅライト起動、（ハ）１
６Ｂ）’ｔｅ　　リード起動を、それぞれタイムスロツ
）０，１．２で受取って処理している。そしてタイムス
ロット２の場合を見ると、（イ）のメモリリード起動■
と、（ロ）のアドレス変換とプロテクジョンのチェック
■′と、（ハ）の共通バスからのリード起動受信■を並
行して行っている。ここで。

（ハ）の１６Ｂｙ　ｔ　ｅ　　リードは（イ）の４Ｂｙ
ｔｅリードに比べて、■〜■のステージを４回繰り返し
ているが。

これは４ＢＹｔｅを単位としたメモリインタリープを行
っているためである。以下、これについて説明する。

第１０図は主メモリ１０の構成の一例を示した図であり
、メモリボード（ＭＢ）１４　（１４２〜１４ｄ）は４
ＢＹｔｅのデータ幅で構成され、各メモリボー）’１４
ａ、１４ｂ、１４Ｃ，１４ｄは４Ｂｙｔｅ単位に付加さ
れたアドレスの下位２ｂ目が００．０１，１０．１１で
あるデータを持っている。そして１６Ｂｙｔｅのデータ
は、４Ｂｙｔｅずつのデータカメモリポー）”１４ａ、
１４ｂ、１４Ｃ。

１４ｄ上にあるため１６Ｂｙｔｅリードではメモリボー
ド１４で競合をおこすこと無く、第８図０の様に連続し
てメモリボードを起動し、リードデータを読み出して来
ることが可能となる。この様な１６Ｂｙｔｅリードは、
主にキャッシュミス時にキャッシュメモリへデータを送
るブロック転送に使用される。

■ユニット４３やＥユニット４４が命令キャッシュ４１
やデータキャッシュ４２をアクセスする’４Ａ合１ｄ、
、　１６　Ｂｙｔｅよシもつと小さな単位（この例では
４１３ｙｔｅとする。）で行、うので、この１６Ｂｙｔ
ｅリ一ド時にはＩユニット４３やＥユニット４４が必要
とした４Ｂｙｔｅのデータが残りのデータより早く渡さ
れる様に制御し、アクセス時間を短縮する。そしてこの
ためには、第１０図■のごとくアドレスに応じて、ＭＣ
Ｕ１２から起ｉをかけるメモリボード１４の順番を変更
すれば良い。

次に、アドレス変換とプロテクションチェックについて
詳細に説明する。

第１１図は第９図のアドレス変換装置７５を中心として
更に詳細に示した構成図であシ、第１２図は、アドレス
変換の動作フローを示したものである。

仮想アドレスから物理アドレスへの変換テーブル１３０
は、そのメモリ容量が大きいので、主メモリ１０の一部
に置かれている。しかし、メモリアクセスが発生するた
びに、仮想アドレスを物理アドレスに変換するために、
主メモリ１０をアクセスしていてはオーバーヘッドが大
きくなるだめ。

最近アクセスしたアドレス変換情報を格納してお（ＴＬ
ＢＩＩＯがＭＣＵ１２に設けられている。

ＴＬＢＩＩＯには、アドレス変換テーブル１３０の内、
最近使用されたページの内容が格納されており、高速に
アドレス変換が行なえるようになっている。ＴＬＢＩＩ
Ｏにおける各ページの内容は、有効ビット（Ｖ）　１１
１、コネクト（Ｃ）ビット１１２％仮想アドレスの一部
（ＶＰＡ）１１３、物理アドレスの一部（ＰＰＡ）１１
４．実行プロテクションビット（ＥＰ）１１５およびス
トレー／キー（ＳＫＥＹ）１１６からなっている。Ｖビ
ット１１１とＣビット１１２は、該当ページの現在の状
態を示し、ｖビット１１１が「０」の場合は、ＴＬＢｌ
ｌｏの該当ページの内容が有効なデータでない（無効）
ことを示す。

Ｖピット１１１とＣビット１１２が共に「１」の場合は
、該当ページが、現在主メモリ１０と外部メモリ２０と
の間で転送されていること、すなわち、ページング中で
あることを示し、Ｖビット１１１が「１」で、Ｃビット
１１２が「０」の場合は、該当ページが主メモリ１０に
あり、メモリアクセス可能なことを示している。

このようべ、ページング中である状態を付加しているの
は、ページングを行っているエリアをＦＣＰ２２からの
ページングアクセス以外のアクセスができないようにす
るためである。

本システムでは、仮想アドレスから物理アドレスへのア
ドレス変換を、ＭＣＵ１２で、各プロセッサに共通に行
なわせているので、ＦＣＰ２２によりページングを行な
っているアクセスであっても、同じアドレス変換装置７
５を経由することになり、そのページング中のエリアを
他のプロセッサがアクセスすることを許可すると、デー
タの破壊や喪失につながる。従って、上記した如く、Ｖ
ビット１１１とＣビット１１２が共に「１」を示してい
る場合には、ＦＣＰ２２からのベージングアクセスのみ
許可することにより、上記の不都合を解決しているので
ある。

次に仮想７トＬ’ス（７）一部（ＶＰＡ）１１３は、Ｔ
ＬＢｌｌｏでアドレス変換を行う際に、該当する仮想ア
ドレス（ＶＡ）の変換対がＴＬＢｌｌｏ　に登録されて
いるか否かをチェックするためのものであり、また、物
理アドレスの一部（ＰＰＡ）１１４はＴ　Ｔ、　Ｂ１１
０に変換対があった時に、物理アドレス（ＰＡ）を作成
するためのものである。

仮想アドレス（ＶＡ）は、セグメントアドレス（ＳＡ）
１２１．ページアドレス（ＰＡ）１２２、ページ内アド
レス（ＤＩＳＰ）１２３からなり、上記の物理アドレス
の一部（ＰＰＡ）１１４は、ページ内アドレス（ＤＩＳ
Ｐ）１２３と連なって物理アドレス（ＰＡ）を作る。

実行プロテクションビット１１５（ＥＰ）は。

データに対し誤まって命令読出し、実行することを防ぐ
だめのものであり、プロテクションチェック回路７６で
このビットが「１」のエリアに対して命令読出しすると
実行プロテクトエラーとなる。

従って本侮成例の様に、、ＪＯＢＰ４０　で命令キャッ
シュ４１とデータキャッシュ４２が分力れている場合に
は、命令キャッシュ４１からのこｐエリアに対するアク
セスは、全て実行プロテクトエラーとなる。

ストレージキー（ＳＫＥＹ）１１６は、ライトグロテク
ショ／を行うだめのもので、要求元プロセッサから転送
されてきたアクセスキー（ＡＫＥＹ）と共にプロテクシ
ョンチェック回路７６により、ライトアクセスが許可さ
れるか、禁止されるかを調べられ、後者の場合はライト
プロテクトエラーとなる。

アクセスキー（ＡＫＥＹ）は、この様に５ＫＥＹ１１６
　との比較によるライトプロテクトエラーのチェックに
使う他、ＦＣＰ２２からのベージングアクセスか否かの
情報や、命令読出しであるか否かの情報を含んでおり、
これらのプロテクトチェックにも使用する。

次に、変換過程を、第１２図のフローチャートを参照し
て順次説明する。

メモリアクセスの種類は大きく次の２つに分けられる。

すなわち。

（１）　　一般のプロセッサによるメモリアクセス、（
２）ＦＣＰ２２によるページング時のメモリアクセス。

の２つである。この（１）、（２）のアクセスの区別は
。

アクセスキーＡＫＥＹ上にあり、信号線１４０を経由し
てアドレス変換コントローラ１２５に伝えられる。

まず、一般的な（１）の場合のメモリアクセスのアドレ
ス変換やアクセスの許可の判定について説明する。

あるプＣ１セッサ（ＪＯＢＰ４０又はｌ０Ｐ３０）から
出力された仮想゛アドレスは、゛共通パス５ｏを経由し
てＭＣＵ１２内の共通バス受信用レジスタ７１内の仮想
アドレスレジスタ１２０にセットされる。この仮想アド
レスレジスタ１２０にセントされた仮想アドレスは、セ
グメントアドレス（ＳＡ）１２１及びページアドレス（
ＰＡ）１２２の一部分１２０−２をアドレスとしてまず
ＴＬＢｌｌｏをアクセスする。これにより読み出された
ＴＬＢＩＩＯのエントリのＶピット１１１およびＣビッ
ト１１２は、アドレス変換コントローラ１２５に伝えら
れ、そのパターンにより、その後の処理が次の■〜■の
ように３つに分かれる。

これは、第１２図のフローのステップ（ＦＯ５）に相当
している。

■　Ｖビット１１１＝０１Ｃビット１１２＝Ｏの時。

これは、第１２図で、ｒｏ、ＯＪと表示しだところであ
り、前述した如く、ＴＬＢＩＩＯの該当ページ（エント
リ）は無効であり、主メモＩＪ　１０上の変換テーブル
１３０を読み出す。

（ＦＩＯ）この時、すなわち、ＴＬＢミス時の詳細な動
作は後述する。

■　Ｖビット１１１＝１、ｃビット１１２＝１の時。

第１２図でｒｔ、ＩＪＯ時であるが、この時、仮想アド
レスの一部分１２０−１とＴ　Ｌ　Ｂ　１１０の仮想ア
ドレスの一部分ＶＰＡＩ　１３をコンパレータ１２４で
比較した結果、一致し、ＴＬＢヒツト信号１４１が出力
されていれば（Ｆ２０５）。

該当ページは現在ページング中であることを示している
ので、そのメモリアクセスを禁止し、アドレス変換コン
トロアラ１２５よりミッシングページフォールト信号１
４２を出力する。

（Ｆ４５） ＴＬＢヒツト信号１４１が出力されていない時は、ＴＬ
Ｂミスであるので■と同様に、主メモリ１０上の変換テ
ーブル１３０を読み出す。

（ＦＩＯ） ■　ｖビット１１１−１、Ｃピッ）　１１２＝０１７）
時。

第１２図で、「１，０４０時であるが、まず、ＴＬＢヒ
ツト信号１４１がチェックされ、（Ｆ３０）出力されて
いない時は、プロテクションチェック回路７６からのプ
ロテクトエラー信号１４３をチェックし、エラーが発生
していなければ。

仮想アドレスレジスタ１２０のページ内アドレス都１２
３とＴＬＢＩＩＯ上の物理アドレスの一部１１４を連結
して物理アドレスをセレクタ１２８を介しアクセスレジ
スタ７２上に作成し、その物理アドレスをメモリアドレ
スバス１５２に送り、主メモリ１０をアクセスするため
メモリコントローラ７７よりメモリ起動信号１５１を出
力する。（Ｆ４０） 次に（２）のＦＣＰ２２によるページング時のメモリア
クセスについて説明する。

ＦＣＰ２２より出力された仮想アドレスは、共通パス５
０を経由してＭＣＵ１２内の仮想アドレスレジスタ１２
０にセットされる。

この場合も、まずＴＬＢＩＩＯをアクセスし、アクセス
したＴＬＢ　１１０のエントリのＶビット１１１及びＣ
ビット１１２のパターンにより、先程と同様にその後の
処理が３つに分かれる。

■　Ｖビット１１１＝０、Ｃビット１１２＝０の時。

主メモリ１０の変換テーブル１３０の読み出しを行う。

（ＦＩＯ） ■　Ｖビット１１１＝１、Ｃビット１１２＝１の時。

この時、ＴＬＢヒツト信号１４１がチェックされる。（
Ｆ３０）ＴＬＢヒツトを示していれば、アクセスレジス
タ７２上で作成された物理アドレスで主メモリ１０をア
クセスする。（Ｆ４０）ＴＬＢヒツト信号が出ていない
場合は、主メモリ１０の変換テーブル１３０を読み出す
。

（ＦＩＯ） ■　Ｖビット＝１、Ｃビット１１２＝００時。

ＴＬＢヒツト信号１４１がチェックされる。

（Ｆ２１５） ＴＬＢヒツト信号１４１が出ている時は、禁止区域をア
クセスしていることになるので、ＦＣＰ２２にエラーを
知らせる。（Ｆ２２０　）次に、ＴＬＢミスの場合の、
主メモリ１０上の変換テーブル１３０を読み出す時の処
理を説明する。

変換テーブル１３０は、テーブルに必要なメモリ容量を
減らすため、アドレス変換に必要な情報を有するページ
テーブル１３２と、そのベージテ。

−プル１３２の先頭アドレスを保持するセグメントテー
ブル１３１から成る。ＴＬＢミス時には、まずセグメン
トテーブルの先頭アドレスを保持するレジスタ１２°６
　（ＳＴＯＲ，）の内容と、仮想アドレスレジスタ１２
０のセグメントアドレス（ＳＡ）１２１をアダー１２７
で加算して物理アドレスを作シ、それでセグメントテー
ブル１３１の該当する位置の内容をリードデータバス１
５５上に読み出して来る。このデータには、ページチー
フール１３２の先頭アドレスが保持されており′、この
値と、仮想アドレスレジスタ１２０のページアドレス（
ＰＡ）１２２をアダー１２７で加算してアドレスを作り
、ページテーブル１３２から変換に必要な情報を読み出
す。（ＦＩＯ） このページテーブル１３２には１Ｍビットの他、’ｒＬ
Ｂ１１０内の、Ｖビット１１１と仮想アドレスの一部１
１３　（ＶＰＡ）を除く情報を含んでおり、このＭビッ
トとＣビットがリードデータバス１５５の一部１５５−
１を介してアドレス変換コントローラ１２５に入力され
、これらのビットパターンにより次の様な処理を取る。

■　Ｍビット＝ｏ、ｃビット＝０の時。

該当ページは主メモリ１ｏ上に無く、外部メモリ２０上
にあるごとを示しており、とのぺ一シノアクセス要求に
対してはミッシングページフォールト信号１４２を出し
て、該当プロセッサにページフォールトを知らせる。（
Ｆ４５）■　Ｍビット＝＝Ｏ，ｃピット＝１の時。

該当ビットは現在ページング中であることを示している
ので、ＦＣＰ２２以外のメモリアクセスに対してはその
メモリアクセスを禁止し、ミッシングページフォールト
信号１４２を出す。

（Ｆ４５　）ＦＣＰ２２がらのメモリアクセスの場合は
、ＴＬＢＩＩＯに登録してアクセスを行う。（Ｆ２０） ■　Ｍビット＝１、Ｃピット＝０の時。

読み出されたリードデータの一部１５５−２と仮想アド
レスの一部１２０−１．及びｖビット「１」がＴＬＢ　
１１０に登録され、（Ｆ２０）Ｖ、Ｃビットのチェック
ルーチンに戻る。

以上述べたように、アドレス変換装置７５は、各プロセ
ッサからの仮想アドレスによるメモリアクセスに対し、
仮想アドレスから物理アドレスへのアドレス変換を集中
して実施することが可能でアドレス変換の制御が単純と
なる。

また、ＦＣＰ２２からのアクセスと、他のプロセッサか
らのアクセスとの制御方式を変更することにより、ペー
ジング中のページに対する他のプロセッサからのアクセ
スを禁止することが可能で、データの保全が可能となる
。

次に、ミッシングページフォールト時の動作について説
明する。

ページフォールト信号を要求元プロセッサが受取った時
には、その時に実行していたタスクを中断し、要求した
アドレスを含むページを主メモリ１０にロードするため
に、ＦＣＰ２２に起動をかける。ＦＣＰ２２はこの起動
を受けて、該当ページを読み出し、これが完了すると終
了割込みを発生する。この時には必要なページは主メモ
リ１０上にロールインされているために、前記中断され
たタスクを再開する。このタスクが中断されている間、
当該プロセッサは他のタスクを実行する。

次に命令キャッシュ４１とデータキャッシュ４２につい
て説明する。第１３図は命令キャッシュ４１の構成例を
示した図である。主メモリ１゜からコピーして来たデー
タがキャッシュデータ部８１−■上にあり、そのデータ
のアドレスがディレクトリイ８２−■と無効化ディレク
トリイ８３−■にあり、またこれらが有効か否かを示す
情報が有効ビットレジスタ８４−■にある。ディレクト
リイ８２−１と無効化ディレクトリイ８３−１の内容は
同じであり、性能を高めるだめ分けである。前者はＩユ
ニット４３がアクセスしたデータがキャッシュデータ部
８１−■にあるか否かのチェックに使用し、後者は他の
プロセッサが主メモＩＪ　１０に書込んだデータがキャ
ッシュデータ部８１−１に取込まれている場合に、既に
そのデータは古くなっているので無効化しなければなら
ない（これを無効化処理と呼ぶ）が、そのだめのチェッ
クに筺用する。

次に、この命令キャッシュ４１の動作について脱明する
。なお、命令キャッシュ４１はデータキャッシュ４２と
は異なり、ライトアクセスは処理しない。

第１４図はリードアクセスのキャッシュミス時のフロー
、第１５図は無効化処理のフローを示している。

（１）リードアク−セス（第１４図参照）■　エユニッ
ト４３から起動信号９１〜■が来たら、仮想アドレス９
２−■の一部、ここではビット（１８−２７）でディレ
クトリイ８２−Ｉと有効ピットレジスタ８４−Ｉの内容
を読み出し、ディレクトリイ８２−Ｉの内容と仮想アド
レス９２−■のピッ）（０−１７）をコンパレータ１６
０−Ｉで一致チェックを行い、またその内容をパリティ
チェッカー１６１−Ｉでチェックする。そしてコンパレ
ータ１６０−Ｉが一致を示し、パリティエラーが発生し
てなく、かつ有効ピットレジスタ８４−■が有効である
ことを示しているならば、ゲー）１６９−ｉを介してキ
ャッシュヒット信号１７０−Ｉが命令キャッシュコント
ローラ１６２−Ｉに出され、命令キャッシュコントロー
ラ１６・２−Ｉは、仮想アドレスのビット（１ｓ−２９
）でアクセスされたキャッシュデータ部８１−■の内容
を、リードデ−タバス９４−Ｉに乗せると共に、■ユニ
ット４３に対して終了信号９３−Ｉを返、す。

■　キャッシュミスの場合は、命令キャッシュコントロ
ーラ１６２−Ｉは、起動ノくス占有要求５１を出す。

■　占有要求５１が許可されたら、ゲート８５−Ｉを開
き、起動バス５５に仮想アドレス（ＶＡ）、７クセスノ
種類（ＦＵＮＣ）、７クセスキー（ＡＫＥＹ）を転送す
る。なお、このアクセスキー（ＡＫＥＹ）　　には命令
読み出しであることを付加する。

■　セット信号１７２−Ｉにより、仮想アドレスのビッ
ト（０〜１７）をディレクトソイ８２−１．無効化ディ
レクトリイ８３−Ｉへ書き込み、有効ビットレジスタ８
４−１をセットする。本処理をこの時点で行う理由は後
で述べる。

■　ＭＣＵ１２からデータバス５６を介して。

リードデータ（ＲＤ）が、また応答バス５７を介して終
了信号とリターンコード（アクセス中に発生したエラー
及びページフォールトの情報）（、ＲＣ）が送られてき
たらレジスタ８６−Ｉにラッチする。ＭＣＵ１２の説明
でも述べたように、最初に送られて来たデータは、■ユ
ニット４３がアクセスしたデータであるので、リターン
コート責ＲＣ’）が次の（１）〜（３）の状態を示して
いる時（第１４図０に示す条件（イ）成立時、）は、■
ユニット４３に終了信号９３−■とリードデータ９４−
Ｉとリターンコード９５−■を返す。

（１）　　ＮＯＥｒｒｏｒ　＜エラーが発生してない時
）（２）　　Ｐａｇｅ　ｐａｕｔｔ（ページフォールト
が発生した時、） （３）　　５ｏｆｔ　Ｅｒｒｏｒ　（７７トによるエラ
ー、例えばプロテクションエラーが発生した時、）また
、）（ａｒｄ　Ｅｒｒｏｒ　（ハードが原因のエラー）
の場合は、再度主メモリ１０をアクセスすることによっ
て、救える場合が多いので。

リトライを行う。この為、上記の信号を返さないが、リ
トライ回数が規定回数を越えた場合、すなわち、リトラ
イオーバーの場合には。

エラー報告を行うために、上記の信号を返す。

そして、主メモリ１０から読み出して来たり−ドデータ
をキャッシュデータ部８１−Ｉに書き込む。

■■■　ＭＣＵ１２から送られてくる残りのり一ドデー
タをキャッシュデータ部８１−Ｉに書込む。■のステー
ジで既に■ユニット４３に対しては終了信号９３−Ｉを
戻しであるので、この間、Ｉユニット４３は別な動作が
可能である。■の段階ではこれに加えて、■〜■のステ
ージでエラーやページフォールトが発生したかをチェッ
クし、発生してない場合には命令キャッシュ４１の動作
を止める。

■　エラーやページフォールトが発生している場合には
、■のステージでセットした有効ビットレジスタ８４−
Ｉに対し、命令キャッシュコントローラ１６２−Ｉより
有効ビットクリア信号１７１−Ｉを出して、クリアし、
キャラ・ンユデータ部８１−■の該当データを使用出来
ない様にする。また、■のステージで）（ａｒｄ　Ｅｒ
ｒｏｒを起こし且つリトライオーバしてない場合には（
第１４図■に示す条件（７）成立）、リトライを行うた
め■のステージに飛ぶ。

以上がリードアクセスの処理手順であるが、先程述べた
様にキャッシュ（命令、データキャッシュ共）では、い
わゆる無効化処理が必要となる。以下、その手順を説明
する。

（２）無効化処理（第１５図参照） ■　起動バス５５転送中の仮想アドレス（ＶＡ）とアク
セスの種類（ＦＵＮＣ）を毎回レジスタ８７に取込む。

■　上記仮想アドレスのビット（１８−２７）で、無効
化ディレクトリイ８３−Ｉの内容を読出し、無効化する
必要があるか否かを無効化判定回路１６５−Ｉでチェッ
クすると共に。

そのアドレスのビット（１８−２７）をレジスタ８８−
Ｉにセット、する。

■　そして無効化が必要な場合は、レジスタ８８−Ｉの
アドレスで該当の有効ビット８４−■を多リアする。こ
のだめ無効化判定回路１６５−Ｉから有効ビットクリア
信号１７１−■を出す。

次に無効化が必要な場合を詳細に説明する。

まず、無効化は、起動バス５５から増込んだアクセスの
種類（ＦＵＮＣ）　がライトアクセスを示し、それが他
からのものである時行う。

そして、次に示す条件のいずれかを満たした時に無効化
を行う。

（ａ）　　レジスタ８７−Ｉのアドレスのビット（１８
−２７）で無効化ディレクトリイ８３−■を読出し、そ
の内容とアドレスのビット（０−１７）をコンパレータ
１６３−■で比較し、一致した時。

（ｂ）　　無効化ディレクトリイ８３−Ｉを読出し・た
際に、パリティチェッカ１６４−Ｉでパリティエラーが
検出された時。

（Ｃ）　　無効化ディレクトリイ８３−■をＪＯＢＰ４
内で使用している時。（■にチェックが出来な″いだめ
） 以上無効化処゛理について述べたが１次に（１）のリー
ドアクセスの■ステージでディレクトソイ８２−Ｉ、無
効化ディレクトリイ８３−Ｉヘアドレスを書込み、有効
ビットレジスタ８４−■をセットしなければならない理
由を明らかにする。

第１６図はリードアクセスがキャッシュミスになり、主
メモリ１０をリードに行く場合と、主メモリ１０に対し
て他からライトアクセスが行われた場合のキャッシュの
無効化処理が競合した時に、各部分がどの様に使用され
るかをタイムチャートで示している。無効化処理につい
ては斜線で示してあシ、それぞれタイムスロット１と３
で起動バス５５．データバス５６を転送中のライトアク
セスに対して、タイムスロット２と４で無効化ディレク
トリイ８３−Ｈのチェックを行い、タイムスロット３と
５の前半で有効ビットレジスタ８４−Ｉをクリアし無効
化している。一方、キャッシュミスとなったリードアク
セスは、タイムスロット２で起動バス５５にアドレスを
転送しているので、主メモリ１０へのアクセスの順番と
しては、タイムスロット１で起動バス５５を転送中のラ
イトアクセスより後で、タイムスロット３で起動バス５
５を転送中のライトアクセスより前となる。従ってキャ
ッシュと主メモリ１０のデータの一致を保つだめには、
ライトアクセスが無効化ディレクトリイ８３−Ｉをチェ
ックするタイムスロット２と４の間で、キャッシュミス
を起こしたリードアクセスのアドレスを無効化ディレク
トリイ８３−■に書込まなければならないし、またチェ
ックの結果、有効ビットレジスタ８４−Ｉを無効化する
タイムスロット３と５の間で、有効ビットレジスタ８４
−Ｉをセットする必要があ仮数のメモリアクセスを同時
に処理しているからる。

＾ なお本構成例では、アドレス情報を２ケ所。

すなわちディレクトリイ８２−Ｉと無効化ディレクトリ
イ８３−Ｉに持っているため、無効化ディレクトリイ８
３−■の方しか上記の制約を受けないが、ディレクトリ
イを１ケ所に持つ場合は当然上記の制約を受ける。

次にデータキャッシュ４２について説明する。第１７図
はデータキャッシュ４２の構成例を示した図であり、無
効化処理の回路１８０−Ｄは命令キャッシュ４１と同じ
であるため省略しである。尚第１３図と第１７図でサフ
ィックスが違うだけのものは相当物である。第１３図の
命令キャッシュではサフイクスＫＩ、　第１７図のデー
ターキャッシュではサフィックスにＤを使用している。

命令キャッシュ４１との大きな違いは、ライトアクセス
をサポートしなければならない点であり、このライトア
クセス時間を短縮するために共通バス送出用バッファ８
９−Ｄを設け、ライト時には仮想アドレス９２−Ｄ１ラ
イトデータ９５−Ｄ、制御情報９６−Ｄをこのバッファ
８９−Ｄにセットしただけで、終了信号９３−ＤをＥユ
ニット４４に返し％Ｅユニット４４が次の処理を出来る
様に制御している。

次に、このデータキャッシュ４２の動作について説明す
る。但し、リードアクセスの処理は命令キャッシュ４１
と同じであるので省略する。

（３）ライトアクセス（第１８図参照）。

■　Ｅユニット４４から起動信号９１−Ｄが米たら、仮
想アドレス９２−Ｄ％ライトデータ９５−Ｄ、制御情報
９６−Ｄ（アクセスの種類、アクセスキー等）を共通バ
ス送出用バッファ８９−Ｄにセットし％Ｅユニット４４
に対して終了信号９３−Ｄを返す。この際、ディレクト
リイ８２−Ｄと有効ピットレジスタ８４ＰＤヲチエツク
しキャツシュヒツト（信号１７０−Ｄが出る）ならば、
キャッシュデー。

り部８１の仮想アドレスのピット（１８−２７）で示さ
れる位置に、データを簀込む。

■　データキャッシュコン）ｏ−ラ１６２Ｄより起動パ
ス占有要求５１１データバス占有要求５２を出す。

■　両方の占有要求が許可されたら、ゲート８５−Ｄを
開き起動パス５５に仮想アドレス（ＶＡ）、アクセスの
種類（ＦＵＮＣ）、アクセスキー・（ＡＫＥＹ）　　を
転送し、データバス５６にはライトデータを転送する。

■　ＭＣＵ１２から応答バス５７を通して終了信号とリ
ターンコードが送られてきたらレジスタ８６−Ｄにラッ
チする。そしてリターンコードをチェックし、エラーや
ページフォールトを起こしてない時には共通バス送出用
バッファ８９−Ｄからそのアクセスを取り除き、処理を
終了する。一方、第１４図（２）に示した（支）の条件
、すなわち）（ａｒｄ　ｐｒｒｏｒが発生しかつリトラ
イオーバしてない時には、リトライを行うため■のステ
ージに飛ぶ。

■　上記以上の場合には、共通バス送出用バッファ８９
−Ｄのアドレスで有効ピットレジスタ８４−Ｄをクリア
すると共に、Ｅユニット４４に対してエラー、ページフ
ォールトの発生を報告する。有効ピットレジスタ８４−
Ｄをクリアする理由は１例えばプロテクションエラーの
場合は、書込んではならないキャッシュデータ部８１−
Ｄのデータに対して、既に■のステージで書込みを行っ
ているだめである。

尚データキャッシュ４２から主メモリ１０にライト起動
したアドレスも起動）くス５５からデータキャッシュの
レジスタ８７−Ｄ（無効化処理の回路１８０−Ｄに含ま
れている）にセットされるが、それに対しては、自分自
身が出したものであるからデータキャッシュコントロー
ラ１６２−Ｄより無効化処理の回路１８０−Ｄに対して
信号１７３−Ｄを送り無効化を行なわない様に制御する
。命令キャッシュ４１はライトアクセスは行なわないの
で、この信号１７３−りに相当するものではない。

以上詳細に説明したように１本発明によれば。

メモＩＪ　７クセスのスループットを上げた場合でも。

主メモリとキャッシュメモリのデータの一致が保証でき
る。

【図面の簡単な説明】

第１図は本発明が適用されるデータ処理装置の全体構成
を示した図、第２図は第１図の共通バスの構成例を示し
だ図、第３図はアクセスごとに共通バスのどの、部分を
使用するかを示した図、第４図は共通バスの使用例を示
す図、第５図は共通バスの占有制御の様子を示した図、
第６図はインタロック信号が出ている時の共通バスの占
有制御の様子を示しだ図、第７図は占有制御回路の構成
例を示した図、第８図囚〜りはＭＣＵでの処理フローの
例及びＭＣＵで複数のアクセスをオーバラップさせて処
理していることを示した図、第９図はＭＣＵの構成例を
示した図、第１０図（４）、０はメモリボードの構成例
及び１６　Ｂｙｔｅ　　＋）−ド時のデータ返送の順番
を示した図、第１１図は、　Ｔ’ＬＢによるアドレス変
換装置を示しだ図、第１２図はアドレス変換のフローを
示した図、第１３図は命令キャッシュの構成例を示した
図、第１４図はキャツシュへのリードアクセス時の処理
２０−の説明図、第１５図はキャッシュ無効化の処理フ
ローの説明図、第１６図はキャッシュ各部分の使用タイ
ミングの例を示した図、第１７図はデータキャッシュの
構成例を示した図、第１８図はライトアクセスの処理フ
ローの説明図である。 １０・・・主記憶装置、１２・・・メモ、リアクセスコ
ントローラ、２０・・・外部記憶装置、２２・・・ファ
イルグロセツサ、３０・・・入出カプロセッサ、４０・
・・ジョフ２プロセッサ％４１・・・命令キャッシュ、
４２・・・データキャッシュ、５０・・・共通バス、８
１・・・キャッシュデータ部、８２・・・ディレクトリ
、８３・・・無効化ディレクトリイ、１６２・・・キャ
ッシュコントローラ。 躬　１　目 躬　２　日 ￥３　記 Ｏ／、　　　　　２　　　　　３ も　６０ タイム入口・／ト 篤　７８ （Ａｌ　　　勇８邑　　ＣＢ＋ （Ｃ） タイム入口・ノド ０１２３４Ｓ６ｙ８（？ σ＋４Ｂｙｔ乞リード　［で７ｆＥｆＵう＝［コ３Σ］
二でう＝［＝ζ）］σＩＪ　４１３ｙｔ巴ライト　　　
　ｆｆｉで６［［Ｑテ］Ｍ（ジ］第１０　　口 （Ａ） −Ｊ 第　１０　口 （５） 第　ｌｌ　　日 Ｌ−一一一−−−−−−−−Ｊ 第　１２　　口 躬Ｉ３■ （Ａｌ　　　石１４の 活！５目 鳶１６　口 タイムスロ／ト タへ＼（ｓｂ＋　　　　Ｅ乙２ΣアＺａＸ丁で＝］躬１
７０ 躬　１８日 第１頁の続き ０発　明　者　井手寿之 日立重大みか町５丁目２番１号 株式会社日立製作所大みか工場 内 ＠出　願　人　日立エンジニアリング株式会社日立市幸
町３丁目２番１号

Claims (1)

【特許請求の範囲】
1. １、複数個のプロセッサの一部又はすべてに設はラレ、
   且ツ各プロセッサに同期式の共通バスを斤して接続され
   た主記憶装置の内容の一部をコピー格納し、格納した内
   容の有効性を示す有効表示部ヲ有シ、更に、他プロセツ
   サによる主記憶装置に対するライトアクセスを共通バス
   から取込み、該属の有効表示部を無効化する手段を有す
   るキャラツユメモリにおいて、キャッシュミスによる主
   記憶装置へのリードアクセス時に有効表示部をセットす
   る処理と、他プロセツサからの主記憶装置へのライトア
   クセスによる無効化で有効表示部をリセットする処理の
   順序を、共通バス上に各々のアクセスを出した順序に合
   わせることを特徴としたキャッシュメモリ制御方法。