JPH05189318A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH05189318A JPH05189318A JP4005717A JP571792A JPH05189318A JP H05189318 A JPH05189318 A JP H05189318A JP 4005717 A JP4005717 A JP 4005717A JP 571792 A JP571792 A JP 571792A JP H05189318 A JPH05189318 A JP H05189318A
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Abstract
(57)【要約】
【目的】 本発明は情報処理装置に関し、割り込みを発
生させることなく、各アドレス変換バッファのエントリ
を無効化する情報処理装置を提供することを目的として
いる。 【構成】 演算制御手段と、アドレス変換バッファと、
アドレス変換バッファのエントリの無効化を指示する無
効化指示手段と、無効化指示手段からの無効化の指示を
検出し、該アドレスバスから仮想アドレスを、データバ
スから無効化範囲を示す識別子及びアドレス空間識別子
を入力するバスモニタ手段と、該バスモニタ手段により
入力されたデータに基づいてアドレス変換バッファのエ
ントリを無効化する無効化実行手段とを有する複数のプ
ロセッサからなり、前記アドレス変換バッファのエント
リを無効化する場合、バスマスタとなる所定のプロセッ
サから無効化を指示し、バススレーブ状態にある他のプ
ロセッサにより当該プロセッサ内の該アドレス変換バッ
ファのエントリを無効化するように構成する。
生させることなく、各アドレス変換バッファのエントリ
を無効化する情報処理装置を提供することを目的として
いる。 【構成】 演算制御手段と、アドレス変換バッファと、
アドレス変換バッファのエントリの無効化を指示する無
効化指示手段と、無効化指示手段からの無効化の指示を
検出し、該アドレスバスから仮想アドレスを、データバ
スから無効化範囲を示す識別子及びアドレス空間識別子
を入力するバスモニタ手段と、該バスモニタ手段により
入力されたデータに基づいてアドレス変換バッファのエ
ントリを無効化する無効化実行手段とを有する複数のプ
ロセッサからなり、前記アドレス変換バッファのエント
リを無効化する場合、バスマスタとなる所定のプロセッ
サから無効化を指示し、バススレーブ状態にある他のプ
ロセッサにより当該プロセッサ内の該アドレス変換バッ
ファのエントリを無効化するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に係り、
詳しくは、例えば、マルチプロセッサシステムの分野に
用いて好適な、アドレス変換バッファを適切に制御する
情報処理装置に関する。近年、例えば、複数のＣＰＵ
（Central Processing Unit ）からなるマルチプロセッ
サシステムと呼ばれる情報処理装置が数多く開発されて
いる。
詳しくは、例えば、マルチプロセッサシステムの分野に
用いて好適な、アドレス変換バッファを適切に制御する
情報処理装置に関する。近年、例えば、複数のＣＰＵ
（Central Processing Unit ）からなるマルチプロセッ
サシステムと呼ばれる情報処理装置が数多く開発されて
いる。
【０００２】これは、単独のＣＰＵで実現できる処理性
能には限界があり、さらに性能の向上を図るため、複数
のＣＰＵを利用することで、より高性能なシステムを実
現しようというものである。このマルチプロセッサシス
テムでは、通常、ＣＰＵ間の情報の転送がメモリ上で行
われる共有メモリ方式が一般的であり、このような共有
メモリ方式のマルチプロセッサシステムにあっては、共
有メモリのアクセスの競合による総合性能の低下を防ぐ
ために各ＣＰＵ毎にキャッシュ及びアドレス変換バッフ
ァを設けている。
能には限界があり、さらに性能の向上を図るため、複数
のＣＰＵを利用することで、より高性能なシステムを実
現しようというものである。このマルチプロセッサシス
テムでは、通常、ＣＰＵ間の情報の転送がメモリ上で行
われる共有メモリ方式が一般的であり、このような共有
メモリ方式のマルチプロセッサシステムにあっては、共
有メモリのアクセスの競合による総合性能の低下を防ぐ
ために各ＣＰＵ毎にキャッシュ及びアドレス変換バッフ
ァを設けている。
【０００３】しかし、各ＣＰＵ毎にキャッシュ及びアド
レス変換バッファを設ける場合、後述するように、各キ
ャッシュ及び各アドレス変換バッファの内容に対するデ
ータ一致保証の問題が生じてくる。そこで、このような
マルチプロセッサシステムにおいては、各ＣＰＵ毎に設
けられたキャッシュ及びアドレス変換バッファのデータ
の保証が必要となる。
レス変換バッファを設ける場合、後述するように、各キ
ャッシュ及び各アドレス変換バッファの内容に対するデ
ータ一致保証の問題が生じてくる。そこで、このような
マルチプロセッサシステムにおいては、各ＣＰＵ毎に設
けられたキャッシュ及びアドレス変換バッファのデータ
の保証が必要となる。
【０００４】
【従来の技術】従来のこの種の情報処理装置としては、
例えば、図４に示すような、複数のＣＰＵが共通にアク
セスできる共用メモリを有するマルチプロセッサシステ
ムが知られている。このマルチプロセッサシステムは、
複数のプロセッサ（この場合、一例として２プロセッ
サ）Ｐ１，Ｐ２と、共有メモリＣＭとからなり、プロセ
ッサＰ１，Ｐ２はそれぞれＣＰＵ１０１，１０２、ロー
カルメモリＬＭ1 ，ＬＭ2 から構成されている。
例えば、図４に示すような、複数のＣＰＵが共通にアク
セスできる共用メモリを有するマルチプロセッサシステ
ムが知られている。このマルチプロセッサシステムは、
複数のプロセッサ（この場合、一例として２プロセッ
サ）Ｐ１，Ｐ２と、共有メモリＣＭとからなり、プロセ
ッサＰ１，Ｐ２はそれぞれＣＰＵ１０１，１０２、ロー
カルメモリＬＭ1 ，ＬＭ2 から構成されている。
【０００５】そしてさらに、各ＣＰＵ１０１，１０２
は、演算処理部Ａ1 ，Ａ2 、アドレス変換バッファ
Ｔ1 ，Ｔ2 、キャッシュＣ1 ，Ｃ2 から構成されてい
る。一般に、共有メモリ方式のマルチプロセッサシステ
ムにおいては、複数のプロセッサＰ１，Ｐ２中のあるプ
ロセッサＰ１（Ｐ２）によって共有メモリＣＭまたはア
ドレス変換テーブルを変換した場合、他のプロセッサＰ
２（Ｐ１）におけるキャッシュＣ2 （Ｃ1 ）及びアドレ
ス変換バッファＴ2 （Ｔ1 ）に変更内容が通知されない
と、当該プロセッサＰ２（Ｐ１）はキャッシュＣ2 （Ｃ
1 ）及びアドレス変換バッファＴ2 （Ｔ1 ）に基づい
て、変更前の内容で動作し、正常な動作が行われないと
いう問題があるため、以下に述べるような対策が採られ
ている。
は、演算処理部Ａ1 ，Ａ2 、アドレス変換バッファ
Ｔ1 ，Ｔ2 、キャッシュＣ1 ，Ｃ2 から構成されてい
る。一般に、共有メモリ方式のマルチプロセッサシステ
ムにおいては、複数のプロセッサＰ１，Ｐ２中のあるプ
ロセッサＰ１（Ｐ２）によって共有メモリＣＭまたはア
ドレス変換テーブルを変換した場合、他のプロセッサＰ
２（Ｐ１）におけるキャッシュＣ2 （Ｃ1 ）及びアドレ
ス変換バッファＴ2 （Ｔ1 ）に変更内容が通知されない
と、当該プロセッサＰ２（Ｐ１）はキャッシュＣ2 （Ｃ
1 ）及びアドレス変換バッファＴ2 （Ｔ1 ）に基づい
て、変更前の内容で動作し、正常な動作が行われないと
いう問題があるため、以下に述べるような対策が採られ
ている。
【０００６】すなわち、キャッシュに関しては、システ
ムバスを監視してプロセッサ内のキャッシュのエントリ
に対応するものがあるか否かをチェックし、書き換えを
検出すると対応するエントリを無効化することにより問
題を解消している。これは、キャッシュのエントリが、
物理アドレスとデータとで構成されているため、物理ア
ドレスの比較が容易に行えるためである。
ムバスを監視してプロセッサ内のキャッシュのエントリ
に対応するものがあるか否かをチェックし、書き換えを
検出すると対応するエントリを無効化することにより問
題を解消している。これは、キャッシュのエントリが、
物理アドレスとデータとで構成されているため、物理ア
ドレスの比較が容易に行えるためである。
【０００７】一方、アドレス変換バッファに関しては、
プロセッサ内のアドレス変換バッファのエントリを無効
化する命令、またはハードウェアにより、プロセッサ内
のＣＰＵ間の割り込みを使用することで、各ＣＰＵで同
期してアドレス変換バッファのエントリを無効化する割
り込み処理を起動するものや、また、大型のものでは、
アドレス変換バッファにおける全エントリの無効化、す
なわち、パージを行う制御信号によって、全てのプロセ
ッサ内のアドレス変換バッファをパージすることによ
り、前述した問題に対して対処している。
プロセッサ内のアドレス変換バッファのエントリを無効
化する命令、またはハードウェアにより、プロセッサ内
のＣＰＵ間の割り込みを使用することで、各ＣＰＵで同
期してアドレス変換バッファのエントリを無効化する割
り込み処理を起動するものや、また、大型のものでは、
アドレス変換バッファにおける全エントリの無効化、す
なわち、パージを行う制御信号によって、全てのプロセ
ッサ内のアドレス変換バッファをパージすることによ
り、前述した問題に対して対処している。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の情報処理装置にあっては、アドレス変換バッ
ファにはアドレス変換のための論理アドレスと物理アド
レスとの対がエントリに登録されているだけであり、ア
ドレス変換テーブル自体のアドレスは保持していないと
いう構成となっていたため、エントリに対応するアドレ
ス変換テーブルの書き換えを検出することは不可能であ
るという問題点があった。
うな従来の情報処理装置にあっては、アドレス変換バッ
ファにはアドレス変換のための論理アドレスと物理アド
レスとの対がエントリに登録されているだけであり、ア
ドレス変換テーブル自体のアドレスは保持していないと
いう構成となっていたため、エントリに対応するアドレ
ス変換テーブルの書き換えを検出することは不可能であ
るという問題点があった。
【０００９】すなわち、このために従来は前述したよう
に、ＣＰＵ間の割り込みを利用して各ＣＰＵで同期して
アドレス変換バッファのエントリを無効化したり、全て
のＣＰＵのアドレス変換バッファをパージしたりして対
処している。しかし、アドレス変換テーブルの書き換え
を行う場合にＣＰＵ間の割り込みを発生させ、各ＣＰＵ
で同期してアドレス変換バッファのエントリを無効化す
るものにあっては、割り込み処理のオーバヘッドが大き
く、処理の高速化のためのマルチプロセッサシステムも
本来の目的通りの性能が発揮できないという問題点があ
った。
に、ＣＰＵ間の割り込みを利用して各ＣＰＵで同期して
アドレス変換バッファのエントリを無効化したり、全て
のＣＰＵのアドレス変換バッファをパージしたりして対
処している。しかし、アドレス変換テーブルの書き換え
を行う場合にＣＰＵ間の割り込みを発生させ、各ＣＰＵ
で同期してアドレス変換バッファのエントリを無効化す
るものにあっては、割り込み処理のオーバヘッドが大き
く、処理の高速化のためのマルチプロセッサシステムも
本来の目的通りの性能が発揮できないという問題点があ
った。
【００１０】一方、全てのＣＰＵのアドレス変換バッフ
ァをパージするものにあっては、全エントリの無効化を
行うため、再度アドレス変換を行うためのオーバヘッド
がかなり大きなものとなり、総合性能を低下させるとい
う問題点があった。そこで、アドレス変換テーブルのア
ドレスもエントリに追加することも考えられるが、アド
レス変換には複数の段階の変換テーブルを参照するの
で、これを行うと、一つのエントリに対して複数のテー
ブルアドレスを保持、例えば、ＴＲＯＮ仕様の場合には
２段階変換であるため、２つのテーブルアドレスを保持
しなければならなくなるため、現実問題として実用的で
はない。
ァをパージするものにあっては、全エントリの無効化を
行うため、再度アドレス変換を行うためのオーバヘッド
がかなり大きなものとなり、総合性能を低下させるとい
う問題点があった。そこで、アドレス変換テーブルのア
ドレスもエントリに追加することも考えられるが、アド
レス変換には複数の段階の変換テーブルを参照するの
で、これを行うと、一つのエントリに対して複数のテー
ブルアドレスを保持、例えば、ＴＲＯＮ仕様の場合には
２段階変換であるため、２つのテーブルアドレスを保持
しなければならなくなるため、現実問題として実用的で
はない。
【００１１】［目的］そこで本発明は、割り込みを発生
させることなく、各アドレス変換バッファのエントリを
無効化する情報処理装置を提供することを目的としてい
る。
させることなく、各アドレス変換バッファのエントリを
無効化する情報処理装置を提供することを目的としてい
る。
【００１２】
【課題を解決するための手段】本発明による情報処理装
置は上記目的達成のため、その原理図を図１に示すよう
に、所定の演算処理及び周辺の制御を行う演算制御手段
ＡＣと、アドレス変換識別子及び仮想アドレスと物理ア
ドレスとの変換対を記憶保持するアドレス変換バッファ
Ｔと、アドレスバスＡＢに仮想アドレスを、データバス
ＤＢに該アドレス変換バッファＴのエントリの無効化範
囲を示す識別子及びアドレス空間識別子を出力すること
により該アドレス変換バッファＴのエントリの無効化を
指示する無効化指示手段Ｓと、該アドレスバスＡＢ及び
データバスＤＢを監視することにより該無効化指示手段
Ｓからの無効化の指示を検出し、該アドレスバスＡＢか
ら仮想アドレスを、データバスＤＢから無効化範囲を示
す識別子及びアドレス空間識別子を入力するバスモニタ
手段ＢＭと、該バスモニタ手段ＢＭにより入力された仮
想アドレスと無効化範囲を示す識別子及びアドレス空間
識別子とに基づいて該アドレス変換バッファＴのエント
リを無効化する無効化実行手段Ｇとを有する複数のプロ
セッサＰからなる情報処理装置であって、前記アドレス
変換バッファＴのエントリを無効化する場合、バスマス
タとなる所定のプロセッサから無効化を指示し、バスス
レーブ状態にある他のプロセッサにより当該プロセッサ
内の該アドレス変換バッファＴのエントリを無効化する
ように構成している。
置は上記目的達成のため、その原理図を図１に示すよう
に、所定の演算処理及び周辺の制御を行う演算制御手段
ＡＣと、アドレス変換識別子及び仮想アドレスと物理ア
ドレスとの変換対を記憶保持するアドレス変換バッファ
Ｔと、アドレスバスＡＢに仮想アドレスを、データバス
ＤＢに該アドレス変換バッファＴのエントリの無効化範
囲を示す識別子及びアドレス空間識別子を出力すること
により該アドレス変換バッファＴのエントリの無効化を
指示する無効化指示手段Ｓと、該アドレスバスＡＢ及び
データバスＤＢを監視することにより該無効化指示手段
Ｓからの無効化の指示を検出し、該アドレスバスＡＢか
ら仮想アドレスを、データバスＤＢから無効化範囲を示
す識別子及びアドレス空間識別子を入力するバスモニタ
手段ＢＭと、該バスモニタ手段ＢＭにより入力された仮
想アドレスと無効化範囲を示す識別子及びアドレス空間
識別子とに基づいて該アドレス変換バッファＴのエント
リを無効化する無効化実行手段Ｇとを有する複数のプロ
セッサＰからなる情報処理装置であって、前記アドレス
変換バッファＴのエントリを無効化する場合、バスマス
タとなる所定のプロセッサから無効化を指示し、バスス
レーブ状態にある他のプロセッサにより当該プロセッサ
内の該アドレス変換バッファＴのエントリを無効化する
ように構成している。
【００１３】なお、前記アドレスバスに仮想アドレス
を、前記データバスにアドレス変換テーブルの変更範囲
を示す識別子及びアドレス空間識別子を出力することに
よりアドレス変換テーブルの内容を書き換えるように構
成してもよく、この場合、該アドレス変換テーブルの内
容の変更通知時から該アドレス変換テーブルの書き換え
終了時まで、書き換えを行うプロセッサ以外の前記アド
レスバス及びデータバスへのアクセスを禁止することが
好ましい。
を、前記データバスにアドレス変換テーブルの変更範囲
を示す識別子及びアドレス空間識別子を出力することに
よりアドレス変換テーブルの内容を書き換えるように構
成してもよく、この場合、該アドレス変換テーブルの内
容の変更通知時から該アドレス変換テーブルの書き換え
終了時まで、書き換えを行うプロセッサ以外の前記アド
レスバス及びデータバスへのアクセスを禁止することが
好ましい。
【００１４】
【作用】本発明では、アドレス変換バッファのエントリ
を無効化する場合、バスマスタとなる所定のプロセッサ
内の無効化指示手段からの無効化指示により、バススレ
ーブ状態にある他のプロセッサ内の無効化実行手段によ
り当該プロセッサ内の該アドレス変換バッファのエント
リが無効化される。
を無効化する場合、バスマスタとなる所定のプロセッサ
内の無効化指示手段からの無効化指示により、バススレ
ーブ状態にある他のプロセッサ内の無効化実行手段によ
り当該プロセッサ内の該アドレス変換バッファのエント
リが無効化される。
【００１５】すなわち、割り込み処理に用いずに各プロ
セッサにおけるアドレス変換バッファのエントリが無効
化され、マルチプロセッサシステム全体における総合性
能の低下が防止される。
セッサにおけるアドレス変換バッファのエントリが無効
化され、マルチプロセッサシステム全体における総合性
能の低下が防止される。
【００１６】
【実施例】以下、本発明を図面に基づいて説明する。図
２は本発明に係る情報処理装置の一実施例を示す図であ
り、図２は本実施例の要部構成を示すブロック図であ
る。まず、構成を説明する。
２は本発明に係る情報処理装置の一実施例を示す図であ
り、図２は本実施例の要部構成を示すブロック図であ
る。まず、構成を説明する。
【００１７】なお、図２において、図１に示した原理図
に付された番号と同一番号は同一部分を示す。本実施例
の情報処理装置は、大別して、演算制御手段ＡＣである
演算処理部１、無効化指示手段Ｓ及び無効化実行手段Ｇ
を含んで構成する無効化制御手段ＳＧ、バスモニタ手段
ＢＭ、アドレス変換バッファＴを備えている。
に付された番号と同一番号は同一部分を示す。本実施例
の情報処理装置は、大別して、演算制御手段ＡＣである
演算処理部１、無効化指示手段Ｓ及び無効化実行手段Ｇ
を含んで構成する無効化制御手段ＳＧ、バスモニタ手段
ＢＭ、アドレス変換バッファＴを備えている。
【００１８】なお、図中、１は演算処理部、２はバスイ
ンターフェース部、３はバスアクセス制御部、４はアド
レス変換バッファ無効化部、５はバスモニタ制御部、６
は物理アドレス保持部、７はアドレス出力選択部、８は
有効無効選択部、９は比較用論理アドレス保持部、１０
は比較用空間識別子保持部、１１は論理アドレス比較
部、１２は空間識別子比較部、１３は空間識別子レジス
タ、１４はモニタ用アドレスラッチ、１５はモニタ用デ
ータラッチである。
ンターフェース部、３はバスアクセス制御部、４はアド
レス変換バッファ無効化部、５はバスモニタ制御部、６
は物理アドレス保持部、７はアドレス出力選択部、８は
有効無効選択部、９は比較用論理アドレス保持部、１０
は比較用空間識別子保持部、１１は論理アドレス比較
部、１２は空間識別子比較部、１３は空間識別子レジス
タ、１４はモニタ用アドレスラッチ、１５はモニタ用デ
ータラッチである。
【００１９】演算処理部１は、所定の命令を解析して実
行するものである。バスインターフェース部２は、プロ
セッサＰ部分の核となるＣＰＵと外部バスＡＢ，ＤＢと
を接続するブロックである。バスアクセス制御部３は、
演算処理部１より、メモリアクセスの制御を行うための
制御信号を受け取り、バスインターフェース部にバスサ
イクル起動の指示を行うブロックである。
行するものである。バスインターフェース部２は、プロ
セッサＰ部分の核となるＣＰＵと外部バスＡＢ，ＤＢと
を接続するブロックである。バスアクセス制御部３は、
演算処理部１より、メモリアクセスの制御を行うための
制御信号を受け取り、バスインターフェース部にバスサ
イクル起動の指示を行うブロックである。
【００２０】アドレス変換バッファ無効化部４は、論理
アドレスとデータバスＤＢ上の空間識別子とを使用し
て、アドレス変換バッファＴにアクセスし、アドレス変
換バッファＴにヒットしていれば、そのアドレス変換バ
ッファＴのエントリの無効化を制御するブロックであ
る。バスモニタ制御部５は、ＣＰＵがバスマスタでない
場合、外部バスを監視し、アドレス変換バッファＴの無
効化バスサイクルが実行されていることを検出した場
合、外部バスのアドレス及びデータをラッチするように
制御し、アドレス変換バッファ無効化部４にアドレス変
換バッファＴの無効化を行うように指示するブロックで
ある。
アドレスとデータバスＤＢ上の空間識別子とを使用し
て、アドレス変換バッファＴにアクセスし、アドレス変
換バッファＴにヒットしていれば、そのアドレス変換バ
ッファＴのエントリの無効化を制御するブロックであ
る。バスモニタ制御部５は、ＣＰＵがバスマスタでない
場合、外部バスを監視し、アドレス変換バッファＴの無
効化バスサイクルが実行されていることを検出した場
合、外部バスのアドレス及びデータをラッチするように
制御し、アドレス変換バッファ無効化部４にアドレス変
換バッファＴの無効化を行うように指示するブロックで
ある。
【００２１】物理アドレス保持部６は、アドレス変換バ
ッファＴのうちの変換後の物理アドレスを記憶するブロ
ックである。アドレス出力選択部７は、アドレス変換無
効のアクセスの場合には、論理アドレスバスから物理ア
ドレスバスに出力するように、また、アドレス変換有効
のアクセスの場合には、アドレス変換バッファＴにヒッ
トしていることを確認し、物理アドレス保持部６から物
理アドレスバスに出力するように出力先を選択するブロ
ックである。
ッファＴのうちの変換後の物理アドレスを記憶するブロ
ックである。アドレス出力選択部７は、アドレス変換無
効のアクセスの場合には、論理アドレスバスから物理ア
ドレスバスに出力するように、また、アドレス変換有効
のアクセスの場合には、アドレス変換バッファＴにヒッ
トしていることを確認し、物理アドレス保持部６から物
理アドレスバスに出力するように出力先を選択するブロ
ックである。
【００２２】有効無効選択部８は、通常時のアドレス変
換バッファＴのエントリ書き込みの場合には、有効を示
す信号を生成し、アドレス変換バッファＴの無効化の場
合には、アドレス変換バッファＴにヒットしたエントリ
がある時に無効を示す信号を生成するブロックである。
比較用論理アドレス保持部９は、アドレス変換バッファ
Ｔのうちの変換前の論理アドレスを記憶し、後段の比較
回路に論理アドレスを出力するブロックである。
換バッファＴのエントリ書き込みの場合には、有効を示
す信号を生成し、アドレス変換バッファＴの無効化の場
合には、アドレス変換バッファＴにヒットしたエントリ
がある時に無効を示す信号を生成するブロックである。
比較用論理アドレス保持部９は、アドレス変換バッファ
Ｔのうちの変換前の論理アドレスを記憶し、後段の比較
回路に論理アドレスを出力するブロックである。
【００２３】比較用空間識別子保持部１０は、アドレス
変換バッファＴのうちの変換前の空間識別子を記憶し、
後段の比較回路に論理アドレスを出力するブロックであ
る。論理アドレス比較部１１、及び空間識別子比較部１
２は、論理アドレスと空間識別子とのそれぞれの比較を
行い、一致した場合には比較用物理アドレス保持部９か
ら物理アドレスを出力するように指示し、不一致の場合
には演算処理部１にアドレス変換バッファＴのミスを通
知するブロックである。
変換バッファＴのうちの変換前の空間識別子を記憶し、
後段の比較回路に論理アドレスを出力するブロックであ
る。論理アドレス比較部１１、及び空間識別子比較部１
２は、論理アドレスと空間識別子とのそれぞれの比較を
行い、一致した場合には比較用物理アドレス保持部９か
ら物理アドレスを出力するように指示し、不一致の場合
には演算処理部１にアドレス変換バッファＴのミスを通
知するブロックである。
【００２４】空間識別子レジスタ１３は、演算処理部１
で現在実行中の空間の空間識別子を保持するレジスタで
ある。モニタ用アドレスラッチ１４、及びモニタ用デー
タラッチ１５は、アドレスモニタ時のアドレス及びデー
タをラッチするためのものであり、外部からアドレス変
換バッファＴの無効化を指示された場合、論理アドレス
と空間識別子とを伝播するブロックである。
で現在実行中の空間の空間識別子を保持するレジスタで
ある。モニタ用アドレスラッチ１４、及びモニタ用デー
タラッチ１５は、アドレスモニタ時のアドレス及びデー
タをラッチするためのものであり、外部からアドレス変
換バッファＴの無効化を指示された場合、論理アドレス
と空間識別子とを伝播するブロックである。
【００２５】次に作用を説明する。図３に示すように、
プロセッサＰ1 内のドレス変換バッファＴ1 の中に、ア
ドレス空間識別子ＡＡＡ，論理アドレスＢＢＢＢを物理
アドレスＣＣＣＣに変換する情報が書き込まれていると
きに、プロセッサＰ1 でアドレス空間識別子ＡＡＡ，論
理アドレスＢＢＢＢの変換先が変更される場合、まず、
演算処理部１により対応するアドレス変換バッファＴ1
のエントリが無効化される指示が行われる。
プロセッサＰ1 内のドレス変換バッファＴ1 の中に、ア
ドレス空間識別子ＡＡＡ，論理アドレスＢＢＢＢを物理
アドレスＣＣＣＣに変換する情報が書き込まれていると
きに、プロセッサＰ1 でアドレス空間識別子ＡＡＡ，論
理アドレスＢＢＢＢの変換先が変更される場合、まず、
演算処理部１により対応するアドレス変換バッファＴ1
のエントリが無効化される指示が行われる。
【００２６】すなわち、無効化制御手段ＳＧ1 によって
アドレス変換バッファＴ1 に対して対応エントリの無効
化指示が出されるとともに、外部バスに対してアドレス
変換バッファ無効化バスサイクルが起動される。アドレ
ス変換バッファ無効化バスサイクルは、実際にメモリが
アクセスされるバスサイクルではなく、システムバス
（ＡＢ，ＤＢ）に接続されている他のプロセッサＰ2 に
対してアドレス変換バッファ無効化の指示が行われるた
めのバスサイクルであり、具体的には、アドレスバスＡ
Ｂに論理アドレスが出力され（この場合、ＢＢＢＢが出
力される）、データバスＤＢに無効化範囲指示とアドレ
ス空間識別子とが出力される（この場合、Ｘ＋ＡＡＡＡ
が出力される）。
アドレス変換バッファＴ1 に対して対応エントリの無効
化指示が出されるとともに、外部バスに対してアドレス
変換バッファ無効化バスサイクルが起動される。アドレ
ス変換バッファ無効化バスサイクルは、実際にメモリが
アクセスされるバスサイクルではなく、システムバス
（ＡＢ，ＤＢ）に接続されている他のプロセッサＰ2 に
対してアドレス変換バッファ無効化の指示が行われるた
めのバスサイクルであり、具体的には、アドレスバスＡ
Ｂに論理アドレスが出力され（この場合、ＢＢＢＢが出
力される）、データバスＤＢに無効化範囲指示とアドレ
ス空間識別子とが出力される（この場合、Ｘ＋ＡＡＡＡ
が出力される）。
【００２７】プロセッサＰ2 のバスモニタ手段ＢＭ2 で
は、システムバスの監視状態にあり、アドレス変換バッ
ファ無効化バスサイクルが起動されると、アドレスバス
ＡＢとデータバスＤＢとから論理アドレスと無効化範囲
とアドレス空間識別子とが受け取られ、アドレス変換バ
ッファ無効化の指示があったことがプロセッサＰ2 内の
無効化制御手段ＳＧ2 に通知される。
は、システムバスの監視状態にあり、アドレス変換バッ
ファ無効化バスサイクルが起動されると、アドレスバス
ＡＢとデータバスＤＢとから論理アドレスと無効化範囲
とアドレス空間識別子とが受け取られ、アドレス変換バ
ッファ無効化の指示があったことがプロセッサＰ2 内の
無効化制御手段ＳＧ2 に通知される。
【００２８】すると、無効化制御手段ＳＧ2 によって、
対応するアドレス変換バッファＴのエントリの無効化が
指示される。これによって、プロセッサＰ1 ，Ｐ2 のア
ドレス変換バッファＴ1 ，Ｔ2 のデータ一致保証がなさ
れる。ちなみに、ここで述べているデータ一致保証と
は、例えば、本実施例において、プロセッサＰ1 からプ
ロセッサＰ2 にアドレス変換バッファＴ1 のエントリの
無効化の指示が伝播されない場合、同じ論理アドレスに
対してプロセッサＰ1 とプロセッサＰ2 とのアドレス変
換先が異なることになり、プログラムの暴走等を招くと
いうことである。
対応するアドレス変換バッファＴのエントリの無効化が
指示される。これによって、プロセッサＰ1 ，Ｐ2 のア
ドレス変換バッファＴ1 ，Ｔ2 のデータ一致保証がなさ
れる。ちなみに、ここで述べているデータ一致保証と
は、例えば、本実施例において、プロセッサＰ1 からプ
ロセッサＰ2 にアドレス変換バッファＴ1 のエントリの
無効化の指示が伝播されない場合、同じ論理アドレスに
対してプロセッサＰ1 とプロセッサＰ2 とのアドレス変
換先が異なることになり、プログラムの暴走等を招くと
いうことである。
【００２９】また、図４の従来例に示すように、各プロ
セッサ毎にローカルバスを持つシステムでは、通常、ロ
ーカルバスのバス権はローカルバスに接続されているＣ
ＰＵ１０１（１０２）にあるので、システムバスにアド
レス変換バッファ無効化バスサイクルが起動された場
合、ローカルバスのバス権を取得し、ＣＰＵ１０２（１
０１）に対してアドレス変換バッファ無効化バスサイク
ルを伝播させる手段がシステムバスとローカルバスとが
接続される部分で必要となる。
セッサ毎にローカルバスを持つシステムでは、通常、ロ
ーカルバスのバス権はローカルバスに接続されているＣ
ＰＵ１０１（１０２）にあるので、システムバスにアド
レス変換バッファ無効化バスサイクルが起動された場
合、ローカルバスのバス権を取得し、ＣＰＵ１０２（１
０１）に対してアドレス変換バッファ無効化バスサイク
ルを伝播させる手段がシステムバスとローカルバスとが
接続される部分で必要となる。
【００３０】ここで、システムバスを監視する手段は、
従来のキャッシュのデータ一致保証のために必要なもの
であり、この既存のハードウェアにアドレス変換バッフ
ァ無効化バスサイクルも監視するようにすることで、わ
ずかなハードウェアの追加で容易にアドレス変換バッフ
ァ無効化バスサイクルの伝播を行うことができる。さら
に、アドレス変換テーブルの書き換え時にも、アドレス
変換バッファＴのエントリの無効化を同時に行うが、ア
ドレス変換バッファ無効化バスサイクルとアドレス変換
テーブルの書き換えの間に、他のプロセッサがアドレス
変換を行えないように、アドレス変換バッファ無効化バ
スサイクルとアドレス変換テーブルの書き換えの間は、
バスロック指示を行うことが望ましい。
従来のキャッシュのデータ一致保証のために必要なもの
であり、この既存のハードウェアにアドレス変換バッフ
ァ無効化バスサイクルも監視するようにすることで、わ
ずかなハードウェアの追加で容易にアドレス変換バッフ
ァ無効化バスサイクルの伝播を行うことができる。さら
に、アドレス変換テーブルの書き換え時にも、アドレス
変換バッファＴのエントリの無効化を同時に行うが、ア
ドレス変換バッファ無効化バスサイクルとアドレス変換
テーブルの書き換えの間に、他のプロセッサがアドレス
変換を行えないように、アドレス変換バッファ無効化バ
スサイクルとアドレス変換テーブルの書き換えの間は、
バスロック指示を行うことが望ましい。
【００３１】これは、他のプロセッサによってアドレス
変換が行われると、アドレス変換バッファＴのエントリ
の無効化を行ったエントリが、再びアドレス変換バッフ
ァに登録される可能性があるためである。このように本
実施例では、割り込みを発生させることなく、各ＣＰＵ
にアドレス変換バッファのエントリの無効化を指示する
ことができ、アドレス変換バッファのデータ一致保証を
保つことができる。
変換が行われると、アドレス変換バッファＴのエントリ
の無効化を行ったエントリが、再びアドレス変換バッフ
ァに登録される可能性があるためである。このように本
実施例では、割り込みを発生させることなく、各ＣＰＵ
にアドレス変換バッファのエントリの無効化を指示する
ことができ、アドレス変換バッファのデータ一致保証を
保つことができる。
【００３２】したがって、割り込み処理によるオーバヘ
ッドを無くすことができ、マルチプロセッサシステム全
体における総合性能の低下を防止することができる。ま
た、システムバスを利用して信号の伝播を行うので、制
御信号用に数本の信号線の追加のみで実施でき、外部回
路として必要なハードウェアも少なくてすむ。（なお、
前述の実施例では、未使用であった制御信号のビットパ
ターンを使用することで、システムバスの制御信号の追
加は不要となっている。）さらに、バスモニタ手段は、
キャッシュのデータ一致保証のためのバスモニタ手段を
利用することができるので、実際にアドレス変換バッフ
ァのエントリの無効化のために必要な専用の付加ハード
ウェアはほとんど不要となる。
ッドを無くすことができ、マルチプロセッサシステム全
体における総合性能の低下を防止することができる。ま
た、システムバスを利用して信号の伝播を行うので、制
御信号用に数本の信号線の追加のみで実施でき、外部回
路として必要なハードウェアも少なくてすむ。（なお、
前述の実施例では、未使用であった制御信号のビットパ
ターンを使用することで、システムバスの制御信号の追
加は不要となっている。）さらに、バスモニタ手段は、
キャッシュのデータ一致保証のためのバスモニタ手段を
利用することができるので、実際にアドレス変換バッフ
ァのエントリの無効化のために必要な専用の付加ハード
ウェアはほとんど不要となる。
【００３３】
【発明の効果】本発明では、アドレス変換バッファのエ
ントリを無効化する場合、バスマスタとなる所定のプロ
セッサ内の無効化指示手段からの無効化指示によって、
バススレーブ状態にある他のプロセッサ内の無効化実行
手段により当該プロセッサ内の該アドレス変換バッファ
のエントリを無効化されるため、割り込み処理に用いず
に各プロセッサにおけるアドレス変換バッファのエント
リを無効化できる。
ントリを無効化する場合、バスマスタとなる所定のプロ
セッサ内の無効化指示手段からの無効化指示によって、
バススレーブ状態にある他のプロセッサ内の無効化実行
手段により当該プロセッサ内の該アドレス変換バッファ
のエントリを無効化されるため、割り込み処理に用いず
に各プロセッサにおけるアドレス変換バッファのエント
リを無効化できる。
【００３４】したがって、システムバスを介してアドレ
ス変換バッファの無効化指示を伝播させることで、割り
込み処理のオーバヘッド、またはアドレス変換バッファ
のパージのオーバヘッドによる総合性能の低下が防止で
きる。
ス変換バッファの無効化指示を伝播させることで、割り
込み処理のオーバヘッド、またはアドレス変換バッファ
のパージのオーバヘッドによる総合性能の低下が防止で
きる。
【図１】本発明の情報処理装置の原理図である。
【図２】本実施例の要部構成を示すブロック図である。
【図３】本実施例の動作例を説明するための概略図であ
る。
る。
【図４】従来の要部構成を示すブロック図である。
１ 演算処理部 ２ バスインターフェース部 ３ バスアクセス制御部 ４ アドレス変換バッファ無効化部 ５ バスモニタ制御部 ６ 物理アドレス保持部 ７ アドレス出力選択部 ８ 有効無効選択部 ９ 比較用論理アドレス保持部 １０ 比較用空間識別子保持部 １１ 論理アドレス比較部 １２ 空間識別子比較部 １３ 空間識別子レジスタ １４ モニタ用アドレスラッチ １５ モニタ用データラッチ
Claims (3)
- 【請求項１】所定の演算処理及び周辺の制御を行う演算
制御手段と、 アドレス変換識別子及び仮想アドレスと物理アドレスと
の変換対を記憶保持するアドレス変換バッファと、 アドレスバスに仮想アドレスを、データバスに該アドレ
ス変換バッファのエントリの無効化範囲を示す識別子及
びアドレス空間識別子を出力することにより該アドレス
変換バッファのエントリの無効化を指示する無効化指示
手段と、 該アドレスバス及びデータバスを監視することにより該
無効化指示手段からの無効化の指示を検出し、該アドレ
スバスから仮想アドレスを、データバスから無効化範囲
を示す識別子及びアドレス空間識別子を入力するバスモ
ニタ手段と、 該バスモニタ手段により入力された仮想アドレスと無効
化範囲を示す識別子及びアドレス空間識別子とに基づい
て該アドレス変換バッファのエントリを無効化する無効
化実行手段と、 を有する複数のプロセッサからなる情報処理装置であっ
て、 前記アドレス変換バッファのエントリを無効化する場
合、バスマスタとなる所定のプロセッサから無効化を指
示し、バススレーブ状態にある他のプロセッサにより当
該プロセッサ内の該アドレス変換バッファのエントリを
無効化することを特徴とする情報処理装置。 - 【請求項２】前記アドレスバスに仮想アドレスを、前記
データバスにアドレス変換テーブルの変更範囲を示す識
別子及びアドレス空間識別子を出力することによりアド
レス変換テーブルの内容を書き換えることを特徴とする
請求項１記載の情報処理装置。 - 【請求項３】前記アドレス変換テーブルの内容を書き換
える場合、該アドレス変換テーブルの内容の変更通知時
から該アドレス変換テーブルの書き換え終了時まで、書
き換えを行うプロセッサ以外の前記アドレスバス及びデ
ータバスへのアクセスを禁止することを特徴とする請求
項２記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005717A JPH05189318A (ja) | 1992-01-16 | 1992-01-16 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005717A JPH05189318A (ja) | 1992-01-16 | 1992-01-16 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189318A true JPH05189318A (ja) | 1993-07-30 |
Family
ID=11618874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4005717A Withdrawn JPH05189318A (ja) | 1992-01-16 | 1992-01-16 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189318A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200408A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 情報処理装置 |
| JP5370588B2 (ja) * | 2010-05-28 | 2013-12-18 | 日本電気株式会社 | 通信システム、ノード、制御装置、通信方法およびプログラム |
| US10171352B2 (en) | 2011-12-21 | 2019-01-01 | Nec Corporation | Communication system, node, control device, communication method, and program |
-
1992
- 1992-01-16 JP JP4005717A patent/JPH05189318A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200408A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 情報処理装置 |
| JP5370588B2 (ja) * | 2010-05-28 | 2013-12-18 | 日本電気株式会社 | 通信システム、ノード、制御装置、通信方法およびプログラム |
| US9426061B2 (en) | 2010-05-28 | 2016-08-23 | Nec Corporation | Communication system, node, control device, communication method, and program |
| US10171352B2 (en) | 2011-12-21 | 2019-01-01 | Nec Corporation | Communication system, node, control device, communication method, and program |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |