JPS617959A - タグ記憶装置制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は計算機システムの主記憶アクセス制御装置に係
り、特に中央処理装置に設けられるバッファの無効化制
御のための、主記憶アクセス制御装置における制御の改
良方式に関する。

計算機システムにおける中央処理装置の主記憶装着に対
するアクセスを実質的に高速化するために、中央処理装
置に比較的高速で小容量の記憶装置で構成されるバッフ
ァを設け、主記憶装置に記憶されているデータのコピー
を保持する技術が広く採用されている。

このようなバッファにおいて、バッファに保持されてい
ない記憶アドレスのデータを主記憶装置から新たに読み
出す場合、あるいは主記憶装置のデータが更新された場
合に、バッファに保持されている一部のデータを無効と
することが必要になる場合がある。

本発明は、か−るバッファの無効化処理に関連する中央
処理装置の処理負荷を軽減する等のために、主記憶アク
セス制御装置に設けられる制御機構の誤り発生時の処理
方式の改良に関するものである。

〔従来の技術〕

第２図は計算機システムの構成例を示すブロック図であ
る。本例システムは、２台の中央処理装置１と、主記憶
装置２、主記憶アクセス制御装置３、入出力を制御する
チャネル処理装置４、システムの監視／保守等のための
諸装置からなるシステム監視装置５等から構成される。

中央処理装置１、チャネル処理袋ｆ４、システム監視装
置５は主記憶アクセス制御装置３にアクセス要求を発し
て、主記憶装置２にアクセスすることができる。

中央処理装置１は前記の技術によるバッファを持ち、主
記憶装置２から読み出した一定長ブロックのデータを一
般に複数ブロック保持し、該中央処理装置１において主
記憶装置２に対するアクセス要求が発生した場合に、ア
クセスすべきデータがバッファにある場合には、主記憶
装置２にアクセスすることなく、バッファ上のデータを
使用して処理を進める。

そのために、各中央処理袋ｆｉｌはそれぞれのバッファ
に保持するデータブロックに対応して、各データブロッ
クの主記憶装置２上の記憶アドレス等を保持する手段（
これを以下においてＴＡＧＩとする）を持ち、主記憶装
置２からデータブロックを読み出してバッファに記憶す
るとき、同時にＴＡＧＩにそのブロックの主記憶装置２
上の記憶アドレスを保持する。

新たに主記憶装置２から読み出したデータブロックをバ
ッファに格納する場合に、バッファに空き場所が残って
いないときは、バッファに保持されている１データブロ
ツクを無効にして、代わってその場所に新データブロッ
クを記憶し、又ＴＡＧＩの所要部分も更新する。

又、主記憶装置２にアクセスする何れかの装置によって
、主記憶装置ｉ２上のデータの更新が行われた場合に、
その記憶アドレスの古い内容のデータブロックをバッフ
ァに保持する中央処理装置ｆｆでは、そのバッファ上の
データブロックを無効にしなければならない。

従って何れの装置による更新要求であっても、すべての
中央処理装置のバッファについて、バッファに上記のよ
うな無効処理に該当するデータがあるか検査することが
必要になる。

このようなバッファ上のデータの無効化処理のための中
央処理装置１の処理負荷を軽減するために主記憶アクセ
ス制御装置３内に、それに接続する中央処理装置１のＴ
ＡＧＩに対応して記憶アドレス等からなるタグ（以下こ
れをＴＡＧ２とする）を保持するタグ記憶装置ｆ　（Ｔ
ＡＧ２記憶装置）を含むＴＡＧ２制御回路６を設ける。

通常は、各ＴＡＧ２には対応する中央処理装置１のＴＡ
ＧＩと同じ記憶アドレス情報を記憶する。

中央処理装置１等から主記憶装置２へのアクセス要求が
発生されると、ＴＡＧ２を参照して要求の記憶アドレス
とＴＡＧ２に保持する記憶アドレスとを比較することに
より、各中央処理装置ｌのバッファに無効化すべきデー
タを保持しているかを判定するタグ（ＴＡＧ２）参照処
理を実行する。

その結果、該当アドレスがあった等の場合には、無効化
対象のデータを保持する中央処理袋Ｎ１へ該当のデータ
ブロックの主記憶上のアドレスを通知する。又、ＴＡＧ
２制御回路内ではＴＡＧ２記憶装置の該５語の無効化又
は書き換えを行うタグ（ＴＡＧ２）更新処理が実行され
る。

第３図は主記憶アクセス制御装置！３のＴＡＧ２関連部
分の構成を示すブロック図である。

主記憶アクセス制御装置３は公知のように、中央処理装
置ｌその他の諸装置からの主記憶装置２に対するアクセ
ス要求を受け、それが実行可能であると、要求に基づく
指令等を主記憶装置２へ発行してアクセス動作を起動す
ると共に、そのアクセス要求情報をレジスタ１０にセン
トする。

レジスタＩＯは制御線１）により、いわゆるパイプライ
ンを構成するレジスタと接続し、レジスタ１０にセット
された情報は、主記憶装置２におけるアクセス動作が完
了する時にパイプラインを通過して、制御に使用される
が、この部分についてはさらに詳細な説明は省略する。

レジスタ１０に設定されるアクセス要求情報から記憶ア
ドレス等が、各ＴＡＧ２制御回路６のレジスタ２０へ転
送される。

レジスタ２０のアドレス情報は以下のようにして、ＴＡ
Ｇ２記憶装置２１を参照して、その記憶アドレスのデー
タが中央処理装置１のバッファにあるか否かを判定する
参照処理に使われる。

ＴＡＧ２記憶装置Ｆ２１は、例えば２５６語のブロック
からなる１６ウエイ２３−θ〜２３−１５で構成され、
上記の参照処理の読出し動作では、１６の全ウェイの各
々から、１語づつが同時に読み出されるように構成され
る。

こ−で、例えばバッファに保持されるデータブロックの
記憶アドレスが２６ビツトで表されるとすると、レジス
タ２０にあるアドレス表示の例えば下位８ビツトの制御
＆１Ｉ２２で上記構成のウェイ内の１語を指定し、各船
にはアドレス表示の残りの１８ビツトと有効性表示ビッ
トが記憶される。

ＴＡＧ２記憶装置２１の全ウェイ２３−θ〜２３−１５
から読み出されたアドレス情報は、比較回路２４−０〜
２４−１５に入力し、有効表示がある場合には制御線２
５で入力されるレジスタ１０のアドレス情報上位１８ビ
ツトと比較され、比較回路２４−０〜２４−１５からは
、それぞれ一致／不一致を示す比較結果表示及び有効性
表示が出力される。又比較回路２４−０〜２４−１５は
、入力のパリティ検査を同時に実行し、その結果の表示
も出力し、両結果の各３出力はレジスタ２６−θ〜２６
−１５に設定される。

ＴＡＧ２記憶装置２１から読み出されたアドレス情報は
、又レジスタ２７−０〜２７−１５にも設定される。

レジスタ２６−０〜２６−１５の比較結果等は置換制御
回路３０に入力する。置換制御回路３０はその情報の中
に、誤りが表示されていない場合は、比較結果と、現に
処理中の記憶アドレスに関するアクセス　　□要求の種
類（読出しアクセスか書込みアクセスか）によって、そ
の後の処理を決定する次の判定を行う。

ｔａｌアドレス一致がある場合、読出しアクセスであれ
ば、↑＾Ｇ２及びバッファ無効化に関しては処理の必要
がないので、処理を終わる。

−）アドレス一致がある場合、書込みアクセスであれば
、ＴＭ０１の該５語の内容を無効化する更新処理と、バ
ッファ無効化の為に該記憶アドレスを中央処理装置ｌへ
通知する処理を開始する。

（Ｃｌアドレス−敢がない場合、読出しアクセスであれ
ば、そのアクセス要求を出した中央処理装置に対するＴ
ＡＧ２制御回路６では、現に処理中の記憶アドレスをＴ
Ｍ０１の適当位置に記憶する更新処理と、前に記憶され
ていた記憶アドレスをバッファ無効化の為に中央処理装
置１へ通知する処理を開始する。

ｌｄｌアドレス一致がない場合、書込みアクセスであれ
ば、ＴＭ０１及びバッファ無効化に関しては処理の必要
がないので、処理を終わる。

上記（ｂｌ、（Ｃ１の場合における、丁ＡＧ２記憶装置
２１の更新又は無効化は以下のように実行される。即ち
、置換制御回路３０はＴＡＧ２記憶装置２１の無効化の
場合はレジスタ２６−０〜２６−１５の中の一致表示の
あるものの属するウェイを識別し、そのウェイを選択す
る情報をレジスタ３２に設定する。又、更新の場合は、
制御線３３により中央処理装置ｉｔから指定されるウェ
イを選択する情報をレジスタ３２に設定する。

処理の完了する上記（ａ）、（ｄ）の場合には、次の制
御サイクルでレジスタ２０には後続するアクセス要求の
情報が設定されて、前記の処理が再開されるが、（ｂ）
、（ｅ）の場合には、レジスタ２０にレジスタ２８に保
持する前内容を制御線２９−＾を経て再度セットし、レ
ジスタ３２によって選ばれる１ウエイの中の、制御１）
２２で選ばれる１語に、無効表示がされるか、又はレジ
スタ２０の上位１８ビツトアドレスが書き込まれる。

以上により、無効化又は更新されたＴＭ０１の語に、前
に有効情報として記憶されていた記憶アドレスが、中央
処理装置ｌヘバッファ無効化記憶アドレスとして通知さ
れるが、それは置換制御回路３０が決定するレジスタ２
７−θ〜２７−１５のルジスタの出力を制御線３１を経
て無効化アドレスレジスタ３４に設定し、該レジスタか
ら対応する中央処理装置１へ転送することにより行われ
る。

レジスタ２６−θ〜２６−１５に誤りが表示された場合
・には、少なくともその時レジスタ２６−０〜２６−１
５に出力された結果に基づいて処理を進めることはでき
ないので、そのときの記憶アドレスは無条件に無効化ア
ドレスとしてレジスタ２８より制御ｖＡ２９−Ｂを経て
中央処理装置１に通知する。

その後の処置については、ＴＡＧ２記憶装置２１及び対
応する中央処理装置のＴＡＧＩの両者のウェイを共に使
用不能とするか、又はそのま−使用してパリティ誤りが
検出される都度上記のように処理する等の方式がある。

〔発明が解決しようとする問題点〕

前記従来の方式のように、ＴＡＧ２記憶装置２１で誤り
が検出されるごとに、無条件に中央処理装置ｌにバッフ
ァ無効化処理を通知するとすれば、ＴＡＧ２記憶装置２
１が修復されるまで、明らかに中央処理装置１の能力が
不要な処理に割かれることになり、計算機システムの性
能を低下する。

又、ＴＡＧ２記憶装置２１及び対応する中央処理装置の
ＴＡＧＩの両者のウェイを共にを使用不能とすることは
、中央処理装置１のバッファ容量が減少するために、該
当中央処理装置１の性能は大幅に低下する。

Ｃ問題点を解決するための手段〕 本発明は、タグ（ＴＡＧ２）記憶装置にパリティ誤り等
の障害が発生した場合に、従来のような大幅なシステム
性能の低下を来すことのないＴＡＧ２記憶装置の制御方
式を提供することを目的とする。

この目的は、主記憶装置、主記憶アクセス制御装置、中
央処理装置を有し、該中央処理装置は該主記憶装置に記
憶されるデータのコピーを保持するバッファを有し、該
主記憶アクセス制御装置は該バッファに保持されるデー
タの上記主記憶装置における記憶アドレス等を内容とす
るタグを保持する複数のウェイからなるタグ記憶装置を
有する計算機システムにおいて、該タグ記憶装置におけ
る障害を検出する手段及び該手段によって検出された障
害を含む上記ウェイを個別に不使用状態にする手段を有
する本発明のタグ記憶装置制御方式によって達成される
。

〔作用〕

即ち、従来のようにＴｊＧ２記憶装置の読出しでパリテ
ィ検査をして障害を検出したとき、障害のあるウェイを
識別して、そのウェイのみを、その後不使用状態として
、使用しないようにする。

従って、ＴＡＧ２記憶装置の記憶容量の減少によって、
実質上バッファが若干縮小したような効果を生じるが、
システム性能を大幅に減少することはない。

なお、一時的な誤り発生によりウェイを切り離うてしま
う等を避けるために、何回かの誤り発生を計数した後に
切り離すようにするのがよい。

〔実施例〕

第１図は本発明の一実施例ブロック図で、障害のある場
合に、不使用状態にして切り離すべきウェイを決定する
機構を示し、この機構は置換制御回路３０内に追加され
るものとする。

制御線６０−０〜６０−１５は第３図のレジスタ２６−
０〜２６−１５のパリティ誤り表示ビットの出力であり
、それぞれ各ウェイのパリティ誤りの発生を示す信号と
゛して、論理和ゲート６１と論理積グー）６４−０〜６
４４５に人力する。

論理和ゲート６１の出力はカウンタ６２に入力し、従っ
てパリティ誤り表示の制御線６０−０〜６０−１５の何
れか少なくとも１線が誤りを表示してオンであると、カ
ウンタ６２は１だけ増加するように構成されている。

カウンタ６２は計数値が所定値（例えば７）になると制
御線６３をオンにする。このとき、誤り表示のある制御
線６０−θ〜６０−１５が接続される論理積グー）　６
４−０〜６４−１５の出力により、対応するランチ６５
−Ｏ〜６５−１５がオンに設定される。

ランチ６５−θ〜６５−１５はそれぞれＴＡＧ２記憶装
置２１のウェイ２３−Ｏ〜２３−１５に対応し、オンに
よって該当ウェイの不使用状態を表示するものとして、
置換制御回路３０内の処理を制御するものである。

ＴＡＧ２制御回路６は従来例と同様に動作するが、置換
制御回路３０の処理において、レジスタ２６−〇〜２６
−１５の出力を参照する場合に、ラッチ６５−０〜６５
−１５がオンであるウェイに対応する出力は無視する。

その結果、前記従来例の説明における（ｂ）の場合は、
従来と同様に処理される。

前記（Ｃ）の読出しアクセスの記憶アドレスに一致する
アドレスがＴＡＧ２記憶装置２１に無かった場合には、
置換制御回路３０は制御ｗＡ３３で中央処理装置から指
定されたウェイを置換の対象に選択しようとするが、そ
の場合にラッチ６５−０〜６５−１５を参照し、指定の
ウェイに該当するランチがオフであれば、指定通りのウ
ェイに決定して処理を進める。

もし該当のラッチがオンであると、指定のウェイは使用
できないものとして、別のウェイを選択する必要がある
、その場合は例えば次に記載する１）１ｆｔ序で、ラッ
チ６５−０〜６５−１５がオフであるウェイの中から置
換対象とするウェイを選択する。

（ｉ）　　レジスタ２６−θ〜２６−１５の各ウェイの
有効性表示が無効表示（空き状態）である１ウエイを選
択する。

（ｉｉ　）上記無効表示のウェイが無い場合は、使用状
態のウェイの中のウェイ番号の若いものから順番に選択
する。

以上のようにして処理対象ウェイを決定した後は、従来
と同様にしてＴＡＧ２記憶装置２１の更新処理を進める
。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、主記憶
アクセス制御装置において、タグ（ＴＡＧ２）記憶装置
に障害が発生した場合にも、中央処理装置の性能を殆ど
低下することが無いので、計算機システムの信輔性、可
用性を改善するという著しい工業的効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例制御回路のブロック図、　　
・第２図は計算機システムの構成例を示す図、第３図は
ＴＡＧ２制御回路ブロック図である。 図において、 ■は中央処理装置、　　２は主記憶装置、３は主記憶ア
クセス制御装置、 ６はＴＡＧ２制御回路、　　１０．２０はレジスタ、２
１はＴＡＧ２記憶装置、 ２３−０〜２３−１５はＴＡＧ２記憶装置のウェイ、２
４−０〜２４−１５は比較回路、 ６２はカウンタ、 ６５−０〜６５−１５はウニイネ使用状態表示のラッチ
を示す。 代理人　弁理士　　検問　宏四部 第　１　図

Claims (2)

【特許請求の範囲】
1. （１）主記憶装置、主記憶アクセス制御装置、中央処理
   装置を有し、該中央処理装置は該主記憶装置に記憶され
   るデータのコピーを保持するバッファを有し、該主記憶
   アクセス制御装置は該バッファに保持されるデータの上
   記主記憶装置における記憶アドレス等を内容とするタグ
   を保持する複数のウェイからなるタグ記憶装置を有する
   計算機システムにおいて、該タグ記憶装置における障害
   を検出する手段及び該手段によって検出された障害を含
   む上記ウェイを個別に不使用状態にする手段を有するこ
   とを特徴とするタグ記憶装置制御方式。
2. （２）上記障害検出手段は、上記タグ記憶装置の読出し
   における誤りを検出する誤り検査手段、該誤り検査手段
   によって誤りが検出された回数を計数する手段及び該計
   数値が所定値になったときに誤りが検出されたウェイを
   上記障害を含むウェイと決定する手段を有することを特
   徴とする特許請求の範囲第（１）項記載のタグ記憶装置
   制御方式。