JPH0148571B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は計算機システムの主記憶アクセス制御
装置に係り、特に中央処理装置に設けられるバツ
フアの無効化制御のための、主記憶アクセス制御
装置における制御の改良方式に関する。

計算機システムにおける中央処理装置の主記憶
装置に対するアクセスを実質的に高速化するため
に、中央処理装置に比較的高速で小容量の記憶装
置で構成されるバツフアを設け、主記憶装置に記
憶されているデータのコピーを保持する技術が広
く採用されている。

このようなバツフアにおいて、バツフアに保持
されていない記憶アドレスのデータを主記憶装置
から新たに読み出す場合、あるいは他処理装置に
よつて主記憶装置のデータが更新された場合に、
バツフアに保持されている一部のデータを無効と
する処理が必要になる。

本発明は、かゝるバツフアの無効化処理に関連
する中央処理装置の処理負荷を軽減する等のため
に、主記憶アクセス制御装置に設けられる制御機
構の改良に関するものである。

〔従来の技術〕

第２図は計算機システムの構成例を示すブロツ
ク図である。本例システムは、２台の中央処理装
置１と、主記憶装置２、主記憶アクセス制御装置
３、入出力を制御するチヤネル処理装置４、シス
テムの監視／保守等のための諸装置からなるシス
テム監視装置５等から構成される。

中央処理装置１、チヤネル処理装置４、システ
ム監視装置は主記憶アクセス制御装置３にアクセ
ス要求を発して、主記憶装置２にアクセスするこ
とができる。

中央処理装置１は前記の技術によるバツフアを
持ち、主記憶装置２から読み出した一定長ブロツ
クのデータを一般に複数ブロツク保持し、該中央
処理装置１において主記憶装置２に対するアクセ
ス要求が発生した場合に、アクセスすべきデータ
がバツフアにある場合には、主記憶装置２にアク
セスすることなく、バツフア上のデータを使用し
て処理を進める。

そのために、各中央処理装置１はそれぞれのバ
ツフアに保持するデータブロツクに対応して、各
データブロツクの主記憶装置２上の記憶アドレス
等を保持する手段（これを以下においてTAG1と
する）を持ち、主記憶装置２からデータブロツク
を読み出してバツフアに記憶するとき、同時に
TAG1にそのブロツクの主記憶装置２上の記憶ア
ドレスを保持する。

新たに主記憶装置２から読み出したデータブロ
ツクをバツフアに格納する場合に、バツフアに空
き場所が残つていないときは、バツフアに保持さ
れている１データブロツクを無効にして、代わつ
てその場所に新データブロツクを記憶し、又
TAG1の所要部分も更新する。

又、主記憶装置２にアクセスする何れかの装置
によつて、主記憶装置２上のデータの更新が行わ
れた場合に、その記憶アドレスの古い内容のデー
タブロツクをバツフアに保持している中央処理装
置１では、バツフア上のそのデータブロツクを無
効にしなければならない。

従つて他の何れの装置による更新要求であつて
も、すべての中央処理装置のバツフアについて、
バツフアに上記のような無効処理に該当するデー
タがあるか検査することが必要になる。

このようなバツフア上のデータの無効化処理の
ための中央処理装置１の処理負荷を軽減するため
に主記憶アクセス制御装置３内に、それに接続す
る中央処理装置１のTAG1に対応して記憶アドレ
ス等からなるタグ（以下これをTAG2とする）を
保持するタグ制御回路（TAG2記憶装置）を含む
TAG2制御回路６を設ける。

通常は、各TAG2には対応する中央処理装置１
のTAG1と同じ記憶アドレス情報を記憶する。

中央処理装置１等から主記憶装置２へのアクセ
ス要求が発生されると、TAG2を参照して要求の
記憶アドレスとTAG2に保持する記憶アドレスと
を比較することにより、各中央処理装置１のバツ
フアに無効化すべきデータを保持しているかを判
定するタグ（TAG2）参照処理を実行する。

その結果、該当アドレスがあつた等の場合に
は、無効化対象のデータを保持する中央処理装置
１へ該当のデータブロツクの主記憶上のアドレス
を通知する。又、TAG2制御回路内ではTAG2記
憶装置の該当語の無効化又は書き換えを行うタグ
（TAG2）更新処理が実行される。

第３図は主記憶アクセス制御装置３のTAG2関
連部分の構成を示すブロツク図である。

主記憶アクセス制御装置３は公知のように、中
央処理装置１その他の諸装置からの主記憶装置２
に対するアクセス要求を受け、それが実行可能で
あると、要求に基づく指令等を主記憶装置２へ発
行してアクセス動作を起動すると共に、そのアク
セス要求情報をレジスタ１０にセツトする。

レジスタ１０は制御線１１により、いわゆるパ
イプラインを構成するレジスタと接続し、レジス
タ１０にセツトされた情報は、主記憶装置２にお
けるアクセス動作が完了する時にパイプラインを
通過して制御に使用されるが、この部分について
はさらに詳細な説明は省略する。

レジスタ１０に設定されるアクセス要求情報か
ら記憶アドレス等が、各TAG2制御回路６のレジ
スタ２０へ転送される。

レジスタ２０のアドレス情報は以下のようにし
て、TAG2記憶装置２１を参照して、その記憶ア
ドレスのデータが中央処理装置１のバツフアにあ
るか否かを判定する参照処理に使われる。

TAG2記憶装置２１は、例えば256語のブロツ
クからなる16ウエイ２３−０〜２３−１５で構成
され、上記の参照処理の読出し動作では、16の全
ウエイの各々から、１語づつが同時に読み出され
るように構成される。

こゝで、例えばバツフアに保持されるデータブ
ロツクの記憶アドレスが26ビツトで表されるとす
ると、レジスタ２０にあるアドレス表示の例えば
下位８ビツトの制御線２２で上記構成のウエイ内
の１語を指定し、各語にはアドレス表示の残りの
18ビツトと有効性表示ビツトが記憶される。

TAG2記憶装置２１の全ウエイ２３−０〜２３
−１５から読み出されたアドレス情報は、比較回
路２４−０〜２４−１５に入力し、有効表示があ
る場合には制御線２５で入力されるレジスタ１０
のアドレス情報上位18ビツトと比較され、比較回
路２４−０〜２４−１５からは、それぞれ一致／
不一致を示す比較結果表示及び有効性表示が出力
される。又比較回路２４−０〜２４−１５は、入
力のパリテイ検査を同時に実行し、その結果の表
示も出力し、両結果の各３出力はレジスタ２６−
０〜２６−１５に設定される。

TAG2記憶装置２１から読み出されたアドレス
情報は、又レジスタ２７−０〜２７−１５にも設
定される。

レジスタ２６−０〜２６−１５の比較結果等は
置換制御回路３０に入力する。置換制御回路３０
はその情報の中に、誤りが表示されていない場合
は、比較結果と、現に処理中のアドレスに関する
アクセス要求の種類（読出しアクセスか書込みア
クセスか）によつて、その後の処理を決定する次
の判定を行う。

(a) アドレス一致がある場合、読出しアクセスで
あれば、TAG2及びバツフア無効化に関しては
処理の必要がないので、処理を終わる。

(b) アドレス一致がある場合、書込みアクセスで
あれば、TAG2の該当語の内容を無効化する更
新処理と、バツフア無効化の為に該記憶アドレ
スを中央処理装置１へ通知する処理を開始す
る。

(c) アドレス一致がない場合、読出しアクセスで
あれば、そのアクセス要求を出した中央処理装
置に対するTAG2制御回路６では、現に処理中
の記憶アドレスをTAG2の適当位置に記憶する
更新処理と、前に記憶されていた記憶アドレス
をバツフア無効化の為に中央処理装置１へ通知
する処理を開始する。

(d) アドレス一致がない場合、書込みアクセスで
あれば、TAG2及びバツフア無効化に関しては
処理の必要がないので、処理を終わる。

上記(b)、(c)の場合における、TAG2記憶装置２
１の更新又は無効化は以下のように実行される。
即ち、置換制御回路３０はTAG2装憶装置２１の
無効化の場合はレジスタ２６−０〜２６〜１５の
中の一致表示のあるものの属するウエイを識別
し、そのウエイを選択する情報をレジスタ３２に
設定する。又、更新の場合は、制御線３３により
中央処理装置１が指定するウエイの選択情報をレ
ジスタ３２に設定する。

処理の完了する上記(a)、(d)の場合には、次の制
御サイクルでレジスタ２０には後続するアクセス
要求の情報が設定されて、前記の処理が再開され
るが、(b)、(c)の場合には、レジスタ２０にレジス
タ４０に保持する前の内容を制御線４０−Ａを経
て再度セツトし、TAG2更新処理を行う。

このために、後続のアクセス要求を進行させる
ことができないので、後続のアクセス要求は阻止
される。

TAG2制御回路では、このようにしてレジスタ
３２によつて選ばれる１ウエイの中の、制御線２
２で選ばれる１語に、無効表示がされるか、又は
レジスタ２０の上位18ビツトアドレスが書き込ま
れる。

以上により、無効化又は更新されたTAG2の語
に、前に有効情報として記憶されていた記憶アド
レスが、中央処理装置１へバツフア無効化記憶ア
ドレスとして通知されるが、それは置換制御回路
３０が決定するレジスタ２７−０〜２７−１５の
１レジスタの出力を制御線３１を経て無効化アド
レスレジスタ３４に設定し、該レジスタから対応
する中央処理装置１へ転送することにより行われ
る。

レジスタ２６−０〜２６−１５に誤りが表示さ
れた場合には、少なくともその時レジスタ２６−
０〜２６−１５に出力された結果に基づいて処理
を進めることはできないので、そのときの記憶ア
ドレスは無条件に無効化アドレスとしてレジスタ
４０より制御線４０−Ｂを経て中央処理装置１に
通知する。

〔発明が解決しようとする問題点〕

前記従来の方式によれば、TAG2記憶装置２１
の更新処理（無効化又は更新）を要する場合に
は、その間後続の主記憶装置アクセス要求を阻止
する必要があるので、それによりシステムの性能
を低下させるという問題があつた。

又、これを救うために、TAG2制御回路による
処理がなされるまで、アクセス記憶アドレスを別
に保持し、後続の書込み要求アドレスと比較し
て、一致すればバツフア無効化の制御をするとい
う方法もあるが、そのためのレジスタ類、比較回
路及びその他の制御回路等がTAG2制御回路と全
く別個に必要になり、システムの価格を増大する
要因となつていた。

〔問題点を解決するための手段〕

本発明は、TAG2制御回路の処理のために後続
アクセス要求の受け付けを阻止する必要が無いよ
うにすることができ、且つ経済的に実現すること
のできる制御方式を提供することを目的とする。

この目的は、主記憶装置、主記憶アクセス制御
装置、中央処理装置を有し、該中央処理装置は該
主記憶装置に記憶されるデータのコピーを保持す
るバツフアを有し、該主記憶アクセス制御装置は
該バツフアに保持されるデータの上記主記憶装置
における記憶アドレス等を内容とするタグを保持
し、上記主記憶装置に対するアクセス要求情報に
よる該タグ参照処理及び該参照処理の結果による
該タグ更新処理及び上記バツフアの無効化通知を
行うタグ制御回路を有する計算機システムにおい
て、該タグ制御回路は、１以上の書込みアクセス
要求情報を保持して上記タグ参照処理の待ち行列
を構成する手段、１以上の上記タグ更新処理の制
御情報を保持する手段を有し、読出しアクセス要
求による上記タグ参照処理を他の処理に優先して
実行するように構成されてなる本発明のバツフア
無効化制御方式によつて達成される。

〔作用〕

即ち、書込みアクセス要求情報を保持する待ち
行列レジスタを設けて、書込みアクセスについて
はTAG2制御回路への入力待ちを可能とする。

読出しアクセス要求は優先してTAG2制御回路
に受け入れ、且つ後続のアクセス要求を続けて受
け入れる為に、更新処理の制御情報を保持する適
当な個数のレジスタを設けて、TAG2の参照処理
とその結果による更新処理を続けて実行する必要
のないようにする。

このような構成とし、上記両レジスタを適当個
数設けることにより、一般に同種のアクセスのみ
が連続することが無いことを前提として、アクセ
ス要求を阻止することなく、TAG2の処理も完全
に実行することが経済的に可能になる。

〔実施例〕

第１図は本発明の一実施例を示すブロツク図で
あり、第３図と同一の部分は同番号で示す。

従来例の場合と同様に、主記憶アクセス制御装
置３で受け付けられたアクセス要求は、レジスタ
１０に設定され、パイプラインを進む。これと並
行して、TAG2制御回路６による処理のために、
レジスタ１０の記憶アドレス等がレジスタ２０へ
接続されている。

しかし、本方式においては、レジスタ２０への
入力源はレジスタ１０の他に、後に詳細に説明す
るレジスタ４０，４１、又は４２から選択器４３
を通してフイードバツクするTAG2更新出力４４
と、書込みアクセス情報を保持する待ち行列レジ
スタ４５からレジスタ２０へ入力する書込みアク
セス入力４６があり、それらが同時に有効な場合
には、レジスタ１０上の読出しアクセス、TAG2
更新入力４４、書込みアクセス入力４６の優先順
位で、それらのうちの１が選択されてレジスタ２
０に設定される。

レジスタ１０の書込みアクセス要求は待ち行列
レジスタ４５に入力し、このレジスタを経由し
て、上記優先順位により選択されたときレジスタ
２０に入力される。

レジスタ２０に設定された読出し又は書込みア
クセスの記憶アドレスは、前記従来例と同様に
TAG2記憶装置２１を制御して全ウエイの所定語
を読み出し、比較回路２４−０〜２４−１５はア
ドレス比較等を行つて、レジスタ２６−０〜２６
−１５にアドレス比較、誤り検査結果及び有効性
表示を出力する。

置換制御回路５０は従来の置換制御回路３０と
同様にして、レジスタ２６−０〜２６−１５に設
定された信号を入力としてTAG2記憶装置２１を
無効化又は更新する更新処理の要否を判定し、更
新処理を要する場合にはレジスタ２０，４０，４
１の内容をレジスタ４０，４１，４２に順次シフ
トする。レジスタ４２の内容は選択器４３で選択
してレジスタ２０に入力するか、又は消去する。
消去するのは、その内容がレジスタ４０又は４１
にあるときに、既にレジスタ２０にフイードバツ
ク入力された場合である。

又、置換制御回路５０は更新処理を要する場合
には処理対象となるウエイを決定し、決定したウ
エイを選択する情報を構成して該回路内のレジス
タ５４に保持し、レジスタ５４、レジスタ５１前
の内容をレジスタ５１、レジスタ５２にシフトす
る。レジスタ５２の前内容は選択器５３を経てレ
ジスタ３２に設定されるか、又は消去される。

レジスタ５４、レジスタ５１、及び５２にある
ウエイ選択状報は、それぞれレジスタ４０，４
１、及び４２にあるアドレス情報と対応する
TAG2更新制御の信号であり、選択器５３を選択
器４３と同期した態様で制御することにより、レ
ジスタ４０，４１，又は４２の内容をレジスタ２
０にフイードバツクするとき、それぞれレジスタ
５４，５１、又は５２の内容がレジスタ３２に設
定されるようにする。

このレジスタ４０，４１及び４２とレジスタ５
４，５１及び５２との対で構成する３組のTAG2
更新制御情報保持手段を使用して、TAG2更新処
理の遅延を可能にするので、連続して３個までの
読出しアクセス要求をレジスタ２０に受け入れて
処理できる。

その後保持されている更新処理待ち情報を、入
力の早かつた順に選択器４３及び５３を制御し
て、レジスタ２０及び３２に設定し、それらを使
つて従来例と同様に、TAG2記憶装置２１の指定
の１ウエイの１語の内容を無効化または更新す
る。

本実施例で、更新処理待ち情報を３組としたの
は、中央処理装置１内の制御上から、読出しアク
セス要求は３回を越えて連続しないシステムを例
としたものであり、この最大数がＮ回であれば、
Ｎ組の保持手段を設ける。

書込みアクセス要求が主記憶アクセス制御装置
３で受け付けられてレジスタ１０に設定される
と、TAG2制御回路６ではその記憶アドレス情報
等を待ち行列レジスタ４５に入力する。

待ち行列レジスタ４５は入力情報を例えば入力
順に配列して保持するが、１組の情報でも入力さ
れていれば、その先頭から入力順に出力線４６に
出力することができるようにされた公知の構成の
レジスタ群である。

待ち行列レジスタ４５の出力線４６に有効情報
がある場合には、前記の優先選択制御が行われ
て、レジスタ１０に読出しアクセス要求が無く、
且つTAG2更新入力４４のフイードバツクも無い
場合に、出力線４６の書込み記憶アドレス情報が
レジスタ１０に設定される。その結果、書込み記
憶アドレスに基づくTAG2参照処理が従来と同様
に実行される。

但し、TAG2記憶装置２１の該当語を無効化す
る場合の制御信号は従来と異なり、前記の読出し
記憶アドレスについての動作と同様に、レジスタ
４０，４１，４２及びレジスタ５４，５１，５２
から、それぞれレジスタ２０及びレジスタ３２に
設定されて処理され、この処理は待ち行列レジス
タ４５からレジスタ２０への入力よりも優先され
る。

なお、待ち行列レジスタ４５に保持し得るアク
セス要求の個数（構成レジスタ数）を適当数（例
えば16個）にすることにより、アクセス要求が集
中したために、処理待ちの書込みアクセスがこの
数を越える可能性は殆ど無いようにすることがで
きるが、特に集中した場合を考慮し、待ち数があ
る閾値（例えば12個）を越えた場合にはレジスタ
２０への入力優先順位を変更して出力線４６から
の入力を優先し、この状態においては後続のアク
セス要求を阻止する。

〔発明の効果〕

以上の説明から明らかなように本発明によれ
ば、主記憶アクセス制御装置において、少数のレ
ジスタ等の追加により、TAG2制御のために主記
憶アクセス要求の受け付けを阻止する必要がなく
なるので、計算機システムの性能及び経済性を改
善するという著しい工業的効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例TAG2制御回路のブ
ロツク図、第２図は計算機システムの構成例を示
す図、第３図は従来のTAG2制御回路ブロツク図
である。 図において、１は中央処理装置、２は主記憶装
置、３は主記憶アクセス制御装置、６はTAG2制
御回路、１０，２０はレジスタ、２１はTAG2記
憶装置、２３−０〜２３−１５はTAG2記憶装置
のウエイ、２４−０〜２４−１５は比較回路、３
０，５０は置換制御回路、４０〜４２，５１，５
２，５４はレジスタ、４３，５３は選択器、４５
は待ち行列レジスタを示す。

Claims (1)

【特許請求の範囲】
1. １ 主記憶装置、主記憶アクセス制御装置、中央
   処理装置を有し、該中央処理装置は該主記憶装置
   に記憶されるデータのコピーを保持するバツフア
   を有し、該主記憶アクセス制御装置は該バツフア
   に保持されるデータの上記主記憶装置における記
   憶アドレス等を内容とするタグを保持し、上記主
   記憶装置に対するアクセス要求情報による該タグ
   参照処理及び該参照処理の結果による該タグ更新
   処理及び上記バツフアの無効化通知を行うタグ制
   御回路を有する計算機システムにおいて、該タグ
   制御回路は、１以上の書込みアクセス要求情報を
   保持して上記タグ参照処理の待ち行列を構成する
   手段、１以上の上記タグ更新処理の制御情報を保
   持する手段を有し、読出しアクセス要求による上
   記タグ参照処理を他の処理に優先して実行するよ
   うに構成されてなることを特徴とするバツフア無
   効化制御方式。