JP2690697B2 - バッファメモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はバッファメモリ装置に関
し、特に主記憶を共有するストアイン方式のバッファメ
モリ装置に関する。

【０００２】

【従来の技術】複数のストアイン方式のバッファメモリ
が共有のバスを介して主記憶に接続される情報処理装置
では、一般に複数のバッファメモリが主記憶の同一アド
レスのコピーを保持する。従って保持するデータが更新
された場合、他のバッファメモリが保持する主記憶のコ
ピーとの間で不一致が生じることがないよう、データ更
新の内容を他のバッファメモリに対しても反映する必要
が生じる。このような一致処理のためのプロトコルはこ
れまでにも数多く提案されているが、そのうちでも広く
知られているプロトコルの一つとして、イリノイ・プロ
トコルがある（Ｐａｐａｍａｒｃｏｓ，Ｍ．ｅｔ ａｌ
Ｌｏｗ−Ｏｖｅｒｈｅａｄ Ｃｏｈｅｒｅｎｃｅ Ｓ
ｏｌｕｔｉｏｎ ｆｏｒ Ｍｕｌｔｉｐｒｏｃｅｓｓｏ
ｒｓ ｗｉｔｈ Ｐｒｉｖａｔｅ Ｃａｃｈｅ Ｍｅｍ
ｏｒｉｅｓ，Ｐｒｏｃ． １１ｔｈＩＳＣＡ，ｐｐ．３
４８−３５４（１９８４））。

【０００３】このイリノイ・プロトコルでは、バッファ
メモリのブロックは他系のバッファメモリとの共有状
態、主記憶の内容との一致／不一致によって、無効
（Ｉ：Ｉｎｖａｌｉｄ）、一致・排他（ＣＥ：Ｃｌｅａ
ｎ Ｅｘｃｌｕｓｉｖｅ）一致・共有（ＣＳ：Ｃｌｅａ
ｎ Ｓｈａｒｅｄ）、不一致・排他（ＤＥ：Ｄｉｒｔｙ
Ｅｘｃｌｕｓｉｖｅ）の４種のうちの何れかの状態を
とることになる。

【０００４】動作の一例を挙げる。自系のバッファメモ
リが保持しているＤＥ状態のブロックに対して、他系か
らミスヒットによるブロックリード要求が出されると、
主記憶に代わってブロックのデータを他系のバッファメ
モリへ送出し、同時に主記憶を更新する。この動作が終
わった時点でのブロックの状態は、自系・他系ともＣＳ
となる。以後、このような動作をＳＢＲ（Ｓｈａｒｅｄ
Ｂｌｏｃｋ Ｒｅａｄ）と呼ぶ。

【０００５】しかしながら、このようなプロトコルで
は、他系バッファメモリがストア時にミスヒットした場
合、自系のＤＥ状態のブロックを主記憶と他系のバッフ
ァメモリへいったんコピーしてそのブロックをＣＳとし
た直後、他系プロセッサからバッファメモリへストアす
ることになるので自系のＣＳ状態のブロックを他系のプ
ロセッサが無効化しなければならない。このような操作
は、バスを二度使用するとともに、主記憶へのコピーを
必要とするためバスと主記憶の負荷の増大を招くという
欠点がある。

【０００６】かかる問題に対する一つの改善策として、
新たなコマンドＥＢＲ（Ｅｘｃｌｕｓｉｖｅ Ｂｌｏｃ
ｋ Ｒｅａｄ）を追加する方法が知られている。すなわ
ち、バッファメモリへのストアのミスヒットによるブロ
ックリードの場合には、自系から他系へのブロックの送
出をする際に主記憶の更新を行わず、動作が完了した時
点でのブロックの状態を受け側の他系バッファメモリで
はＤＥ、送り側の自系バッファメモリではＩとする この方式は、例えばＭＩＰＳ Ｃｏｍｐｕｔｅｒ Ｓｙ
ｓｔｅｍｓ社開発のマイクロプロセッサ、Ｒ４０００シ
リーズで採用されており、ＳＢＲとＥＢＲを使い分ける
ことで、バスや主記憶の負荷を軽減することを可能とし
ている。

【０００７】以下、図４を参照して上述のＢＲを追加し
た方式による動作の概要を説明する。図４は、ＥＢＲを
加えたプロトコルの状態遷移図である。図中、実線は自
系のバッファメモリの要因による状態遷移を、破線は他
系のバッファメモリの要因による状態遷移を表す。

【０００８】はじめに、自系のバッファメモリがリード
ミスヒットした場合、ＳＢＲコマンドにより新しいブロ
ックを登録する。この時他系バッファメモリがこのブロ
ックを保持していたならば、他系バッファメモリからブ
ロックを読み込み、ブロックの状態は自系・他系共にＣ
Ｓになる（右下のＣＳへの実線及び点線入力）。いずれ
のバッファメモリもこのブロックを保持していなけれ
ば、主記憶から読み込みが行われ（右下のＤＥへの実線
入力）、ブロックの状態はＣＥになる。

【０００９】一方、自系バッファメモリでストアミスヒ
ットした場合、ＥＢＲコマンドにより新しいブロックが
読み込まれる（左下のＤＥへの実線入力）。他系にブロ
ックが存在するならば、他系から自系へブロック転送が
行われ、他系ブロックはいずれの状態にあってもＩ状態
になる。（左下の点線入力）。他系にブロックが存在し
なければ、主記憶からブロックを読み込む。いずれの場
合も新しいブロックはＤＥ状態で自系バッファメモリへ
登録される。なお、ストアヒットした場合は、自系のバ
ッファメモリを更新するから、いずれの状態にあっても
ＤＥ状態になる（左下のＤＥへの実線入力）。

【００１０】

【発明が解決しようとする課題】しかし、このような改
善法によっても主記憶中のあるアドレスを含むブロック
に対して、リード動作をした後、同じブロックへストア
を行う場合には、前述の欠点は解消しない。すなわち自
系のバッファメモリからのリードがミスヒットした場
合、バスに対しては常にＳＢＲコマンドが送出される。
他系のバッファメモリがリクエストのブロックをＤＥ状
態で持っていた場合には、そのブロックは自系と他系の
バッファメモリの間でいったんＣＳ状態になる。したが
って、その後同じブロックに対してストアが行われる
と、一致処理のために他系のバッファメモリ中のブロッ
クを無効化する必要があるからである。

【００１１】本発明の目的は、かかる複数のストアイン
方式のバッファメモリ間での一致処理によるオーバーヘ
ッドを軽減する手段を提供することにある。

【００１２】

【課題を解決するための手段】本発明のバッファメモリ
装置は、一つ又は複数の主記憶とバスによって接続され
た、各々が一つ又は複数のプロセッサもしくは上位バッ
ファメモリ装置によって共有された複数のストアイン方
式のバッファメモリ装置にあって、バッファメモリ装置
のブロック毎に該ブロックが保持するデータが前記主記
憶が保持するデータと一致しているか否かの情報を保持
する更新ビット部を備え、前記バスを経由して前記主記
憶もしくは他の前記バッファメモリ装置から新たにブロ
ックを取得しようとする時に、該ブロックを他のバッフ
ァメモリ装置が排他的かつ前記主記憶のブロックと不一
致の状態で保持していた場合、該ブロックを他のバッフ
ァメモリ装置から前記バスを経由して要求元のバッファ
メモリ装置へ転送すると同時に当該主記憶も更新し、該
ブロックが要求元のバッファメモリ装置と他のバッファ
メモリ装置とで共有かつ主記憶のブロックと一致の状態
になるように制御を行う共有リード命令か、または該ブ
ロックを他のバッファメモリ装置から該前記バスを経由
して要求元のバッファメモリ装置へ転送すると同時に他
のバッファメモリ装置の当該ブロックを無効化し、要求
元のバッファメモリ装置では転送されたブロックを排他
かつ主記憶のブロックと不一致の状態になるように制御
を行う排他リード命令のいずれかを前記バス経由で前記
主記憶と他の全てのバッファメモリ装置へ送信すること
でバッファメモリ装置間の一致性の制御を行うバッファ
メモリ装置において、前記共有リード命令に従って新た
にブロックを登録をする際に、前記バスから送られてき
たブロックが他のバッファメモリ装置から送られてきた
ものであるか否かを検出する検出回路と、該検出回路の
出力情報を前記バッファメモリ装置の各ブロック毎に保
持する制御情報部と、該バッファメモリ装置からブロッ
クを取り出す際に、前記更新ビット部と前記制御情報部
から取り出した情報により該ブロックが排他的かつ主記
憶と不一致の状態であり、かつブロックを該バッファメ
モリ装置に登録する際に前記検出回路によって前記所定
の条件が検出されていることを判定する判定回路と、他
のバッファメモリから送出された前記共有リード命令に
よって前記バッファメモリ装置が保持する排他的かつ主
記憶と不一致の状態のブロックを他のバッファメモリ装
置へ送出する際、前記判定回路により該ブロックが前記
所定の判定条件を満たしていれば、前記主記憶の更新を
行わずに該バッファメモリ装置から他のバッファメモリ
装置へ該ブロックの転送のみを行い、バッファメモリの
該ブロックを無効化し、該ブロックを他のバッファメモ
リ装置へ排他的かつ主記憶と不一致の状態で登録するよ
う該バス及び該バッファメモリおよび他のバッファメモ
リ装置を制御する制御回路を設けたことを特徴とする。

【００１３】

【実施例】図２は、本発明のバッファメモリ装置の一実
施例によるシステム構成を示した図である。ストアイン
方式の３つのバッファメモリ装置３１，３２，３３は、
それぞれプロセッサ５１と５２、５３と５４、５５と５
６によって共有され、さらにバッファメモリ３１，３
２、３３自身もバス２１を介して主記憶装置４１を共有
している。バス制御部信号線２２はバッファメモリ装置
３１，３２，３３の一致処理、バス２１の調停などの制
御に用いる信号線である。

【００１４】図３は、本発明のバッファメモリ装置の状
態遷移図である。図中、実線は自系のバッファメモリの
要因による状態遷移を、破線は他系のバッファメモリの
要因による状態遷移を表す。バッファメモリ間の一致処
理プロトコルは、前述のイリノイ・プロトコルを基本と
する。すなわち、バッファメモリのブロックは、無効
（Ｉ）、一致・排他（ＣＥ）、一致・共有（ＣＥ）及び
不一致・排他（ＤＥ）の４種の状態に制御され、バスに
はＳＢＲ・ＥＢＲの２種のブロック・リードのコマンド
を備える。

【００１５】次に、図２におけるバッファメモリ装置３
１の詳細を示す図１に従って、本発明のバッファメモリ
装置の一実施例の説明を行う。本バッファメモリ装置３
１は、バッファメモリ１、更新ビット部２、制御情報部
３、制御回路４、判定回路５及び検出回路６から構成さ
れている。

【００１６】バッファメモリ１には、バッファメモリの
キー部、データ部の他に、一般にストアイン方式のバッ
ファメモリを構成するＩビット（有効／無効）、Ｓビッ
ト（共有／排他）、さらにセットアソシアティブ方式の
バッファメモリであればＬＲＵの情報と、それらの制御
回路を含んでいる。

【００１７】更新ビット部２は、バッファメモリ１の各
ブロック毎にＭビット（主記憶との一致／不一致）を保
持する。更新ビット部２も、本来は、一般的なストアイ
ン方式のバッファメモリに含まれるが、本図面では説明
の必要上、別個に明示してある。

【００１８】制御情報部３はバッファメモリ１の各ブロ
ック毎に１ビットの容量を持つメモリであり、バッファ
メモリ１へのブロックの登録と同時に信号線１３から検
出回路６の出力を登録し、バッファメモリ１からのリー
ドと同時に信号線１８からリードブロックに対応するエ
ントリの情報を出力する。

【００１９】制御回路４は、上位に接続されたプロセッ
サとの入出力、バッファメモリ１及び更新ビット部２の
制御、バス２１及びバス２１の制御信号線２２への入出
力を行う。

【００２０】判定回路５は、バッファメモリ１からブロ
ックのリードを行う際に、更新ビット部２及び制御情報
部３からの出力をそれぞれ入力し、他系のバッファメモ
リがバスに送出したＳＢＲコマンドに対して、バッファ
メモリからリードしたＤＥ状態のブロックを送出する際
に、ＳＢＲコマンドに対する応答コマンドをＥＢＲコマ
ンドに対する応答コマンドに置き換えるか否かを判定す
る回路である。

【００２１】検出回路６は、バス制御信号線２２を監視
し、制御回路４がＳＢＲコマンドを送信してブロックを
バスから読み込む際に、そのブロックが主記憶から送出
される代わりに他系のバッファメモリから送出されたも
のであることを検出する回路である。

【００２２】１１〜２０、２３は信号線である。信号線
１４、信号線１５はそれぞれバッファメモリ１を共有す
る上位のプロセッサ５１，５２との入出力を行うのに使
用される。

【００２３】次に、本発明の実施例の動作を説明する。

【００２４】１．プロセッサからのリードがヒットした
場合 プロセッサからのリードリクエストが信号線１４もしく
は信号線１５から制御回路へ送信されると、信号線１２
を通してバッファメモリ１が索引される。ヒットしたデ
ータは信号線１６から制御回路４へ渡され、信号線１４
もしくは信号線１５からリクエスト元のプロセッサへ送
出される。

【００２５】２．プロセッサからのストアがヒットした
場合 プロセッサからのストアリクエストがストアデータとと
もに信号線１４もしくは信号線１５から制御回路４へ送
信されると、まず信号線１２を通してバッファメモリ１
及び更新ビット部２の索引が行われる。ブロックの状態
がＣＳならば、制御回路４はバス２１へ他系バッファメ
モリの無効化コマンドを送信し、他系バッファメモリが
保有する当該ブロックのコピーを全て消去する。続いて
バッファメモリ１への書き込みが行われると同時に、信
号線１１により更新ビット部２のエントリへ真（主記憶
と不一致）を書き込み、ブロックの状態はＤＥとなる。

【００２６】 ３．プロセッサからのリードがミスヒットした場合 プロセッサからのリードリクエストが制御回路４へ送ら
れてくると、バッファメモリ１を索引する。バッファメ
モリ１のミスヒットが判明すると、制御回路４はバス２
１へＳＢＲコマンドを送出する。この応答として新しい
ブロックをバス２１から受信すると、制御回路４はプロ
セッサへデータを送信するとともに、バッファメモリ１
へブロックの登録を行う。従来のバスでは、通常、コマ
ンド毎に自系のバッファメモリを索引して要求されるブ
ロックを保持していた場合に、他のデバイスへ通知を行
う信号線（Ｓｈａｒｅｄ線）や、コマンドに応答して他
系のバッファメモリからブロックの送出を行う場合に、
主記憶からのブロック送出を抑止する為の信号線（Ｏｗ
ｎｅｒ線）を備えている。従来技術のようなＳＢＲとＥ
ＢＲを備えたバスであれば、これらの信号から新規に登
録するブロックの状態がＣＥ、ＣＳ、ＤＥの何れかであ
るかを決定するのは、容易である。

【００２７】本実施例においては、後述のように、他系
バッファメモリがＤＥブロックを送出する際にＳＢＲリ
クエストに対する応答コマンドをＥＢＲリクエストに対
する応答コマンドに差し替える可能性がある。しかし、
ブロックが他系バッファメモリから送られてくる場合、
他系バッファメモリは応答コマンドの中で、ＥＢＲとＳ
ＢＲの違いにより、同時に主記憶の更新を行うか否かを
指定しなければならない。ＳＢＲリクエストに対する応
答コマンドがＥＢＲリクエストに対する応答コマンドへ
差し替えられたか否かは、この信号を監視すれば容易に
判断できるであろう。差し替えが行われていなければ、
ブロックの状態はＣＳ、差し替えが行われていればＤＥ
である。

【００２８】さらに検出回路６は、同様の手段で新しく
バス２１から受信したブロックが他系のバッファメモリ
から送出されたものか否かの検出を行う。受信したブロ
ックが他系のバッファメモリから送出されたものならば
真（ＳＢＲかつ他系から送出）を、主記憶から送出され
たものであれば偽の値を信号線１３から出力し、制御情
報部３へ登録する。

【００２９】さらに制御回路４は検出回路６の出力を受
けて、更新ビット部２への登録を行う。すなわち、検出
回路６の出力が真の場合は、更新ビット部２へ真（主記
憶と不一致）を、検出回路６の出力が偽の場合は更新ビ
ット３へ偽（主記憶と一致）の値を書き込む。

【００３０】４．プロセッサからのストアがミスヒット
した場合 プロセッサからのストアリクエストがストアデータとと
もに信号線１４もしくは信号線１５から制御回路４へ送
信されると、まずバッファメモリ１及び更新ビット部２
の索引が行われ、バッファメモリのミスヒットが判明す
る。制御回路４はバス２１へＥＢＲコマンドを送信す
る。新しいブロックをバス２１から受信すると、制御回
路４はバス２１から受信したブロックをストアデータで
更新した後バッファメモリ１へ書き込む。さらに制御ビ
ット部２へは真（主記憶と不一致）を書き込み、ブロッ
クの状態はＤＥとなる。このとき制御情報部３へ書き込
む値は偽である。

【００３１】５．他系のバッファメモリがＥＢＲコマン
ドを送出した場合 制御回路４は他系のバッファメモリがバス２１にＥＢＲ
コマンドを送出したことを検出すると、バッファメモリ
１を索引する。もしバファメモリ１が要求されたブロッ
クをＤＥ状態で保持していれば、制御回路４は制御信号
線２２を通じてＤＥ状態のブロックを保持していること
を要求元のバッファメモリへ伝えたのち、バス２１へブ
ロックを送出し、バッファメモリ１が保持するブロック
を無効化する。また、バッファメモリ１がＤＥ以外の状
態で要求されたブロックを保持していた場合は、単にそ
のブロックを無効化するだけである。

【００３２】６．他系のバッファッメモリがＳＢＲコマ
ンドを送出した場合 制御回路４は他系のバッファメモリがバス２１にＳＢＲ
コマンドを送出したことを検出すると、バッファメモリ
１を索引する。もしバッファメモリ１が要求されたブロ
ックをＤＥ状態で保持していれば、制御回路４は判定回
路５からの出力を信号線１９より参照する。判定回路５
の出力は、更新ビット部２及び制御情報部３からそれぞ
れＳＢＲコマンドにより要求されたブロックに対応する
エントリの情報を参照して、そのブロックがＤＥ状態か
つ、そのブロックが登録された時の条件がＳＢＲコマン
ドにより他系のバッファメモリからＤＥ状態のブロック
をコピーして登録された場合であれば、真、それ以外の
条件では偽となる。

【００３３】ここで留意すべきは、判定回路５の出力が
真の場合とは、従来、ＥＢＲコマンドの追加によっても
問題を解消できなかったケース、すなわち、リードミス
ヒットに続いて同じブロックへストアを行う場合に該当
するということである。何故なら、上述のように、ブロ
ックが登録されたときの条件が、ＳＢＲコマンドにより
他系のバッファメモリからＤＥ状態のブロックをコピー
してＣＳ状態で登録されたということは、当該ブロック
でリードミスヒットが発生していたことを意味し、か
つ、そのブロックがＤＥ状態になっているということは
ストアが実行されたことを意味するからである。

【００３４】制御回路４は判定回路５からの出力によ
り、もし判定回路５が真と判定していれば、ＤＥ状態の
ブロックを送出する応答コマンドをＳＢＲコマンドに対
するものからＥＢＲコマンドに対するものへ置き換え
る。この場合、送出したブロックは元のＳＢＲコマンド
を発行したバッファメモリへＤＥブロックとして登録さ
れ、送出元の自系バッファメモリのエントリは無効化さ
れる。主記憶の更新は抑止される。

【００３５】また、判定回路５が偽と判定した場合は、
ＳＢＲコマンドがそのまま実行される。送出されたブロ
ックは、主記憶を更新すると同時にコマンドを発効した
バッファメモリへＣＳブロックとして登録され、送出も
との自系バッファメモリのエントリもＣＳ状態へ移行す
る。

【００３６】以上に説明した本実施例では、一台のバッ
ファメモリ装置を二台のプロセッサで共有する構成とし
たが、プロセッサが一台、もしくは三台以上でバッファ
メモリを共有する構成も考えられる。もしくはバッファ
メモリとプロセッサの間にローカルバスを設け、複数の
プロセッサとバッファメモリをバス接続することも可能
である。

【００３７】さらに、バッファメモリが多段のメモリ階
層の一部を構成している場合も同様である。例えば、プ
ロセッサの代わりに、上位バッファメモリとしてプロセ
ッサ内蔵のバッファメモリが接続されていても構わな
い。

【００３８】また、主記憶装置が物理アドレスによって
複数の装置に分割され、それぞれがバス２１に接続され
ていたり、主記憶装置の代わりに下位のバッファメモリ
がバス２１に接続されている構成も考えられる。いずれ
の場合も制御回路４のインターフェース回路の変更によ
り、本発明が容易に適用できることは明らかであろう。

【００３９】

【発明の効果】以上説明したように本発明によれば、一
つまたは複数の主記憶と、複数のストアイン方式のバッ
ファメモリをバス結合した情報処理装置において、バッ
ファメモリの各ブロック毎にエントリを有する制御情報
部を設け、その制御情報部に他系のバッファメモリがＤ
Ｅ状態で保持するブロックをＳＢＲコマンドで読み込ん
で登録した履歴を記録し、他系バッファメモリから自系
バッファメモリ中にＤＥ状態で保持するブロックに対し
てＳＢＲコマンドを受けた際にこの制御情報部を参照
し、履歴があれば受け付けたＳＢＲコマンドに対する応
答コマンドをＥＢＲコマンドに差し替えることにより、
バス及び主記憶の負荷が軽減されるという効果があり、
従ってシステム全体の性能を向上させるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】本発明の一実施例によるシステム構成図であ
る。

【図３】本発明によるバッファメモリの状態遷移図であ
る。

【図４】本技術によるバッファメモリの状態遷移図であ
る。

【符号の説明】

１ バッファメモリ ２ 更新ビット部 ３ 制御情報部 ４ 制御回路 ５ 判定回路 ６ 検出回路 １１〜２０ 信号線 ２１ バス ２２ バス制御信号線 ２３ 信号線 ３１〜３３ バッファメモリ装置 ４１ 主記憶装置 ５１〜５３ プロセッサ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 一つ又は複数の主記憶とバスによって接
   続された、各々が一つ又は複数のプロセッサもしくは上
   位バッファメモリ装置によって共有された複数のストア
   イン方式のバッファメモリ装置にあって、 バッファメモリ装置のブロック毎に該ブロックが保持す
   るデータが前記主記憶が保持するデータと一致している
   か否かの情報を保持する更新ビット部を備え、 前記バスを経由して前記主記憶もしくは他の前記バッフ
   ァメモリ装置から新たにブロックを取得しようとする時
   に、 該ブロックを他のバッファメモリ装置が排他的かつ前記
   主記憶のブロックと不一致の状態で保持していた場合、
   該ブロックを他のバッファメモリ装置から前記バスを経
   由して要求元のバッファメモリ装置へ転送すると同時に
   当該主記憶も更新し、該ブロックが要求元のバッファメ
   モリ装置と他のバッファメモリ装置とで共有かつ主記憶
   のブロックと一致の状態になるように制御を行う共有リ
   ード命令か、 または該ブロックを他のバッファメモリ装置から該前記
   バスを経由して要求元のバッファメモリ装置へ転送する
   と同時に他のバッファメモリ装置の当該ブロックを無効
   化し、要求元のバッファメモリ装置では転送されたブロ
   ックを排他かつ主記憶のブロックと不一致の状態になる
   ように制御を行う排他リード命令のいずれかを前記バス
   経由で前記主記憶と他の全てのバッファメモリ装置へ送
   信することでバッファメモリ装置間の一致性の制御を行
   うバッファメモリ装置において、 前記共有リード命令に従って新たにブロックを登録をす
   る際に、前記バスから送られてきたブロックが他のバッ
   ファメモリ装置から送られてきたものであるか否かを検
   出する検出回路と、 該検出回路の出力情報を前記バッファメモリ装置の各ブ
   ロック毎に保持する制御情報部と、 該バッファメモリ装置からブロックを取り出す際に、前
   記更新ビット部と前記制御情報部から取り出した情報に
   より該ブロックが排他的かつ主記憶と不一致の状態であ
   り、かつブロックを該バッファメモリ装置に登録する際
   に前記検出回路によって前記所定の条件が検出されてい
   ることを判定する判定回路と、 他のバッファメモリから送出された前記共有リード命令
   によって前記バッファメモリ装置が保持する排他的かつ
   主記憶と不一致の状態のブロックを他のバッファメモリ
   装置へ送出する際、前記判定回路により該ブロックが前
   記所定の判定条件を満たしていれば、前記主記憶の更新
   を行わずに該バッファメモリ装置から他のバッファメモ
   リ装置へ該ブロックの転送のみを行い、バッファメモリ
   の該ブロックを無効化し、該ブロックを他のバッファメ
   モリ装置へ排他的かつ主記憶と不一致の状態で登録する
   よう該バス及び該バッファメモリおよび他のバッファメ
   モリ装置を制御する制御回路を設けたことを特徴とする
   バッファメモリ装置。
2. 【請求項２】 前記判定条件をみたしていたときにおけ
   る前記制御回路による制御を、ＳＢＲコマンドに対する
   応答コマンドをＥＢＲコマンドに対する応答コマンドに
   置換することにより行うことを特徴とする請求項１記載
   のバッファメモリ装置。