JP3129224B2 - キャッシュメモリ装置 - Google Patents
キャッシュメモリ装置Info
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- JP3129224B2 JP3129224B2 JP09046608A JP4660897A JP3129224B2 JP 3129224 B2 JP3129224 B2 JP 3129224B2 JP 09046608 A JP09046608 A JP 09046608A JP 4660897 A JP4660897 A JP 4660897A JP 3129224 B2 JP3129224 B2 JP 3129224B2
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Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
装置に関し、特に障害発生時に修復処理を行うキャッシ
ュメモリ装置に関する。
装置に関し、特に障害発生時に修復処理を行うキャッシ
ュメモリ装置に関する。
【０００２】
【従来の技術】従来この種の技術では、エラー発生の原
因となったリクエストの送出元にエラーが発生した旨を
報告し、もし送出したリクエストがリードリクエストで
あった場合にはリクエストの送出元がキャッシュアクセ
スのリトライ処理を行い、もしストアリクエストであっ
た場合にはリクエストの送出元を障害状態に移行させて
いた。
因となったリクエストの送出元にエラーが発生した旨を
報告し、もし送出したリクエストがリードリクエストで
あった場合にはリクエストの送出元がキャッシュアクセ
スのリトライ処理を行い、もしストアリクエストであっ
た場合にはリクエストの送出元を障害状態に移行させて
いた。
【０００３】また、たとえば、特開昭５９−１１２４９
８号公報には複数の計算機によってアクセスされる二重
化共有メモリ装置の技術が記載されている。この二重化
共有メモリ装置では、前回のフェッチ時の故障状態信号
を記憶しておいて、再度同じアドレスでフェッチ命令が
与えられた場合には、前回のフェッチ時の故障状態信号
に基づいて正常状態を示す共有メモリブロックのみをア
クセスしている。
８号公報には複数の計算機によってアクセスされる二重
化共有メモリ装置の技術が記載されている。この二重化
共有メモリ装置では、前回のフェッチ時の故障状態信号
を記憶しておいて、再度同じアドレスでフェッチ命令が
与えられた場合には、前回のフェッチ時の故障状態信号
に基づいて正常状態を示す共有メモリブロックのみをア
クセスしている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
従来技術では、リトライ処理で対処しようとすると、リ
トライのための処理時間を要するため、システム全体の
性能が低下するという問題がある。また、タイミング次
第ではリトライ処理が必ずしも成功するわけではなく、
システムの信頼性が低下するという問題もある。
従来技術では、リトライ処理で対処しようとすると、リ
トライのための処理時間を要するため、システム全体の
性能が低下するという問題がある。また、タイミング次
第ではリトライ処理が必ずしも成功するわけではなく、
システムの信頼性が低下するという問題もある。
【０００５】さらに、メモリ部を二重化する場合には、
キャッシュメモリの実質的メモリ容量が半分になってし
まい、キャッシュヒット率を低下させ、システム全体の
性能が低下するという問題もある。
キャッシュメモリの実質的メモリ容量が半分になってし
まい、キャッシュヒット率を低下させ、システム全体の
性能が低下するという問題もある。
【０００６】本発明の目的は、キャッシュメモリ自体を
二重化することなく、システム全体の性能及び信頼性を
向上させることにある。
二重化することなく、システム全体の性能及び信頼性を
向上させることにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明のキャッシュメモリ装置は、主記憶装置の一部
分に対応するデータを保持するキャッシュメモリ装置で
あって、訂正不能なエラーが検出されたデータについて
前記主記憶装置と一致していることを検出すると、前記
主記憶装置から前記訂正不能エラーを有するデータに対
応するデータを転送して登録する。
に本発明のキャッシュメモリ装置は、主記憶装置の一部
分に対応するデータを保持するキャッシュメモリ装置で
あって、訂正不能なエラーが検出されたデータについて
前記主記憶装置と一致していることを検出すると、前記
主記憶装置から前記訂正不能エラーを有するデータに対
応するデータを転送して登録する。
【０００８】また、本発明の他のキャッシュメモリ装置
は、バスと、このバスに接続する主記憶装置と、前記バ
スに接続する少なくとも一つのクラスタとを含む情報処
理システムにおける、前記クラスタに含まれるキャッシ
ュメモリ装置であって、訂正不能なエラーが検出された
データについて前記主記憶装置と一致していることを検
出すると、前記主記憶装置または他のクラスタ内のキャ
ッシュメモリ装置の何れかから前記訂正不能エラーを有
するデータに対応するデータを転送して登録する。
は、バスと、このバスに接続する主記憶装置と、前記バ
スに接続する少なくとも一つのクラスタとを含む情報処
理システムにおける、前記クラスタに含まれるキャッシ
ュメモリ装置であって、訂正不能なエラーが検出された
データについて前記主記憶装置と一致していることを検
出すると、前記主記憶装置または他のクラスタ内のキャ
ッシュメモリ装置の何れかから前記訂正不能エラーを有
するデータに対応するデータを転送して登録する。
【０００９】また、本発明の他のキャッシュメモリ装置
において、前記クラスタはリードリクエストまたはスト
アリクエストの何れかを発行する少なくとも一つの処理
装置をさらに含み、前記処理装置によるリクエストにつ
いて訂正不能なエラーが検出された場合において、前記
リクエストがリードリクエストであれば前記主記憶装置
または他のクラスタ内のキャッシュメモリ装置の何れか
から転送されたデータを当該リクエストを発行した処理
装置に転送し、前記リクエストがストアリクエストであ
れば当該リクエストを発行した処理装置に対して障害の
発生を通知する。
において、前記クラスタはリードリクエストまたはスト
アリクエストの何れかを発行する少なくとも一つの処理
装置をさらに含み、前記処理装置によるリクエストにつ
いて訂正不能なエラーが検出された場合において、前記
リクエストがリードリクエストであれば前記主記憶装置
または他のクラスタ内のキャッシュメモリ装置の何れか
から転送されたデータを当該リクエストを発行した処理
装置に転送し、前記リクエストがストアリクエストであ
れば当該リクエストを発行した処理装置に対して障害の
発生を通知する。
【００１０】また、本発明の他のキャッシュメモリ装置
は、バスと、このバスに接続する主記憶装置と、前記バ
スに接続する複数のクラスタとを含む情報処理システム
における、前記クラスタに含まれるキャッシュメモリ装
置であって、キャッシュヒット時に当該ヒットしたデー
タの状態を検出する状態判定回路と、前記ヒットしたデ
ータに訂正不能なエラーが発生したことを検出するエラ
ー検出回路と、このエラー検出回路が訂正不能なエラー
を検出し、かつ、前記状態判定回路が前記主記憶装置と
一致している状態であると判定した場合、前記ヒットし
たデータに対応するデータを前記主記憶装置または他の
クラスタ内のキャッシュメモリ装置の何れかから転送す
るよう要求するリトライ制御回路と、前記主記憶装置ま
たは他のクラスタ内のキャッシュメモリ装置の何れかか
ら転送されたデータを登録する登録制御回路とを含む。
は、バスと、このバスに接続する主記憶装置と、前記バ
スに接続する複数のクラスタとを含む情報処理システム
における、前記クラスタに含まれるキャッシュメモリ装
置であって、キャッシュヒット時に当該ヒットしたデー
タの状態を検出する状態判定回路と、前記ヒットしたデ
ータに訂正不能なエラーが発生したことを検出するエラ
ー検出回路と、このエラー検出回路が訂正不能なエラー
を検出し、かつ、前記状態判定回路が前記主記憶装置と
一致している状態であると判定した場合、前記ヒットし
たデータに対応するデータを前記主記憶装置または他の
クラスタ内のキャッシュメモリ装置の何れかから転送す
るよう要求するリトライ制御回路と、前記主記憶装置ま
たは他のクラスタ内のキャッシュメモリ装置の何れかか
ら転送されたデータを登録する登録制御回路とを含む。
【００１１】また、本発明の他のキャッシュメモリ装置
は、バスと、このバスに接続する主記憶装置と、前記バ
スに接続する複数のクラスタとを含む情報処理システム
における、前記クラスタに含まれるキャッシュメモリ装
置であって、主記憶装置の一部分に対応するデータをブ
ロックを単位として保持するデータアレイと、このデー
タアレイに保持された各ブロックに対応するアドレス及
び状態を管理するアドレスアレイと、このアドレスアレ
イを検索してキャッシュヒット時に前記ブロックの状態
を検出する状態判定回路と、前記データアレイに訂正不
能なエラーが発生したことを検出するエラー検出回路
と、このエラー検出回路が訂正不能なエラーを検出した
ブロックについて、前記状態判定回路によって前記主記
憶装置と一致している状態であると判定された場合には
当該ブロックのデータを前記主記憶装置または他のクラ
スタ内のキャッシュメモリ装置の何れかから転送するよ
う要求するリトライ制御回路と、前記主記憶装置または
他のクラスタ内のキャッシュメモリ装置の何れかから転
送されたブロックのデータを前記アドレスアレイ及び前
記データアレイに登録する登録制御回路とを含む。
は、バスと、このバスに接続する主記憶装置と、前記バ
スに接続する複数のクラスタとを含む情報処理システム
における、前記クラスタに含まれるキャッシュメモリ装
置であって、主記憶装置の一部分に対応するデータをブ
ロックを単位として保持するデータアレイと、このデー
タアレイに保持された各ブロックに対応するアドレス及
び状態を管理するアドレスアレイと、このアドレスアレ
イを検索してキャッシュヒット時に前記ブロックの状態
を検出する状態判定回路と、前記データアレイに訂正不
能なエラーが発生したことを検出するエラー検出回路
と、このエラー検出回路が訂正不能なエラーを検出した
ブロックについて、前記状態判定回路によって前記主記
憶装置と一致している状態であると判定された場合には
当該ブロックのデータを前記主記憶装置または他のクラ
スタ内のキャッシュメモリ装置の何れかから転送するよ
う要求するリトライ制御回路と、前記主記憶装置または
他のクラスタ内のキャッシュメモリ装置の何れかから転
送されたブロックのデータを前記アドレスアレイ及び前
記データアレイに登録する登録制御回路とを含む。
【００１２】また、本発明の他のキャッシュメモリ装置
において、前記クラスタはリードリクエストまたはスト
アリクエストの何れかを発行する少なくとも一つの処理
装置をさらに含み、前記処理装置によるリクエストにつ
いて訂正不能なエラーが検出された場合において、前記
リクエストがリードリクエストであれば前記主記憶装置
または他のクラスタ内のキャッシュメモリ装置の何れか
から転送されたブロックのデータを当該リクエストを発
行した処理装置に転送し、前記リクエストがストアリク
エストであれば当該リクエストを発行した処理装置に対
して障害の発生を通知する。
において、前記クラスタはリードリクエストまたはスト
アリクエストの何れかを発行する少なくとも一つの処理
装置をさらに含み、前記処理装置によるリクエストにつ
いて訂正不能なエラーが検出された場合において、前記
リクエストがリードリクエストであれば前記主記憶装置
または他のクラスタ内のキャッシュメモリ装置の何れか
から転送されたブロックのデータを当該リクエストを発
行した処理装置に転送し、前記リクエストがストアリク
エストであれば当該リクエストを発行した処理装置に対
して障害の発生を通知する。
【００１３】また、本発明の情報処理システムは、バス
と、このバスに接続する主記憶装置と、前記バスに接続
する複数のクラスタとを含む情報処理システムであっ
て、前記クラスタは、主記憶装置の一部分に対応するデ
ータをブロックを単位として保持するデータアレイと、
このデータアレイに保持された各ブロックに対応するア
ドレス及び状態を管理するアドレスアレイと、このアド
レスアレイを検索してキャッシュヒット時に前記ブロッ
クの状態を検出する状態判定回路と、前記データアレイ
に訂正不能なエラーが発生したことを検出するエラー検
出回路と、このエラー検出回路が訂正不能なエラーを検
出したブロックについて、前記状態判定回路によって前
記主記憶装置と一致している状態であると判定された場
合には当該ブロックのデータを前記主記憶装置または他
のクラスタ内のキャッシュメモリ装置の何れかから転送
するよう要求するリトライ制御回路と、前記主記憶装置
または他のクラスタ内のキャッシュメモリ装置の何れか
から転送されたブロックのデータを前記アドレスアレイ
及び前記データアレイに登録する登録制御回路とを含む
キャッシュメモリ装置を含む。
と、このバスに接続する主記憶装置と、前記バスに接続
する複数のクラスタとを含む情報処理システムであっ
て、前記クラスタは、主記憶装置の一部分に対応するデ
ータをブロックを単位として保持するデータアレイと、
このデータアレイに保持された各ブロックに対応するア
ドレス及び状態を管理するアドレスアレイと、このアド
レスアレイを検索してキャッシュヒット時に前記ブロッ
クの状態を検出する状態判定回路と、前記データアレイ
に訂正不能なエラーが発生したことを検出するエラー検
出回路と、このエラー検出回路が訂正不能なエラーを検
出したブロックについて、前記状態判定回路によって前
記主記憶装置と一致している状態であると判定された場
合には当該ブロックのデータを前記主記憶装置または他
のクラスタ内のキャッシュメモリ装置の何れかから転送
するよう要求するリトライ制御回路と、前記主記憶装置
または他のクラスタ内のキャッシュメモリ装置の何れか
から転送されたブロックのデータを前記アドレスアレイ
及び前記データアレイに登録する登録制御回路とを含む
キャッシュメモリ装置を含む。
【００１４】また、本発明のキャッシュメモリ装置のリ
トライ制御方法は、バスと、このバスに接続する主記憶
装置と、前記バスに接続する複数のクラスタとを含む情
報処理システムにおける各クラスタ内のキャッシュメモ
リ装置のリトライ制御方法であって、キャッシュヒット
時に当該ヒットしたデータの状態を検出する状態判定ス
テップと、前記ヒットしたデータに訂正不能なエラーが
発生したことを検出するエラー検出ステップと、このエ
ラー検出ステップで訂正不能なエラーを検出し、かつ、
前記状態判定ステップで前記主記憶装置と一致している
状態であると判定した場合、前記ヒットしたデータに対
応するデータを前記主記憶装置または他のクラスタ内の
キャッシュメモリ装置の何れかから転送するよう要求す
るリトライ要求ステップと、前記主記憶装置または他の
クラスタ内のキャッシュメモリ装置の何れかから転送さ
れたデータを登録する登録ステップとを含む。
トライ制御方法は、バスと、このバスに接続する主記憶
装置と、前記バスに接続する複数のクラスタとを含む情
報処理システムにおける各クラスタ内のキャッシュメモ
リ装置のリトライ制御方法であって、キャッシュヒット
時に当該ヒットしたデータの状態を検出する状態判定ス
テップと、前記ヒットしたデータに訂正不能なエラーが
発生したことを検出するエラー検出ステップと、このエ
ラー検出ステップで訂正不能なエラーを検出し、かつ、
前記状態判定ステップで前記主記憶装置と一致している
状態であると判定した場合、前記ヒットしたデータに対
応するデータを前記主記憶装置または他のクラスタ内の
キャッシュメモリ装置の何れかから転送するよう要求す
るリトライ要求ステップと、前記主記憶装置または他の
クラスタ内のキャッシュメモリ装置の何れかから転送さ
れたデータを登録する登録ステップとを含む。
【００１５】
【発明の実施の形態】次に本発明のキャッシュメモリ装
置の実施の形態について図面を参照して詳細に説明す
る。
置の実施の形態について図面を参照して詳細に説明す
る。
【００１６】図１を参照すると、本発明の実施の形態に
おいて、主記憶装置４００と少なくとも一つのクラスタ
１０がシステムバス５００に接続される。クラスタ１０
は、キャッシュメモリ装置１００と、少なくとも一つの
演算処理装置２００と、少なくとも一つの入出力装置３
００とを含んでいる。キャッシュメモリ装置１００は、
ブロックを単位として主記憶装置４００の一部分のコピ
ーを保持する。演算処理装置２００または入出力装置３
００は、主記憶装置４００に対して、リード要求または
ストア要求を発行する。その際、キャッシュメモリ装置
１００に最新のデータがあれば主記憶装置４００へアク
セスすることなく、当該要求を完了できる。
おいて、主記憶装置４００と少なくとも一つのクラスタ
１０がシステムバス５００に接続される。クラスタ１０
は、キャッシュメモリ装置１００と、少なくとも一つの
演算処理装置２００と、少なくとも一つの入出力装置３
００とを含んでいる。キャッシュメモリ装置１００は、
ブロックを単位として主記憶装置４００の一部分のコピ
ーを保持する。演算処理装置２００または入出力装置３
００は、主記憶装置４００に対して、リード要求または
ストア要求を発行する。その際、キャッシュメモリ装置
１００に最新のデータがあれば主記憶装置４００へアク
セスすることなく、当該要求を完了できる。
【００１７】なお、以下では、キャッシュメモリ装置１
００はストアイン方式（コピーバック方式ともいう）で
あることを前提として説明する。
００はストアイン方式（コピーバック方式ともいう）で
あることを前提として説明する。
【００１８】まず、ここでキャッシュメモリ装置１００
の一般的動作について簡単に説明する。演算処理装置２
００からリードリクエストが発生した場合、キャッシュ
メモリ装置１００内部のキャッシュメモリがアクセスさ
れ、キャッシュヒットの場合にはキャッシュメモリより
読み出したデータが、演算処理装置２００に転送され
る。一方、キャッシュミス（ミスヒット）の場合には、
キャッシュメモリ装置１００はシステムバス５００上に
当該ブロックのブロックリード要求を発行する。当該ブ
ロックの最新データを所持する他のキャッシュメモリ装
置１００または主記憶装置４００のいずれかがブロック
リード要求に応答して当該ブロックに係るデータ（ブロ
ックデータ）を出力する。キャッシュミスを発生したキ
ャッシュメモリ装置１００は当該ブロックデータを受け
取り、キャッシュのアドレスアレイ及びデータアレイに
当該ブロックデータを登録する（以下、「登録処理」と
いう。）。
の一般的動作について簡単に説明する。演算処理装置２
００からリードリクエストが発生した場合、キャッシュ
メモリ装置１００内部のキャッシュメモリがアクセスさ
れ、キャッシュヒットの場合にはキャッシュメモリより
読み出したデータが、演算処理装置２００に転送され
る。一方、キャッシュミス（ミスヒット）の場合には、
キャッシュメモリ装置１００はシステムバス５００上に
当該ブロックのブロックリード要求を発行する。当該ブ
ロックの最新データを所持する他のキャッシュメモリ装
置１００または主記憶装置４００のいずれかがブロック
リード要求に応答して当該ブロックに係るデータ（ブロ
ックデータ）を出力する。キャッシュミスを発生したキ
ャッシュメモリ装置１００は当該ブロックデータを受け
取り、キャッシュのアドレスアレイ及びデータアレイに
当該ブロックデータを登録する（以下、「登録処理」と
いう。）。
【００１９】また、演算処理装置２００からストアリク
エストが発行された場合は、リードリクエストの場合と
同様にキャッシュメモリ装置１００内部のキャッシュメ
モリがアクセスされ、キャッシュヒットの場合にはキャ
ッシュメモリより読み出したデータを演算処理装置２０
０から転送されたストアデータに埋め込んで（結合し
て）再びキャッシュメモリに書き戻す。キャッシュミス
の場合には、リードリクエストの場合と同様に、システ
ムバス５００を経由して当該ブロックデータを受け取
り、このブロックデータと演算処理装置２００から転送
されたストアデータとを結合した後、登録処理を行う。
エストが発行された場合は、リードリクエストの場合と
同様にキャッシュメモリ装置１００内部のキャッシュメ
モリがアクセスされ、キャッシュヒットの場合にはキャ
ッシュメモリより読み出したデータを演算処理装置２０
０から転送されたストアデータに埋め込んで（結合し
て）再びキャッシュメモリに書き戻す。キャッシュミス
の場合には、リードリクエストの場合と同様に、システ
ムバス５００を経由して当該ブロックデータを受け取
り、このブロックデータと演算処理装置２００から転送
されたストアデータとを結合した後、登録処理を行う。
【００２０】上述のキャッシュへのリクエスト動作は、
キャッシュメモリ装置の配下の演算処理装置や入出力装
置から随時発生し、キャッシュメモリに登録されている
ブロックの状態は随時変化する。このブロックの状態と
して、本発明ではＣ（Clean）状態、Ｄ（Dirty）状態、
Ｉ（Invalid）状態の３つの状態を使用するものとす
る。まず、Ｃ状態は、当該ブロックのデータが主記憶装
置と一致していることを示す。このＣ状態では、当該ブ
ロックは他のキャッシュメモリ装置と共有されているか
もしれない。Ｄ状態は、当該ブロックのデータのみが最
新データであり、主記憶装置または他のキャッシュメモ
リ装置のいずれとも共有状態に無い。Ｉ状態の場合に
は、キャッシュミスとして扱われる。
キャッシュメモリ装置の配下の演算処理装置や入出力装
置から随時発生し、キャッシュメモリに登録されている
ブロックの状態は随時変化する。このブロックの状態と
して、本発明ではＣ（Clean）状態、Ｄ（Dirty）状態、
Ｉ（Invalid）状態の３つの状態を使用するものとす
る。まず、Ｃ状態は、当該ブロックのデータが主記憶装
置と一致していることを示す。このＣ状態では、当該ブ
ロックは他のキャッシュメモリ装置と共有されているか
もしれない。Ｄ状態は、当該ブロックのデータのみが最
新データであり、主記憶装置または他のキャッシュメモ
リ装置のいずれとも共有状態に無い。Ｉ状態の場合に
は、キャッシュミスとして扱われる。
【００２１】ここで、例えばあるブロックがＣ状態であ
り、複数のキャッシュメモリ装置１００に共有されてい
る状態から、あるキャッシュメモリ装置１００の当該ブ
ロックに対するストア動作が行われた場合、キャッシュ
メモリ装置１００の当該ブロックの状態はＤ状態に変更
され、また共有状態にあった他のキャッシュメモリ装置
の当該ブロックは無効化される。
り、複数のキャッシュメモリ装置１００に共有されてい
る状態から、あるキャッシュメモリ装置１００の当該ブ
ロックに対するストア動作が行われた場合、キャッシュ
メモリ装置１００の当該ブロックの状態はＤ状態に変更
され、また共有状態にあった他のキャッシュメモリ装置
の当該ブロックは無効化される。
【００２２】次に図２を参照して、本発明のキャッシュ
メモリ装置の実施の形態の構成について説明する。
メモリ装置の実施の形態の構成について説明する。
【００２３】図２を参照すると、キャッシュメモリ装置
１００は、バスインタフェース１０８を介してシステム
バス５００と接続されている。キャッシュメモリ装置１
００は、キャッシュアドレスアレイ１０２と、キャッシ
ュデータアレイ１０３と、リードバッファ１１０とスト
アバッファ１１４を含んでいる。キャッシュアドレスア
レイ１０２は、キャッシュデータアレイ１０３の各エン
トリに格納されているブロックのアドレスを管理する。
また、各ブロックの状態もキャッシュアドレスアレイ１
０２によって管理される。ストアバッファ１１４は、演
算処理装置２００または入出力装置３００からのストア
リクエストに係るデータを保持する。また、リードバッ
ファ１１０は、システムバス５００からバスインタフェ
ースを介して得たブロックデータまたはキャッシュデー
タアレイ１０３から読み出したブロックデータのいずれ
かを保持する。
１００は、バスインタフェース１０８を介してシステム
バス５００と接続されている。キャッシュメモリ装置１
００は、キャッシュアドレスアレイ１０２と、キャッシ
ュデータアレイ１０３と、リードバッファ１１０とスト
アバッファ１１４を含んでいる。キャッシュアドレスア
レイ１０２は、キャッシュデータアレイ１０３の各エン
トリに格納されているブロックのアドレスを管理する。
また、各ブロックの状態もキャッシュアドレスアレイ１
０２によって管理される。ストアバッファ１１４は、演
算処理装置２００または入出力装置３００からのストア
リクエストに係るデータを保持する。また、リードバッ
ファ１１０は、システムバス５００からバスインタフェ
ースを介して得たブロックデータまたはキャッシュデー
タアレイ１０３から読み出したブロックデータのいずれ
かを保持する。
【００２４】また、このキャッシュメモリ装置１００
は、キャッシュヒットまたはキャッシュミスを判別する
ヒット検出回路１０４と、各ブロックの状態を判定する
状態判定回路１１６と、リトライ処理を制御するリトラ
イ制御回路１１７と、キャッシュデータアレイ１０３の
エラーを検出するエラー検出回路１０５と、キャッシュ
データアレイ１０３で発生したエラーを訂正するエラー
訂正回路１０６と、登録処理を行うための登録制御回路
１１２とを含んでいる。
は、キャッシュヒットまたはキャッシュミスを判別する
ヒット検出回路１０４と、各ブロックの状態を判定する
状態判定回路１１６と、リトライ処理を制御するリトラ
イ制御回路１１７と、キャッシュデータアレイ１０３の
エラーを検出するエラー検出回路１０５と、キャッシュ
データアレイ１０３で発生したエラーを訂正するエラー
訂正回路１０６と、登録処理を行うための登録制御回路
１１２とを含んでいる。
【００２５】ヒット検出回路１０４は、キャッシュアド
レスアレイ１０２を検索して、キャッシュヒットであれ
ばその旨を状態判定回路１１６へ、キャッシュミスであ
れば当該ブロックデータのリード要求をバスインタフェ
ース１０８に伝える。状態判定回路１１６は、キャッシ
ュヒットの場合、キャッシュアドレスアレイ１０２を検
索して当該ブロックの状態を調べる。エラー検出回路１
０５は、キャッシュヒットしたブロックに対応するキャ
ッシュデータアレイ１０３中のデータに関するエラーを
検出する。また、そのエラーが訂正可能なものか否かを
判別する。エラー訂正回路１０６は、エラー検出回路１
０５で検出された訂正可能なエラーを訂正する。リトラ
イ制御回路１１７は、状態判定回路１１６の結果がＣ状
態で、且つ、エラー検出回路１０５で検出されたエラー
が訂正不可能なものであれば、当該ブロックデータのリ
ード要求の発行をバスインタフェース１０８に伝える。
登録制御回路１１２は、キャッシュアドレスアレイ１０
２及びキャッシュデータアレイ１０３に新たなブロック
データの登録を指示する。データ結合回路１１５は、リ
ードバッファ１１０に保持されているブロックデータに
対してストアバッファ１１４に保持されているストアデ
ータを埋め込む（結合する）。
レスアレイ１０２を検索して、キャッシュヒットであれ
ばその旨を状態判定回路１１６へ、キャッシュミスであ
れば当該ブロックデータのリード要求をバスインタフェ
ース１０８に伝える。状態判定回路１１６は、キャッシ
ュヒットの場合、キャッシュアドレスアレイ１０２を検
索して当該ブロックの状態を調べる。エラー検出回路１
０５は、キャッシュヒットしたブロックに対応するキャ
ッシュデータアレイ１０３中のデータに関するエラーを
検出する。また、そのエラーが訂正可能なものか否かを
判別する。エラー訂正回路１０６は、エラー検出回路１
０５で検出された訂正可能なエラーを訂正する。リトラ
イ制御回路１１７は、状態判定回路１１６の結果がＣ状
態で、且つ、エラー検出回路１０５で検出されたエラー
が訂正不可能なものであれば、当該ブロックデータのリ
ード要求の発行をバスインタフェース１０８に伝える。
登録制御回路１１２は、キャッシュアドレスアレイ１０
２及びキャッシュデータアレイ１０３に新たなブロック
データの登録を指示する。データ結合回路１１５は、リ
ードバッファ１１０に保持されているブロックデータに
対してストアバッファ１１４に保持されているストアデ
ータを埋め込む（結合する）。
【００２６】また、キャッシュメモリ装置１００は、デ
ータ結合回路１１５からのブロックデータとリードバッ
ファ１１０からのブロックデータのいずれかのブロック
データを選択するセレクタ１１１と、リードバッファ１
１０からのブロックデータとエラー訂正回路１０６から
のブロックデータのいずれかのブロックデータを選択す
るセレクタ１０７とを含んでいる。
ータ結合回路１１５からのブロックデータとリードバッ
ファ１１０からのブロックデータのいずれかのブロック
データを選択するセレクタ１１１と、リードバッファ１
１０からのブロックデータとエラー訂正回路１０６から
のブロックデータのいずれかのブロックデータを選択す
るセレクタ１０７とを含んでいる。
【００２７】次に、本発明のキャッシュメモリ装置１０
０の動作について説明する。
０の動作について説明する。
【００２８】まず、キャッシュメモリ装置１００へのリ
クエストがリードリクエストであった場合、ヒット検出
回路１０４がキャッシュヒットを検出すると、セレクタ
１０７はエラー訂正回路１０６の出力を選択する。これ
により、キャッシュデータアレイ１０３からのリードデ
ータがリクエスト元に転送される。このとき、もしエラ
ー検出回路１０５によってエラーが何も検出されなけれ
ば、キャッシュデータアレイ１０３から読み出されたデ
ータは、そのままリクエスト元に返送される。もしエラ
ー検出回路１０５によって１ビットエラーが検出された
場合には、エラー訂正回路１０６にて訂正されたデータ
がリクエスト元に転送される。
クエストがリードリクエストであった場合、ヒット検出
回路１０４がキャッシュヒットを検出すると、セレクタ
１０７はエラー訂正回路１０６の出力を選択する。これ
により、キャッシュデータアレイ１０３からのリードデ
ータがリクエスト元に転送される。このとき、もしエラ
ー検出回路１０５によってエラーが何も検出されなけれ
ば、キャッシュデータアレイ１０３から読み出されたデ
ータは、そのままリクエスト元に返送される。もしエラ
ー検出回路１０５によって１ビットエラーが検出された
場合には、エラー訂正回路１０６にて訂正されたデータ
がリクエスト元に転送される。
【００２９】また、リードリクエストに対して、ヒット
検出回路１０４がキャッシュミスを検出すると、システ
ムバスインタフェース１０８はシステムバス５００上に
ブロックリード要求を発行する。このブロックリード要
求に応答して、他のキャッシュメモリ装置１００または
主記憶装置４００が当該ブロックデータをシステム５０
０上に出力すると、バスインタフェース１０８からリー
ドバッファ１１０及びセレクタ１０７を介してリクエス
ト元へ要求に係るデータが転送される。そして、この転
送と同時に、登録制御回路１１２は、アドレスアレイ１
０２及びデータアレイ１０３へ登録指示信号１１３を出
力して、リードバッファ１１０に格納されたブロックデ
ータをセレクタ１１１を介してデータアレイ１０３に登
録する。なお、このとき登録されたブロックデータは主
記憶装置４００と一致した状態にあるため、アドレスア
レイ１０２への当該ブロックの状態登録においてはＣ状
態として登録する。
検出回路１０４がキャッシュミスを検出すると、システ
ムバスインタフェース１０８はシステムバス５００上に
ブロックリード要求を発行する。このブロックリード要
求に応答して、他のキャッシュメモリ装置１００または
主記憶装置４００が当該ブロックデータをシステム５０
０上に出力すると、バスインタフェース１０８からリー
ドバッファ１１０及びセレクタ１０７を介してリクエス
ト元へ要求に係るデータが転送される。そして、この転
送と同時に、登録制御回路１１２は、アドレスアレイ１
０２及びデータアレイ１０３へ登録指示信号１１３を出
力して、リードバッファ１１０に格納されたブロックデ
ータをセレクタ１１１を介してデータアレイ１０３に登
録する。なお、このとき登録されたブロックデータは主
記憶装置４００と一致した状態にあるため、アドレスア
レイ１０２への当該ブロックの状態登録においてはＣ状
態として登録する。
【００３０】一方、キャッシュメモリ装置１００へのリ
クエストがストアリクエストであった場合には、ヒット
検出回路１０４がキャッシュヒットを検出すると、デー
タアレイ１０３から読み出されたリードデータがリード
バッファ１１０を経由して、またリクエスト送出元から
送信されたストアデータがストアバッファ１１４を経由
して、ともにデータ結合回路１１５に入力される。そし
て、登録制御回路１１２の制御により、更新データがデ
ータアレイ１０３に登録される。このとき当該ブロック
の最新データは当該キャッシュメモリ装置のみが保持し
ている状態となるため、アドレスアレイ１０２への当該
ブロックデータの登録においてはＤ状態として登録す
る。
クエストがストアリクエストであった場合には、ヒット
検出回路１０４がキャッシュヒットを検出すると、デー
タアレイ１０３から読み出されたリードデータがリード
バッファ１１０を経由して、またリクエスト送出元から
送信されたストアデータがストアバッファ１１４を経由
して、ともにデータ結合回路１１５に入力される。そし
て、登録制御回路１１２の制御により、更新データがデ
ータアレイ１０３に登録される。このとき当該ブロック
の最新データは当該キャッシュメモリ装置のみが保持し
ている状態となるため、アドレスアレイ１０２への当該
ブロックデータの登録においてはＤ状態として登録す
る。
【００３１】また、ストアリクエストに対して、ヒット
検出回路１０４がキャッシュミスを検出すると、リード
リクエストの場合の処理と同様に、システムバス５００
へブロックリード要求を発行する。このブロックリード
要求に応答して他のキャッシュメモリ装置１００または
主記憶装置４００が当該ブロックデータをシステム５０
０上に出力すると、当該ブロックデータはバスインタフ
ェース１０８を介してリードバッファ１１０に格納され
る。そして、キャッシュヒット時の処理と同様にストア
バッファ１１４のデータとの結合データをデータアレイ
１０３に登録する。また、このとき当該ブロックデータ
は主記憶装置４００と一致状態にあるため、アドレスア
レイ１０２へのブロック状態の登録はＣ状態として登録
する。
検出回路１０４がキャッシュミスを検出すると、リード
リクエストの場合の処理と同様に、システムバス５００
へブロックリード要求を発行する。このブロックリード
要求に応答して他のキャッシュメモリ装置１００または
主記憶装置４００が当該ブロックデータをシステム５０
０上に出力すると、当該ブロックデータはバスインタフ
ェース１０８を介してリードバッファ１１０に格納され
る。そして、キャッシュヒット時の処理と同様にストア
バッファ１１４のデータとの結合データをデータアレイ
１０３に登録する。また、このとき当該ブロックデータ
は主記憶装置４００と一致状態にあるため、アドレスア
レイ１０２へのブロック状態の登録はＣ状態として登録
する。
【００３２】次に、上述の動作において、キャッシュヒ
ット時に、エラー訂正回路１０６では訂正することが不
可能なエラー（例えば、２ビット以上のエラー）をエラ
ー検出回路１０５が検出した場合の動作について、図２
及び図３を参照してさらに説明する。
ット時に、エラー訂正回路１０６では訂正することが不
可能なエラー（例えば、２ビット以上のエラー）をエラ
ー検出回路１０５が検出した場合の動作について、図２
及び図３を参照してさらに説明する。
【００３３】エラー検出回路１０５は訂正不能エラーを
検出すると（ステップＳ６０１）、その旨をリトライ制
御回路１１７に通知する。また、ヒット検出回路１０４
がキャッシュヒットを検出すると、状態判定回路１１６
はヒットしたブロックの状態を調べ、もし当該ブロック
がＣ状態であれば（ステップＳ６０２）、その旨をリト
ライ制御回路１１７に通知する。リトライ制御回路１１
７は、エラーが訂正不能で、且つ、当該ブロックがＣ状
態であることを認識すると、バスインタフェース１０８
を経由してシステムバス５００に当該ブロックデータの
ブロックリード要求を発行する（ステップＳ６０３）。
このブロックリード要求に応答して送信されたリードデ
ータをシステムバス５００より受信すると、もし元のリ
クエストがリードリクエストであった場合には（ステッ
プＳ６０５）、該リードデータをバスインタフェース１
０８、リードバッファ１１０、及び、セレクタ１０７を
介してリクエスト元に送信する（ステップＳ６０６）と
ともに、登録制御回路１１２がキャッシュへの登録処理
を行う（ステップＳ６０７）。また、もし元のリクエス
トがストアリクエストであった場合には、バスインタフ
ェース１０８及びリードバッファ１１０を介して得たリ
ードデータとストアバッファ１１４からのストアデータ
とをデータ結合回路１１５で結合して、セレクタ１１１
を介してキャッシュデータアレイ１０３への登録処理を
行う（ステップＳ６０７）。この場合のキャッシュアド
レスアレイ１０２へのブロック状態の登録は、Ｃ状態と
して登録する。
検出すると（ステップＳ６０１）、その旨をリトライ制
御回路１１７に通知する。また、ヒット検出回路１０４
がキャッシュヒットを検出すると、状態判定回路１１６
はヒットしたブロックの状態を調べ、もし当該ブロック
がＣ状態であれば（ステップＳ６０２）、その旨をリト
ライ制御回路１１７に通知する。リトライ制御回路１１
７は、エラーが訂正不能で、且つ、当該ブロックがＣ状
態であることを認識すると、バスインタフェース１０８
を経由してシステムバス５００に当該ブロックデータの
ブロックリード要求を発行する（ステップＳ６０３）。
このブロックリード要求に応答して送信されたリードデ
ータをシステムバス５００より受信すると、もし元のリ
クエストがリードリクエストであった場合には（ステッ
プＳ６０５）、該リードデータをバスインタフェース１
０８、リードバッファ１１０、及び、セレクタ１０７を
介してリクエスト元に送信する（ステップＳ６０６）と
ともに、登録制御回路１１２がキャッシュへの登録処理
を行う（ステップＳ６０７）。また、もし元のリクエス
トがストアリクエストであった場合には、バスインタフ
ェース１０８及びリードバッファ１１０を介して得たリ
ードデータとストアバッファ１１４からのストアデータ
とをデータ結合回路１１５で結合して、セレクタ１１１
を介してキャッシュデータアレイ１０３への登録処理を
行う（ステップＳ６０７）。この場合のキャッシュアド
レスアレイ１０２へのブロック状態の登録は、Ｃ状態と
して登録する。
【００３４】この結果、先に検出された訂正不能エラー
が間欠障害であった場合には、キャッシュメモリ装置１
００に正常なデータが保持されることになり、次回当該
ブロックをアクセスしてもエラーを発生しないで済む。
が間欠障害であった場合には、キャッシュメモリ装置１
００に正常なデータが保持されることになり、次回当該
ブロックをアクセスしてもエラーを発生しないで済む。
【００３５】なお、上述の状態判定回路１１６の状態の
調査においては、当該ブロックがＤ状態である場合には
当該ブロックの正しいデータを得ることができないた
め、リクエスト元へ訂正不能エラーの発生を通知して
（ステップ６０８）、リクエスト元における障害処理に
委ねることになる。また、訂正可能なエラーであれば、
エラー訂正回路１０６によってエラー訂正され（ステッ
プ６０４）、処理が続行される。
調査においては、当該ブロックがＤ状態である場合には
当該ブロックの正しいデータを得ることができないた
め、リクエスト元へ訂正不能エラーの発生を通知して
（ステップ６０８）、リクエスト元における障害処理に
委ねることになる。また、訂正可能なエラーであれば、
エラー訂正回路１０６によってエラー訂正され（ステッ
プ６０４）、処理が続行される。
【００３６】このように、本発明のキャッシュメモリ装
置の実施の形態によれば、キャッシュヒット時に、エラ
ー訂正回路１０６では訂正することが不可能なエラーを
エラー検出回路１０５で検出した場合、当該ブロックが
Ｃ状態であればリトライ制御回路１１７によってブロッ
クリード要求をシステムバス５００上に発行することに
より、キャッシュデータアレイ１０３に正しいブロック
データを格納することができる。これにより、先に検出
された訂正不能エラーが間欠障害であった場合には、次
回当該ブロックをアクセスしてもエラーを発生しないで
済み、システム全体の性能及び信頼性を向上させること
ができる。
置の実施の形態によれば、キャッシュヒット時に、エラ
ー訂正回路１０６では訂正することが不可能なエラーを
エラー検出回路１０５で検出した場合、当該ブロックが
Ｃ状態であればリトライ制御回路１１７によってブロッ
クリード要求をシステムバス５００上に発行することに
より、キャッシュデータアレイ１０３に正しいブロック
データを格納することができる。これにより、先に検出
された訂正不能エラーが間欠障害であった場合には、次
回当該ブロックをアクセスしてもエラーを発生しないで
済み、システム全体の性能及び信頼性を向上させること
ができる。
【００３７】
【発明の効果】以上の説明で明らかなように、本発明に
よると、主記憶装置と一致した状態のブロックがエラー
訂正不能な場合、主記憶装置または他のキャッシュメモ
リ装置からブロックリードして当該ブロックに登録する
ことにより、次回当該ブロックをアクセスしてもエラー
を発生しないで済み、システム全体の性能及び信頼性を
向上させることができる。
よると、主記憶装置と一致した状態のブロックがエラー
訂正不能な場合、主記憶装置または他のキャッシュメモ
リ装置からブロックリードして当該ブロックに登録する
ことにより、次回当該ブロックをアクセスしてもエラー
を発生しないで済み、システム全体の性能及び信頼性を
向上させることができる。
【図１】本発明のキャッシュメモリ装置を含む情報処理
システムの全体構成を示す図でる。
システムの全体構成を示す図でる。
【図２】本発明のキャッシュメモリ装置の実施の形態の
構成を示すブロック図である。
構成を示すブロック図である。
【図３】本発明のキャッシュメモリ装置の実施の形態の
動作を示すフローチャートである。
動作を示すフローチャートである。
１００ キャッシュメモリ装置 １０２ キャッシュアドレスアレイ １０３ キャッシュデータアレイ １０４ ヒット検出回路 １０５ エラー検出回路 １０６ エラー訂正回路 １０７ セレクタ １０８ バスインタフェース １１０ リードバッファ １１１ セレクタ １１２ 登録回路 １１３ 登録指示信号 １１４ ストアバッファ １１５ データ結合回路 １１６ 状態判定回路 １１７ リトライ制御回路 ２００ 演算処理装置 ３００ 入出力処理装置 ４００ 主記憶装置 ５００ システムバス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 G06F 12/08
Claims (8)
- 【請求項１】 主記憶装置の一部分に対応するデータを
ブロック毎に保持するキャッシュメモリ装置であって、当該キャッシュメモリ装置のキャッシュヒットしたブロ
ックのデータに訂正不可能なエラーが検出された場合、
その 訂正不可能なエラーの検出されたブロックの状態が
「当該ブロックのデータが主記憶装置のデータと一致し
ている」ことを示す状態にあることが検出されると、前
記主記憶装置から前記訂正不可能エラーの検出されたブ
ロックに対応するデータを転送して登録することを特徴
とするキャッシュメモリ装置。 - 【請求項２】 バスと、このバスに接続する主記憶装置
と、前記バスに接続する少なくとも一つのクラスタとを
含む情報処理システムにおける、キャッシュメモリ装置
であって、前記クラスタの各々は当該キャッシュメモリ装置を含
み、 前記主記憶装置の一部分に対応するデータをブロック毎
に保持し、当該キャッシュメモリ装置のキャッシュヒッ
トしたブロックのデータに訂正不可能なエラーが検出さ
れた場合、その 訂正不可能なエラーの検出されたブロッ
クの状態が「当該ブロックのデータが主記憶装置のデー
タと一致している」ことを示す状態にあることが検出さ
れると、前記主記憶装置または他のクラスタ内のキャッ
シュメモリ装置の何れかから前記訂正不可能エラーの検
出されたブロックに対応するデータを転送して登録する
ことを特徴とするキャッシュメモリ装置。 - 【請求項３】 前記クラスタはリードリクエストまたは
ストアリクエストの何れかを発行する少なくとも一つの
処理装置をさらに含み、 前記処理装置によるリクエストについてキャッシュヒッ
トしたブロックのデータに訂正不可能なエラーが検出さ
れた場合において、前記リクエストがリードリクエスト
であれば前記主記憶装置または他のクラスタ内のキャッ
シュメモリ装置の何れかから転送されたデータを当該リ
クエストを発行した処理装置に転送し、前記リクエスト
がストアリクエストであれば当該リクエストを発行した
処理装置に対して障害の発生を通知することを特徴とす
る請求項２記載のキャッシュメモリ装置。 - 【請求項４】 バスと、このバスに接続する主記憶装置
と、前記バスに接続する複数のクラスタとを含む情報処
理システムにおける、キャッシュメモリ装置であって、前記クラスタの各々は当該キャッシュメモリ装置を含
み、 キャッシュヒット時に当該ヒットしたデータの状態を検
出する状態判定回路と、 前記ヒットしたデータに訂正不可能なエラーが発生した
ことを検出するエラー検出回路と、 このエラー検出回路が訂正不可能なエラーを検出し、か
つ、前記状態判定回路が前記主記憶装置と一致している
状態であると判定した場合、前記ヒットしたデータに対
応するデータを前記主記憶装置または他のクラスタ内の
キャッシュメモリ装置の何れかから転送するよう要求す
るリトライ制御回路と、 前記主記憶装置または他のクラスタ内のキャッシュメモ
リ装置の何れかから転送されたデータを登録する登録制
御回路とを含むことを特徴とするキャッシュメモリ装
置。 - 【請求項５】 バスと、このバスに接続する主記憶装置
と、前記バスに接続する複数のクラスタとを含む情報処
理システムにおける、キャッシュメモリ装置であって、前記クラスタの各々は当該キャッシュメモリ装置を含
み、 主記憶装置の一部分に対応するデータをブロックを単位
として保持するデータアレイと、 このデータアレイに保持された各ブロックに対応するア
ドレス及び状態を管理するアドレスアレイと、 このアドレスアレイを検索してキャッシュヒット時に前
記ブロックの状態を検出する状態判定回路と、 前記データアレイに訂正不可能なエラーが発生したこと
を検出するエラー検出回路と、 このエラー検出回路が訂正不可能なエラーを検出したブ
ロックについて、前記状態判定回路によって前記主記憶
装置と一致している状態であると判定された場合には当
該ブロックのデータを前記主記憶装置または他のクラス
タ内のキャッシュメモリ装置の何れかから転送するよう
要求するリトライ制御回路と、 前記主記憶装置または他のクラスタ内のキャッシュメモ
リ装置の何れかから転送されたブロックのデータを前記
アドレスアレイ及び前記データアレイに登録する登録制
御回路とを含むことを特徴とするキャッシュメモリ装
置。 - 【請求項６】 前記クラスタはリードリクエストまたは
ストアリクエストの何れかを発行する少なくとも一つの
処理装置をさらに含み、 前記処理装置によるリクエストについてキャッシュヒッ
トしたブロックのデータに訂正不可能なエラーが検出さ
れた場合において、前記リクエストがリードリクエスト
であれば前記主記憶装置または他のクラスタ内のキャッ
シュメモリ装置の何れかから転送されたブロックのデー
タを当該リクエストを発行した処理装置に転送し、前記
リクエストがストアリクエストであれば当該リクエスト
を発行した処理装置に対して障害の発生を通知すること
を特徴とする請求項５記載のキャッシュメモリ装置。 - 【請求項７】 バスと、このバスに接続する主記憶装置
と、前記バスに接続する複数のクラスタとを含む情報処
理システムにおいて、 前記クラスタの各々はキャッシュメモリ装置を含み、当
該キャッシュメモリ装置の各々は、 主記憶装置の一部分に対応するデータをブロックを単位
として保持するデータアレイと、 このデータアレイに保持された各ブロックに対応するア
ドレス及び状態を管理するアドレスアレイと、 このアドレスアレイを検索してキャッシュヒット時に前
記ブロックの状態を検出する状態判定回路と、 前記データアレイに訂正不可能なエラーが発生したこと
を検出するエラー検出回路と、 このエラー検出回路が訂正不可能なエラーを検出したブ
ロックについて、前記状態判定回路によって前記主記憶
装置と一致している状態であると判定された場合には当
該ブロックのデータを前記主記憶装置または他のクラス
タ内のキャッシュメモリ装置の何れかから転送するよう
要求するリトライ制御回路と、 前記主記憶装置または他のクラスタ内のキャッシュメモ
リ装置の何れかから転送されたブロックのデータを前記
アドレスアレイ及び前記データアレイに登録する登録制
御回路とを含むことを特徴とする情報処理システム。 - 【請求項８】 バスと、このバスに接続する主記憶装置
と、前記バスに接続する複数のクラスタとを含む情報処
理システムにおけるキャッシュメモリ装置のリトライ制
御方法であって、前記クラスタの各々は当該キャッシュメモリ装置を含
み、 キャッシュヒット時に当該ヒットしたデータの状態を検
出する状態判定ステップと、 前記ヒットしたデータに訂正不可能なエラーが発生した
ことを検出するエラー検出ステップと、 このエラー検出ステップで訂正不可能なエラーを検出
し、かつ、前記状態判定ステップで前記主記憶装置と一
致している状態であると判定した場合、前記ヒットした
データに対応するデータを前記主記憶装置または他のク
ラスタ内のキャッシュメモリ装置の何れかから転送する
よう要求するリトライ要求ステップと、 前記主記憶装置または他のクラスタ内のキャッシュメモ
リ装置の何れかから転送されたデータを登録する登録ス
テップとを含むことを特徴とするキャッシュメモリ装置
のリトライ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09046608A JP3129224B2 (ja) | 1997-02-28 | 1997-02-28 | キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09046608A JP3129224B2 (ja) | 1997-02-28 | 1997-02-28 | キャッシュメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10240628A JPH10240628A (ja) | 1998-09-11 |
| JP3129224B2 true JP3129224B2 (ja) | 2001-01-29 |
Family
ID=12752028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09046608A Expired - Fee Related JP3129224B2 (ja) | 1997-02-28 | 1997-02-28 | キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3129224B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007148467A (ja) * | 2005-11-24 | 2007-06-14 | Nec Computertechno Ltd | 情報処理装置およびそのエラー処理方法ならびに制御プログラム |
| KR200457873Y1 (ko) | 2010-03-19 | 2012-01-06 | 이영미 | 유리 탁자 |
| KR101736034B1 (ko) * | 2015-09-03 | 2017-05-16 | (주) 윤영 아이엔티 | 전기레인지 빌트인 테이블 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6708294B1 (en) | 1999-09-08 | 2004-03-16 | Fujitsu Limited | Cache memory apparatus and computer readable recording medium on which a program for controlling a cache memory is recorded |
| JP5381519B2 (ja) * | 2009-09-01 | 2014-01-08 | 富士通株式会社 | ディスクへの書き込み位置の誤算出を検出するストレージ制御装置、ストレージシステム、及びアクセス方法。 |
| WO2012029137A1 (ja) * | 2010-08-31 | 2012-03-08 | 富士通株式会社 | 演算処理装置、情報処理装置、及び演算処理装置の制御方法 |
| JP6275427B2 (ja) | 2013-09-06 | 2018-02-07 | 株式会社東芝 | メモリ制御回路およびキャッシュメモリ |
| JP6218652B2 (ja) * | 2014-03-12 | 2017-10-25 | 三菱電機株式会社 | 計算機、障害処理方法及びプログラム |
| JP7177338B2 (ja) * | 2018-09-06 | 2022-11-24 | 富士通株式会社 | メモリコントローラ装置、メモリコントローラ装置を有するメモリ装置及びメモリコントロール方法 |
-
1997
- 1997-02-28 JP JP09046608A patent/JP3129224B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007148467A (ja) * | 2005-11-24 | 2007-06-14 | Nec Computertechno Ltd | 情報処理装置およびそのエラー処理方法ならびに制御プログラム |
| JP4584124B2 (ja) * | 2005-11-24 | 2010-11-17 | エヌイーシーコンピュータテクノ株式会社 | 情報処理装置およびそのエラー処理方法ならびに制御プログラム |
| KR200457873Y1 (ko) | 2010-03-19 | 2012-01-06 | 이영미 | 유리 탁자 |
| KR101736034B1 (ko) * | 2015-09-03 | 2017-05-16 | (주) 윤영 아이엔티 | 전기레인지 빌트인 테이블 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10240628A (ja) | 1998-09-11 |
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