JP2003162447A - エラー回復 - Google Patents

エラー回復

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JP2003162447A
JP2003162447A JP2002300027A JP2002300027A JP2003162447A JP 2003162447 A JP2003162447 A JP 2003162447A JP 2002300027 A JP2002300027 A JP 2002300027A JP 2002300027 A JP2002300027 A JP 2002300027A JP 2003162447 A JP2003162447 A JP 2003162447A
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storage device
cache
board
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JP2002300027A
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Donald Kane
ドナルド・ケイン
Daniel P Drogichen
ダニエル・ピイ・ドロギチェン
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Original Assignee
Sun Microsystems Inc
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1064—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in cache or content addressable memories

Abstract

(57)【要約】 【課題】 システムにおけるエラーを回復する方法およ
び装置を提供すること。 【解決手段】 この装置は、少なくとも１つのエントリ
を格納するように適合されているディレクトリ・キャッ
シュと、制御ユニットとを備える。制御ユニットは、デ
ィレクトリ・キャッシュ内に少なくとも１つの修正不能
なエラーが存在するかどうかを判定し、エラーが修正不
能であると判定されたことに応答してディレクトリ・キ
ャッシュをオフラインにするように適合されている。こ
の方法は、システム内の格納デバイスに格納されている
データのエラーを検出し、検出されたエラーが修正可能
であるかどうかを判定することを含む。この方法は、エ
ラーが修正不能であると判定されたことに応答して、シ
ステム内の１つまたは複数のリソースが格納デバイスの
少なくとも一部を利用できなくなるようにすることをさ
らに含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、全体として、プロ
セッサ・ベースのシステムに関し、より詳細には、分散
共用メモリ・プロセッサ・ベースのシステムのディレク
トリ・キャッシュにおけるエラー回復に関する。
【０００２】
【従来の技術】企業は通常、他の企業に対する競争上の
利点を維持するうえでネットワーク・コンピューティン
グを利用する。そのため、ネットワーク中心の環境で使
用されるプロセッサ・ベースのシステムを設計する際、
顧客の期待にかなうように、開発者はシステムの機能、
信頼、スケーラビリティ、性能などいくつかの因子を考
慮する。
【０００３】ネットワーク中心の環境で使用されるプロ
セッサ・ベースのシステムの一例として、ミッドレンジ
・サーバ・システムがある。単一のミッドレンジ・サー
バ・システムは、たとえば、１つまたは複数のドメイン
として構成できる複数のシステム・ボードを有してい
る。ドメインは、たとえば、オペレーティング・システ
ムのドメイン自体のインスタンスを動作させて１つまた
は複数の構成済みのタスクを実行することによって独立
のマシンとして働くことができる。
【０００４】ミッドレンジ・サーバは、一実施形態にお
いて、分散共用メモリ・システムを使用することがで
き、１つのシステム・ボードのプロセッサが他のシステ
ム・ボードのメモリ・コンテンツにアクセスすることが
できる。ミッドレンジ・サーバのシステム・ボード上の
すべてのメモリがまとまって分散共用メモリ（ＤＳＭ）
を構成する。
【０００５】システム内の他のシステム・ボードのデー
タにアクセスする方法として、共通バス上でメモリ要求
をブロードキャストすることが挙げられる。たとえば、
要求側システム・ボードは、他のシステム・ボードのメ
モリに存在するメモリ・ラインに格納されている情報に
アクセスする必要がある場合、通常、共通バス上でメモ
リ・アクセス要求をブロードキャストする。システム内
のすべてのシステム・ボードが同じ要求を受け取ること
ができ、次いで、メモリ・アクセス要求に与えられたメ
モリ・アドレスにメモリ・アドレス範囲が一致するシス
テム・ボードが応答することができる。
【０００６】
【発明が解決しようとする課題】他のシステム・ボード
内のメモリにコンテンツにアクセスするブロードキャス
ト手法は、比較的少数のシステム・ボードがシステム内
に存在するときにはうまく働くことができる。しかし、
このような手法は、システム・ボードの数が増えるにつ
れて不適切なものになっていく。システム・ボードの数
が多くなるにつれて、メモリ・アクセス要求の数も増え
ていき、したがって、この増大したトラフィックに対処
するには、メモリ・アクセスを適切なタイミングで完了
できるようにより大きく、より高速のバスが必要であ
る。大きなバスを高速で動作させると、１つにはキャパ
シタンス、インダクタンスなどが大きいことによる電気
的な欠点によって問題が生じる。さらに、システム内の
ボードの数が多くなると余分のブロードキャストが必要
になり、望ましくない遅延がさらに長くなり、余分のブ
ロードキャストに対処するための追加の処理能力が必要
になる。
【０００７】メモリ要求をグローバルにブロードキャス
トしなくても済むようにするのに、設計者は、分散共用
メモリ・システムでディレクトリ・キャッシュを用いる
ことを提案している。通常、各システム・ボードは、選
択されたメモリ・アドレス範囲内のメモリ・ライン用の
ホーム・ボードとして働き、各システム・ボードはシス
テム内の他のシステム・ボードに属するメモリ・アドレ
ス範囲と認識する。各ホーム・ボードは一般に、アドレ
ス範囲に入るメモリ・ライン用の独自のディレクトリ・
キャッシュを維持する。したがって、要求側ボードが他
のボードのメモリ・コンテンツにアクセスする必要があ
るとき、メモリ要求をシステム内で全体的にブロードキ
ャストする代わりに、要求が適切なホーム・ボードに送
られる。ホーム・ボードは、そのディレクトリ・キャッ
シュに問い合わせ、どのシステム・ボードがメモリ要求
に応答できるかを判定する。
【０００８】ディレクトリ・キャッシュは一般に、メモ
リ・アクセス中にメモリ要求をグローバルにブロードキ
ャストしなくても済むようにするには有効である。しか
し、予期されるように、ディレクトリ・キャッシュの効
果は１つには、システムが動作している間ディレクトリ
・キャッシュが適切に動作するかどうかに依存する。動
作不能なディレクトリ・キャッシュまたは部分的に動作
不能な（すなわち、機能するが、１つまたは複数のエラ
ーが起こる）ディレクトリ・キャッシュは、長期間にわ
たって検出されないことがあり、それによってシステム
の全体的な動作に影響を与える可能性がある。
【０００９】
【課題を解決するための手段】本発明の一態様はシステ
ムにおけるエラーを回復する装置を提供する。この装置
は、少なくとも１つのエントリを格納するように適合さ
れているディレクトリ・キャッシュと制御ユニットとを
備える。制御ユニットは、少なくとも１つの修正不能な
エラーがディレクトリ・キャッシュに存在するかどうか
を判定し、エラーが修正不能であると判定されたことに
応答してディレクトリ・キャッシュをオフラインにする
ように適合されている。
【００１０】本発明の他の態様は、システムにおいてエ
ラーを回復する方法を提供する。この方法は、システム
内の格納デバイスに格納されているデータのエラーを検
出し、検出されたエラーが修正可能であるかどうかを判
定することを含む。この方法は、エラーが修正不能であ
ると判定されたことに応答して、システム内の１つまた
は複数のリソースが格納デバイスの少なくとも一部を利
用できなくなるようにすることをさらに含む。
【００１１】本発明のさらに他の態様は、エラーを回復
する命令を含む１つまたは複数のマシン可読記憶媒体を
備える製品を提供する。命令が実行されると、プロセッ
サは、ドメインの格納デバイスに格納されているデータ
の多重ビット・エラーを判定し、多重ビット・エラーが
判定されたことに応答して、ドメインがアクティブであ
る間にドメイン内の１つまたは複数のリソースから格納
デバイスの少なくとも一部を分離することができる。
【００１２】本発明は、添付の図面と共に以下の説明を
参照することによって理解することができる。各図にお
いて、同じ参照番号は同じ要素を示す。
【００１３】本発明には様々な修正形態および代替形態
が可能であるが、一例として特定の実施形態を図示し、
詳しく説明する。しかし、特定の実施形態の説明が、本
発明を、開示される特定の形態に制限するものではな
く、逆に、本発明が、添付の特許請求の範囲によって定
義される本発明の趣旨および範囲内のすべての修正、均
等物、および代替物をカバーするものであることを理解
されたい。
【００１４】
【発明の実施の形態】本発明の例示的な実施形態につい
て以下に説明する。話を明確にするために、本明細書で
は、実際の実装のすべての特徴については説明しない。
もちろん、このような実際の実施形態を開発する際に、
開発者の特定の目標を実現するうえで、実装ごとに異な
るシステムおよび企業に関係する制約に従うことのよう
な、多数の実装特有の決定を下さなければならないこと
が理解されよう。さらに、このような開発作業は複雑で
時間がかかるが、それにもかかわらず、本開示の利益を
有する当業者はそれを日常的に行わなければならないこ
とが理解されよう。
【００１５】以下に詳しく説明するように、本発明の１
つまたは複数の実施形態によれば、動作不能または部分
的に動作不能なディレクトリ・キャッシュを論理的に分
離して修理し、次いでプロセッサ・ベースのシステム内
のドメインとして動的に一体化することができる。した
がって、プロセッサ・ベースのシステムの全体的な効率
を向上させることができる。
【００１６】次に、図１を参照すると、本発明の一実施
形態によるシステム１０のブロック図が示されている。
システム１０は、一実施形態において、スイッチ２０に
結合された複数のシステム制御ボード１５（１〜２）を
含んでいる。図示の都合上、システム制御ボード１５
（１〜２）がスイッチ２０に結合されていることを示す
のに線２１（１〜２）が用いられている。ただし、他の
実施形態では、エッジ・コネクタ、ケーブル、または他
の利用可能なインタフェースを含む、様々な方法のうち
のどれかでボード１５（１〜２）をスイッチ２０に結合
してよいことを理解されたい。
【００１７】図示の実施形態において、システム１０
は、一方はシステム１０の全体的な動作を管理し、他方
は、他方の制御ボードが故障した場合に冗長となりおよ
び自動フェールオーバを行う２つの制御ボード１５（１
〜２）を含んでいる。制限するわけではないが、図示の
実施形態において、第１のシステム制御ボード１５
（１）は「メイン」システム制御ボードとして働き、一
方、第２の制御ボード１５（２）は代替のホット・スワ
ップ交換可能なシステム制御ボードとして働く。一実施
形態では、任意の瞬間に、２つのシステム制御ボード１
５（１〜２）のうちの一方がシステム１０の全体的な動
作を能動的に制御する。
【００１８】メイン・システム制御ボード１５（１）で
ハードウェアまたはソフトウェアの障害が起こるか、ま
たはメイン・システム制御ボード１５（１）から他のシ
ステム・デバイスへのハードウェア制御経路上で障害が
起こった場合、システム・コントローラ・フェールオー
バ・ソフトウェア２２は自動的に、代替制御ボード１５
（２）へのフェールオーバをトリガする。代替システム
制御ボード１５（２）は、一実施形態において、メイン
・システム制御ボード１５（１）の役割を引き受け、メ
イン・システム・コントローラの責任を請け負う。メイ
ン・システム制御ボード１５（１）から代替システム制
御ボード１５（２）に移るには、両方のシステム制御ボ
ード１５（１〜２）でシステム・コントローラのデー
タ、構成、および／またはログ・ファイルを模倣するこ
とが望ましい。図示の実施形態の各システム制御ボード
１５（１〜２）はそれぞれの制御ユニット２３（１〜
２）を含んでいる。
【００１９】システム１０は、一実施形態において、線
５０（１〜ｎ）で示されているようにスイッチ２０に結
合された複数のシステム・ボード・セット２９（１〜
ｎ）を含んでいる。システム・ボード・セット２９（１
〜ｎ）は、エッジ・コネクタまたは他の利用可能なイン
タフェースを含むいくつかの方法のうちの１つでスイッ
チ２０に結合することができる。スイッチ２０は、複数
のシステム・ボード・セット２９（１〜ｎ）用の通信コ
ンジットとして働くことができ、複数のシステム・ボー
ド・セット２９（１〜ｎ）のうちの半分はスイッチ２０
の一方の側に接続され、残りの半分はスイッチ２０の反
対側に接続されている。
【００２０】スイッチ２０は、一実施形態において、１
８×１８クロスバー・スイッチであってよく、システム
・ボード・セット２９（１〜ｎ）およびシステム制御ボ
ード１５（１〜２）が通信するのを必要に応じて可能に
する。したがって、スイッチ２０によって、２つのシス
テム制御ボード１５（１〜２）が互いに通信するか、ま
たは他のシステム・ボード・セット２９（１〜ｎ）と通
信すると共に、システム・ボード・セット２９（１〜
ｎ）が互いに通信することができる。
【００２１】システム・ボード・セット２９（１〜ｎ）
は、一実施形態において、システム・ボード３０、入出
力ボード３５、および拡張ボード４０を含む１つまたは
複数のボードを備える。システム・ボード３０は、一実
施形態において、オペレーティング・システムの一部を
含むアプリケーションを実行するプロセッサおよび関連
するメモリを含んいる。入出力ボード３５は、システム
１０に設置された周辺構成要素インタフェース・カード
や光学カードなどの入出力カードを管理することができ
る。拡張ボード４０は、一実施形態において、一般にマ
ルチプレクサ（たとえば、２：１マルチプレクサ）とし
て働き、システム・ボード３０と入出力ボード３５の両
方とスイッチ２０とのインタフェースである。スイッチ
２０は、いくつかの例では、両方のボード３０、３５と
インターフェースするための１つのスロットのみを有し
てよい。
【００２２】一実施形態では、システム１０を動的に複
数のシステム・ドメインに細分してよく、各ドメインは
別々のブート・ディスク（たとえば、オペレーティング
・システムの特定のインスタンスを実行する）、別々の
ディスク格納装置、ネットワーク・インタフェース、お
よび／または入出力インタフェースを有してよい。各ド
メインはたとえば、ユーザによって構成された様々なサ
ービスを実行する独立のマシンとして動作することがで
きる。たとえば、１つまたは複数のドメインをアプリケ
ーション・サーバ、ｗｅｂサーバ、データベース・サー
バなどとして指定することができる。一実施形態におい
て、各ドメインは独自のオペレーティング・システム
（たとえば、Ｓｏｌａｒｉｓオペレーティング・システ
ム）を実行し、他のドメインの動作に割り込まずに再構
成することができる。
【００２３】図２には、システム１０内に少なくとも２
つのドメインが定義された例示的な構成が示されてい
る。第１のドメインは、垂直断面線で識別されており、
システム・ボード・セット２９（ｎ／２＋２）と、シス
テム・ボード・セット２９（１）のシステム・ボード３
０と、システム・ボード・セット（２）の入出力ボード
３５とを含んでいる。図示の実施形態の第２のドメイン
は、システム・ボード・セット２９（３）、２９（ｎ／
２＋１）、および２９（ｎ／２＋３）と、システム・ボ
ード・セット２９（１）の入出力ボード３５およびシス
テム・ボード・セット２９（２）のシステム・ボード３
０とを含んでいる。
【００２４】図示のように、ドメインは、システム・ボ
ード・セット２９（１〜ｎ）全体、選択されたシステム
・ボード・セット２９（１〜ｎ）の１つまたは複数のボ
ード（たとえば、システム・ボード３０、入出力ボード
３５）、またはそれらの組合せで形成してよい。必ずし
も必要ではないが、各システム・ボード・セット２９
（１〜ｎ）を独立のドメインとして定義することが可能
である。たとえば、各システム・ボード・セット２９
（１〜ｎ）がそれ自体のドメインである場合、システム
１０はおそらく最大で「ｎ」（すなわち、システム・ボ
ード・セットの数）個の異なるドメインを持つことにな
る。同じシステム・ボード・セット２９（１〜ｎ）の２
つのボード（たとえば、システム・ボード３０、入出力
ボード３５）がそれぞれの異なるドメインにあるとき、
このような構成を「分割拡張」と呼ぶ。システム・ボー
ド・セット２９（１〜ｎ）の拡張ボード４０は、一実施
形態において、トランザクションを各ドメインごとに別
々に維持する。各ボードがドメイン内で物理的に近くに
位置する必要はない。
【００２５】スイッチ２０を使用してドメイン間通信が
可能である。たとえば、スイッチ２０は、図２の第１の
ドメインと第２のドメインとの間でデータを交換できる
ように高速通信路を形成することができる。一実施形態
では、スイッチ２０を通るデータおよびアドレス用の独
立の経路をドメイン間通信に用いることができる。
【００２６】次に図３を参照すると、本発明の一実施形
態による、スイッチ２０に結合されたシステム・ボード
・セット２９（１〜ｎ）のブロック図が示されている。
図示の実施形態における各システム・ボード・セット２
９（１〜ｎ）のシステム・ボード３０は、４つのプロセ
ッサ３６０（１〜４）を含んでおり、各プロセッサ３６
０（１〜４）は関連するメモリ３６１（１〜４）を有し
ている。一実施形態では、各プロセッサ３６０（１〜
４）をそれぞれのキャッシュ・メモリ３６２（１〜４）
に結合されている。他の実施形態では、各プロセッサ３
６０（１〜４）が複数の関連するメモリを有してよく、
１つまたは複数のキャッシュ・メモリのうちのいくつか
またはすべてがプロセッサ３６０（１〜４）内に存在し
てよい。一実施形態において、各キャッシュ・メモリ３
６２（１〜４）は分割キャッシュであってよく、キャッ
シュ・メモリ３６２（１〜４）の格納部分がプロセッサ
の外部に位置し、制御部分（たとえば、タグやフラグ）
がプロセッサ３６０（１〜４）内に存在してよい。
【００２７】プロセッサ３６０（１〜４）は、一実施形
態において、それぞれのメモリ３６１（１〜４）および
３６２（１〜４）にアクセスすると共に、他のプロセッ
サに関連するメモリにアクセスすることができる。一実
施形態では、異なる数のプロセッサおよびメモリを、実
装に応じて、任意の望ましい組合せで使用することがで
きる。一実施形態では、２つの５ポート・デュアル・デ
ータ・スイッチ３６５（１〜２）がプロセッサ／メモリ
対（たとえば、プロセッサ３６０（１〜２）／メモリ３
６１（１〜２）およびプロセッサ３６０（３〜４）／メ
モリ３６１（３〜４））をボード・データ・スイッチ３
６７に接続する。
【００２８】制限するわけではないが、図示の実施形態
における各システム・ボード・セット２９（１〜ｎ）の
入出力ボード３５は、１つまたは複数のＰＣＩスロット
３７２（１〜ｐ）に設置できる１つまたは複数のＰＣＩ
カードを管理するコントローラ３７０を含んでいる。図
示の実施形態において、入出力ボード３５は、１つまた
は複数の入出力スロット３７６（１〜ｏ）に設置できる
１つまたは複数の入出力カードを管理する第２のコント
ローラ３７４も含んでいる。入出力スロット３７６（１
〜ｏ）は光学カード、ネットワーク・カードなどを受け
入れることができる。入出力ボード３５は、一実施形態
において、内部ネットワーク（不図示）上でシステム制
御ボード１５（１〜２）と通信することができる。
【００２９】入出力ボード３５の２つのコントローラ３
７０、３７４は、一実施形態において、データ・スイッ
チ３７８に結合されている。拡張ボード４０内のスイッ
チ３８０は、一実施形態において、入出力ボード３５の
スイッチ３７８およびシステム・ボード・セット２９
（１〜ｎ）のスイッチ３６７から出力信号を受け取り、
システム・データ・インタフェース（ＳＤＩ）３８３に
供給する。ＳＤＩ３８３は、スイッチ２０ならびにシス
テム・ボード３０および入出力ボード３５との間のデー
タ・トランザクションを処理することができる。プロセ
ッサ３６０（１〜４）およびコントローラ３７０、３７
４からアドレス拡張キュー（ＡＸＱ）モジュール３８２
への独立のアドレス経路（点線で示されている）が図示
されている。図示の実施形態において、ＳＤＩ３８３
は、以下に詳しく説明するバッファ３８４を含んでい
る。ＡＸＱモジュール３８２はスイッチ２０ならびにシ
ステム・ボード３０および入出力ボード３５との間のア
ドレス・トランザクションおよび応答トランザクション
を処理することができる。
【００３０】一実施形態において、スイッチ２０は、シ
ステム・ボード・セット２９（１〜ｎ）の各拡張ボード
４０のＡＸＱモジュール３８２から供給されるそれぞれ
のデータ信号、アドレス信号、および制御信号を送信す
るデータ・スイッチ３８４と、アドレス・スイッチ３８
６と、応答スイッチ３８８とを含んでよい。したがっ
て、一実施形態において、各スイッチ２０は、ドメイン
内通信およびドメイン間通信を可能にする別々のデータ
経路、アドレス経路、および制御経路を形成する３つの
１８×１８クロスバー・スイッチを含んでよい。データ
信号、アドレス信号、および制御信号用に別々の経路を
使用すると、データ・トラフィックとアドレス・トラフ
ィックと制御信号トラフィックとの間の干渉を低減させ
ることができる。一実施形態において、スイッチ２０
は、毎秒約４３ギガバイトの帯域幅を与えることができ
る。他の実施形態では、スイッチ２０を使用してこれよ
りも大きなまたは小さな帯域幅を実現することができ
る。
【００３１】各システム・ボード・セット２９（１〜
４）内の様々な構成要素（たとえば、ＡＸＱモジュール
３８２、プロセッサ３６０（１〜４）、コントローラ３
７０、３７４）の配置および／または位置が設計上の選
択の問題であり、したがって、実装ごとに異なってよい
ことに留意されたい。さらに、本発明の範囲から逸脱せ
ずにこれよりも多いかまたは少ない構成要素を使用して
よい。
【００３２】１つはシステム・ボード・セット２９（１
〜ｎ）内レベル、１つはシステム・ボード・セット２９
（１〜ｎ）間レベルの２つの異なるレベルでキャッシュ
・コヒーレンスが実行されることがある。第１のレベル
に関しては、一実施形態では、ＭＥＳＩ（modified,exc
lusive,shared,and invalid）キャッシュ・コヒーレン
ス・プロトコルのような、従来のキャッシュ・コヒーレ
ンス・スヌーピング技術を使用して、各システム・ボー
ド・セット２９（１〜ｎ）内のキャッシュ・コヒーレン
スが実行される。そのため、プロセッサ３６０（１〜
ｎ）はシステム・ボード・セット２９（１〜ｎ）内の他
の装置にトランザクションをブロードキャストし、次い
で、適切な装置が所望の結果またはデータで応答する。
【００３３】システム・ボード・セット２９（１〜ｎ）
内の装置の数は比較的少ないので、要求が他の装置に共
通的にブロードキャストされる従来のコヒーレンス・ス
ヌーピング技術によって、所望の目的を十分に実現する
ことができる。しかし、システム１０は、各々が１つま
たは複数のプロセッサを有する多数のシステム・ボード
・セット２９（１〜ｎ）を含んでよいので、このような
要求を満たすにはメモリ・アクセスに多数のブロードキ
ャストが必要である。したがって、各拡張ボード４０の
ＡＸＱモジュール３８２により、一実施形態ではスケー
ラブル共用メモリ（ＳＳＭ）プロセッサを使用して、
（拡張ボード４０間の）システム・レベルで第２レベル
のコヒーレンスを実行することができる。
【００３４】ＡＸＱモジュール３８２は、一実施形態に
おいて、ホーム・エージェント３９０、要求エージェン
ト３９２、およびスレーブ・エージェント３９４に結合
された制御ユニット３８９を含んでいる。エージェント
３９０、３９２、３９４は、システム全体のコヒーレン
スを維持するようにまとまって動作することができる。
図示の実施形態において、ＡＸＱモジュール３８２の制
御ユニット３８９は、システム・ボード３０と入出力ボ
ード３５を相互接続すると共に、ＡＸＱモジュール３８
２内のホーム・エージェント３９０と要求エージェント
３９２とスレーブ・エージェント３９４を相互接続す
る。一実施形態において、拡張ボード４０を２つのドメ
イン間で分割した場合（すなわち、システムと１つのシ
ステム・ボード・セット２９（１〜ｎ）の入出力ボード
３０および３５はそれぞれの異なるドメインにある）、
ＡＸＱモジュール３８２の制御ユニット３８９は、シス
テム・ボード３０および入出力ボード３５を、一方を奇
数サイクルで、他方を偶数サイクルで別々に調停するこ
とができる。
【００３５】ＳＳＭプロセッサは、各拡張ボード４０の
制御を受けたデバイスがキャッシュ・ラインに対して実
行できることをデータに埋め込まれたＭタグを用いて制
御する。Ｍタグは、各システム・ボード・セット２９
（１〜ｎ）のキャッシュ３６２（１〜４）に格納するこ
とができる。以下の表１にはＭタグに関連付けることが
できる３種類の値が示されている。
【表１】
【００３６】前述のように、図示の実施形態では、従来
のＭＥＳＩキャッシュ・コヒーレンス・プロトコルだけ
でなく、Ｍタグ状態が使用される。たとえば、書込みを
行う場合、デバイスは、Ｍであると共にｇＭであるライ
ンのコピーを有する必要がある。ラインがｇＭでありＭ
ではない場合、拡張ボード４０内のトランザクションに
よってラインのステータスをＭにプロモートすることが
できる。ラインｇＭでない場合、前述のように、一実施
形態ではＳＳＭプロトコルを使用するキャッシュＡＸＱ
モジュール３８２によってリモート・トランザクション
を実行する必要がある。
【００３７】ＡＸＱモジュール３８２は、一実施形態に
おいて、ＳＳＭプロトコルを用いて最も最近に参照され
たメモリのラインに関する情報を保持するディレクトリ
・キャッシュ（ＤＣ）３９６を制御する。ＤＣ３９６
は、一実施形態において、スタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭ）などの揮発性メモリに格納
することができる。ＤＣ３９６は、所与の拡張ボード４
０に関連するキャッシュ可能なラインを保持するのに十
分なエントリ・スロットを有していないという点で部分
的なディレクトリである。後で詳しく説明するように、
ＡＸＱモジュール３８２は、ディレクトリ・キャッシュ
３９６内の選択されたエントリのステータスがたとえ
ば、更新されているときに、このエントリへのアクセス
を妨げるロッキング・モジュール３９８を制御する。
【００３８】ＤＣ３９６は、所与のシステム・ボード３
０のキャッシュ３６２（１〜４）のキャッシュ・ライン
に対応する所定数のディレクトリ・エントリをキャッシ
ュすることができる。ＤＣ３９６としては、合理的な数
の一般に使用されているメモリ・ブロックを概ねキャッ
シュできるように適切なサイズのものを選択してよい。
制限するわけではないが、図示の実施形態において、Ｄ
Ｃ３９６は３ウェイ・アソシエーティブ・キャッシュで
あり、並列に読み取ることのできる３つのＳＲＡＭで形
成されている。例示的な３ワイドＤＣエントリ４１０が
図４Ａに示されている。ＤＣ３９６１２、一実施形態で
は、複数の３ワイドＤＣエントリを含む。（集合的に
「セット」の一部と呼ぶ）４１０。所与のセット４１０
内の各ＤＣエントリは、アドレスのハッシュによってイ
ンデックス付けすることができる。
【００３９】図４Ａに示すように、一実施形態におい
て、３つのＤＣエントリ・フィールド４１５（０〜２）
の各々が、関連するアドレス・パリティ・フィールド４
２０（０〜２）を有する。図示の実施形態におけるアド
レス・パリティ・フィールド４２０（０〜２）は１ビッ
ト・フィールドであり、ＡＸＱモジュール３８２からデ
ィレクトリ・キャッシュ３９６に送られるアドレスにお
けるエラー検出を可能にする。ＡＸＱモジュール３８２
からディレクトリ・キャッシュ３９６に送られるアドレ
スにおけるエラーは、ＡＸＱモジュール３８２とディレ
クトリ・キャッシュ３９６との間の配線接続の障害、Ａ
ＸＱモジュール３８２またはディレクトリ・キャッシュ
３９６上のピンの障害などを含む、様々な理由のうちの
１つのために起こる。
【００４０】ディレクトリ・キャッシュのセット４１０
は、各々が図示の実施形態では４ビット・フィールドで
ある２つのエラー訂正符号（ＥＣＣ）フィールド４２５
（０〜１）を含む。エラーの場合、ＥＣＣフィールド４
２５（０〜１）により、ビット・エラーの数に応じて、
セット４１０に格納されているデータにおけるエラーを
補正することができる。たとえば、一実施形態では、Ｅ
ＣＣフィールド４２５（０〜１）のコンテンツを利用し
て単一ビット・エラーを検出し補正することができる。
【００４１】各３ワイドＤＣエントリ４１０は、３つの
ＤＣエントリ・フィールド４１５（０〜２）のうちのど
れが最も早く修正されたかを示すことのできるＬＲＭフ
ィールド４３０を含む。他の符号化技術を使用してよい
が、図示の実施形態では、ＬＲＭエントリを識別するの
に３ビットが使用されている。図示の実施形態で使用さ
れるＬＲＭ符号の例示的なリストを、以下の表２に示
す。
【表２】
【００４２】表２の例示的なＬＲＭ符号化方式に示すよ
うに、ＬＲＭフィールド４３０内のビットの様々な組合
せは、ＤＣ３９６内の３つのエントリ・フィールド４１
５（０〜２）が修正された順序を示している。たとえ
ば、数字「０００」（すなわち、表２の最初のエント
リ）は、エントリ・フィールド４１５（２）が最も早く
修正され（最も古い）、その後中間エントリ・フィール
ド４１５（１）が修正され、次いで第１のエントリ・フ
ィールド４１５（０）が修正され、すなわち、エントリ
・フィールド４１５（０）が最も遅く修正されたことを
示している。他の例として、数字「１０１」は、エント
リ・フィールド４１５（０）が最も早く修正され、その
後エントリ・フィールド４１５（２）が修正され、次い
でエントリ・フィールド４１５（１）が修正され、すな
わち、エントリ・フィールド４１５（１）が最も遅く修
正されたことを示している。後述のように、ＬＲＭフィ
ールド４３０は、一実施形態において、１つには、セッ
ト４１０が満杯になったときに、ＤＣ３９６の特定のセ
ット４１０のうちでどのＤＣエントリ・フィールド４１
５（０〜２）を犠牲にするかを判定するのに用いられ
る。
【００４３】そのように制限されないが、図示の実施形
態において、ディレクトリ・キャッシュ３９６内の各セ
ット４１０は、合計で１０８ビット、すなわち、９４ビ
ットのデータと、３ＬＲＭビットと、３アドレス・パリ
ティ・ビットと、８ＥＣＣビットとを含む。
【００４４】一実施形態では、図４Ｂ〜４Ｃに示すよう
に、２つの異なる種類のエントリ、共用エントリ４３５
および所有済みエントリ４３７をＤＣ３９６のエントリ
・フィールド４１５（０〜２）に格納することができ
る。所有済みエントリ４３７は、一実施形態において、
特定の拡張ボード４０がこの特定のエントリに対して読
取りアクセスと書込みアクセスの両方を行うことができ
ることを示す。共用エントリ４３５は、一実施形態にお
いて、１つまたは複数の拡張ボード４０が、この特定の
エントリに対して読取りアクセスを行うことはできる
が、書込みアクセスを行うことはできないことを示す。
【００４５】共用メモリ４３５は、一実施形態におい
て、識別子フィールド４４０と、マスク・フィールド４
４５と、アドレス・タグ・フィールド４５０とを含む。
識別子フィールド４４０は、図示の実施形態では、単一
ビット・フィールド４４０であり、ビット１に等しい場
合、格納されているキャッシュ・ラインがシステム１０
内のシステム・ボード・セット２９（１〜ｎ）の１つま
たは複数のプロセッサ３６０（１〜４）によって共用さ
れていることを示す。マスク・フィールド４４５は、最
大で「ｎ」ビットを有してよく（すなわち、各システム
・ボード・セット２９（１〜ｎ）ごとに１ビット）、シ
ステム・ボード・セット２９（１〜ｎ）のうちのどのシ
ステム・ボード３０がキャッシュ・ラインの共用コピー
を有しているかを一連のビットによって示す。アドレス
・タグ・フィールド４５０は、一実施形態において、対
応するキャッシュ・ラインのアドレス・フィールドの少
なくとも一部を格納することができる。
【００４６】所有済みエントリ４３７は、一実施形態に
おいて、識別子フィールド４５５と、所有者フィールド
４６０と、アドレス・タグ・フィールド４６５と、有効
フィールド４７０と、保持ビット・フィールド４７５と
を含む。識別子フィールド４５５は、一実施形態におい
て、単一ビット・フィールド４４０であり、ビット０に
等しい場合、格納されているキャッシュ・ラインがシス
テム１０内のシステム・ボード・セット２９（１〜ｎ）
の１つのプロセッサ３６０（１〜４）によって所有され
ていることを示す。所有者フィールド４６０は、キャッ
シュ・ラインの有効なコピーを保持するシステム・ボー
ド・セット２９（１〜ｎ）の特定の拡張ボード４０のＩ
Ｄを格納するように適合されている。アドレス・タグ・
フィールド４６５は、一実施形態において、対応するキ
ャッシュ・ラインのアドレス・フィールドの少なくとも
識別部分を格納するようにすることができる。たとえ
ば、タグ・フィールド４６５は、アドレスの上位ビット
で構成することができる。有効フィールド４７０は、一
実施形態において、ＤＣ３９６内の対応するエントリが
有効であるかどうかを示す。ＤＣ３９６内のエントリ
は、スタートアップ時、たとえば、システム１０または
システム１０内のドメインが最初に初期設定されるとき
には無効であってよい。
【００４７】次に、図５を参照すると、本発明の一実施
形態による、ディレクトリ・キャッシュ３９６（図３参
照）の各セット４１０（図４参照）にデータを格納する
方法の流れ図が示されている。ＡＸＱモジュール３８２
（図３参照）は、ディレクトリ・キャッシュ３９６のセ
ット４１０のエントリ４１５（０〜２）に格納すべきデ
ータを（５１０で）受け取る。データは、たとえば、１
つまたは複数のエントリをディレクトリ・キャッシュ３
９６に格納することが望ましいときに（５１０で）受け
取ることができる。本明細書で使用される「データ」の
語は、各セット４１０の１つまたは複数のエントリ・フ
ィールド４１５（１〜２）（図４Ａ参照）に格納されて
いる情報を指す。
【００４８】ＡＸＱモジュール３８２は、（５２０で）
受け取ったデータをどこに格納すべきかを示すディレク
トリ・キャッシュ・アドレスに基づいてこのデータの１
つまたは複数のアドレス・パリティ・ビットを（５２０
で）算出する。たとえば、ＡＸＱモジュール３８２は、
受け取ったデータをディレクトリ・キャッシュ３９６内
のどこに格納すべきかを示すアドレス位置に基づいて、
セット４１０のアドレス・パリティ・フィールド４２０
（０〜２）（図４参照）に格納するのに適切なアドレス
・パリティ・ビットを算出する。一実施形態において、
ディレクトリ・キャッシュ３９６のセット４１０のエン
トリ４１５（０〜２）に格納されているデータは、この
セット４１０内の他のエントリ４１５（０〜２）と同じ
アドレス・パリティ・ビットを有する。
【００４９】図示の実施形態におけるＡＸＱモジュール
３８２は、（５１０で）受け取ったデータおよびすでに
（５２０で）算出された１つまたは複数のアドレス・パ
リティ・ビットに基づいてＥＣＣ値を（５３０で）算出
する。一実施形態において、（５３０で）算出されるＥ
ＣＣ値は８ビットＥＣＣ値であってよく、このうちの４
ビットがＥＣＣフィールド４２５（０）に格納され、他
の４ビットがＥＣＣフィールド４２５（１）に格納され
る。
【００５０】ＡＸＱモジュール３８２は、ＥＣＣ値を
（５３０で）算出すると、データをフィールド４１５
（０〜２）に、アドレス・パリティ・ビットをアドレス
・パリティ・フィールド４２０（０〜２）に、ＥＣＣ値
をディレクトリ・キャッシュ３９６のセット４１０のＥ
ＣＣフィールド４２５（０〜１）を（５４０で）格納す
る。
【００５１】次に、図６Ａ〜６Ｂを参照すると、本発明
の一実施形態による、ディレクトリ・キャッシュ３９６
内の１つまたは複数のエラーを補正する方法の流れ図が
示されている。ＡＸＱモジュール３８２は、ディレクト
リ・キャッシュ３９６のセット４１０に格納されている
１つまたは複数のエントリに（６０５で）アクセスす
る。一実施形態において、格納されているエントリに
（６０５で）アクセスすることは、ＬＲＭビットと、ア
ドレス・パリティ・ビットと、ＥＣＣ値と、エントリ・
フィールド４１５（０〜２）に格納されているデータと
を含む、セット４１０の様々なフィールドのコンテンツ
を読み取ることを含んでよい。一実施形態において、セ
ット４１０全体のコンテンツに（６０５で）アクセスす
ることができる。いくつかのエントリ・フィールド４１
５（０〜２）には有効なデータが格納されておらず、し
たがって、単に０、１、またはそれらの無視できない何
らかの組合せを含む可能性があることを理解されたい。
【００５２】ＡＸＱモジュール３８２は、（６０５で）
アクセスされた１つまたは複数のエントリのコンテンツ
に基づいてＥＣＣ値を（６１０で）算出する。したがっ
て、一実施形態において、ＡＸＱモジュール３８２は、
エントリ・フィールド４１５（０〜２）、ＬＲＭフィー
ルド４３０、アドレス・パリティ・フィールド４２０
（０〜２）のコンテンツに基づいてＥＣＣ値を算出する
ことができる。
【００５３】ＡＸＱモジュール３８２は、（６１０で）
算出されたＥＣＣ値を、ＥＣＣフィールド４２５（０〜
１）に格納されているＥＣＣ値と（６１５で）比較す
る。ＥＣＣ値の（６１５での）比較に基づいて、ＡＸＱ
モジュール３８２は、ディレクトリ・キャッシュ３９６
において（６０５で）アクセスされたコンテンツに１つ
または複数のエラーが存在するかどうかを（６２０で）
判定する。アドレス・パリティ・ビット、ＬＲＭビッ
ト、またはディレクトリ・キャッシュ３９６のセット４
１０のエントリ４１５（０〜２）に格納されているデー
タにエラーが存在する可能性があることに留意された
い。
【００５４】エラーは存在しないと（６２０で）判定さ
れた場合、ＡＸＱモジュール３８２は、（６０５で）ア
クセスされたコンテンツにアドレス・パリティ・ビット
・エラーが存在するかどうかを（６２５で）判定する。
（６１０で）算出されたアドレス・ビットが、ＡＸＱモ
ジュール３８２によって（６０５で）エントリがアクセ
スされたアドレスに関連するパリティ・ビットに対応す
る場合、（６２５で）アドレス・パリティ・ビット・エ
ラーを判定することができる。アドレス・パリティ・ビ
ット・エラーは存在しないと（６２５で）判定された場
合、一実施形態において、ＡＸＱモジュール３８２は
（６３０で）他のオペレーションを継続することができ
る。
【００５５】ＡＸＱモジュール３８２は、セット４１０
において（６０５で）アクセスされたコンテンツにエラ
ーが存在すると（６２０で）判定した場合、そのエラー
が修正可能であると（６３５で）判定する。ＥＣＣビッ
トやパリティ・ビットなどの誤り検出技術および誤り補
正技術によってエラーを検出し補正することができない
場合、エラーを「補正できない」可能性がある。一実施
形態において、特定のエラーが「補正できる」かどうか
は、エラーが発見された後に補正する必要のあるエラー
・ビットの数に依存する。たとえば、図示の実施形態に
おいて、１ビット・エラーはＥＣＣ値を使用して修正可
能であるが、２ビット・エラーを補正することはできな
い（すなわち、８ビットＥＣＣ値を用いて単一ビット・
エラーを補正することはできるが、２ビット・エラーを
補正することはできない）。（６４０で）エラーが修正
可能であると判定されたと仮定すると、ＡＸＱモジュー
ル３８２はＥＣＣ値に基づいてエラーを補正する。（６
４５で）補正されたエラーは次いで、ディレクトリ・キ
ャッシュ３９６内の、ＡＸＱモジュール３８２によって
（６０５で）アクセスされた位置に（６４５で）再び格
納することができる。（６２５で）データを格納した
後、一実施形態において、ＡＸＱモジュール３８２は、
（６０５で）アクセスされたコンテンツにアドレス・パ
リティ・ビット・エラーが存在するかどうかを（６２５
で）判定する。
【００５６】アドレス・パリティ・ビット・エラーが存
在すると（６２５で）判定されるか、またはエラーが修
正不能であると（６３５で）判定された場合、ＡＸＱモ
ジュール３８２は、ディレクトリ・キャッシュ３９６に
おいて（６０５で）アクセスされたコンテンツを（６５
０で（図６Ｂ参照））無効化する。コンテンツを（６５
０で）無効化することは、一実施形態において、ディレ
クトリ・キャッシュ３９６から得たコンテンツを無視
し、情報を要求しているデバイスにキャッシュ・ミスを
示すことを含む。
【００５７】ＡＸＱモジュール３８２は、ディレクトリ
・キャッシュ３９６が様々な理由のうちの１つで動作不
能であるかまたは部分的に動作不能であるため、ディレ
クトリ・キャッシュ３９６を（６５５で）オフラインに
する。ディレクトリ・キャッシュ３９６は、一実施形態
において、ディレクトリ・キャッシュ３９６が利用不能
であることを示すビットをＡＸＱモジュール３８２にセ
ットすることによって（６５５で）オフラインにするこ
とができる。ディレクトリ・キャッシュ３９６がオフラ
インである間にドメインの性能が悪影響を受ける可能性
があるが、一実施形態において、ドメインはそれにもか
かわらず動作を継続することができる。ディレクトリ・
キャッシュ３９６が（６５５で）オフラインになった
後、ディレクトリ・キャッシュ３９６へのその後のアク
セスはすべて、ミスとみなされる。一実施形態では、デ
ィレクトリ・キャッシュ３９６が属するドメインまたは
拡張ボード４０（図３参照）がアクティブであるか、ま
たは動作している間、ディレクトリ・キャッシュ３９６
を（６５５で）動的にオフラインにすることができる。
【００５８】図示の実施形態において、ＡＸＱモジュー
ル３８２は、システム制御ボード１５（１〜２）（図１
参照）にエラー情報を（６６０で）供給する。エラー情
報には、障害の原因を示す情報を含めてよい。たとえ
ば、一実施形態において、ＡＸＱモジュール３８２は、
ディレクトリ・キャッシュ３９６の選択された部分に関
してアドレス・パリティ・ビットに障害があることを示
し、それによって、アドレスに関係する問題が存在する
可能性があることを示すことができる。他の例として、
ＡＸＱモジュール３８２は、ディレクトリ・キャッシュ
３９６の選択された部分に修正不能なエラーが存在する
ことを示し、それによって、たとえば、格納ＲＡＭに問
題があることを示すことができる。
【００５９】システム制御ボード１５（１〜２）は、Ａ
ＸＱモジュール３８２から（６６０で）供給されたエラ
ー情報に基づいてディレクトリ・キャッシュ３９６に対
する診断を（６７０で）実行することができる。この診
断試験は、ディレクトリ・キャッシュ３９６に関する１
つまたは複数の問題を解決するうえで助けになる。（６
７０で）実行された診断に基づいて（６７５で）ディレ
クトリ・キャッシュ３９６を修理することができる。い
くつかの例では、システム制御ボード１５（１〜２）は
識別された問題を解決することができる。他の例では、
システム制御ボード１５（１〜２）は、ディレクトリ・
キャッシュ３９６に関する問題の性質をシステム管理者
に示すことができる。この場合、システム管理者は、デ
ィレクトリ・キャッシュ３９６に関する未解決の問題を
解決することができる。
【００６０】一実施形態では、ディレクトリ・キャッシ
ュ３９６が属するドメインまたは拡張ボード４０がアク
ティブであるか、または動作している間、ディレクトリ
・キャッシュ３９６を（６７０で）試験し、（６７５
で）動的に修理することができる。
【００６１】ＡＸＱモジュール３８２は、ディレクトリ
・キャッシュ３９６を（６７５での）修理後に（６８０
で）オンラインにする。一実施形態において、ディレク
トリ・キャッシュ３９６は、システム１０内のドメイン
の他のリソースがディレクトリ・キャッシュ３９６を利
用できるかどうかを示すＡＸＱモジュール３８２内のビ
ットをリセットすることによって、オンラインにするこ
とができる。一実施形態では、ディレクトリ・キャッシ
ュ３９６が属するドメインまたは拡張ボード４０（図３
参照）がアクティブであるか、または動作している間、
ディレクトリ・キャッシュ３９６を（６８０で）動的に
オンラインにすることができる。
【００６２】例示を容易にするために、メモリ・アクセ
スに関する議論では「キャッシュ・ライン」が数回参照
される。この議論で使用される「キャッシュ・ライン」
が、システム１０内のキャッシュ３６２（１〜４）（図
３参照）から引き出される１つまたは複数の情報ビット
を含んでよいことを理解されたい。
【００６３】本明細書では１つまたは複数の実施形態を
ディレクトリ・キャッシュ３９６（図３参照）に関して
説明したが、本発明の１つまたは複数の実施形態が、メ
イン・メモリ、キャッシュ、ハード・ドライブなどを含
む他の格納デバイスに適用することもできることを理解
されたい。
【００６４】様々なシステム層、ルーチン、またはモジ
ュールは、実行可能な制御ユニット（制御ユニット３８
９（図３参照）など）であってよい。各制御ユニット
は、マイクロプロセッサ、マイクロコントローラ、デジ
タル信号プロセッサ、プロセッサ・カード（１つまたは
複数のマイクロプロセッサまたはコントローラを含
む）、あるいは他の制御デバイスまたは計算デバイスを
含んでよい。
【００６５】この議論で参照した格納デバイスは、デー
タおよび命令を格納する１つまたは複数のマシン可読記
憶媒体を含んでよい。この格納媒体は、ダイナミック・
ランダム・アクセス・メモリまたはスタティック・ラン
ダム・アクセス・メモリ（ＤＲＡＭまたはＳＲＡＭ）、
消去且つプログラム可能な読取り専用メモリ（ＥＰＲＯ
Ｍ）、電気的に消去且つプログラム可能な読取り専用メ
モリ（ＥＥＰＲＯＭ）、フラッシュ・メモリなどの半導
体メモリデバイス、固定ディスク、フロッピィ・ディス
ク、取外し可能なディスクなどの磁気ディスク、テープ
を含む他の磁気媒体、ならびにコンパクト・ディスク
（ＣＤ）やデジタル・ビデオ・ディスク（ＤＶＤ）など
の光学媒体を含む様々な形態のメモリを含んでよい。様
々なシステムにおける様々なソフトウェア層、ルーチ
ン、またはモジュールを構成する命令をそれぞれの格納
デバイスに格納することができる。このような命令がそ
れぞれの制御ユニットによって実行されると、対応する
システムが、プログラムされた動作を実行する。
【００６６】上記に開示した特定の実施形態は例示的な
実施形態に過ぎず、本発明は、本明細書内の教示の利益
を有する当業者に明らかな、それぞれ異なるが同等の方
法で修正し実施してよい。さらに、特許請求の範囲に記
載された制限を除いて、本明細書で図示した構造または
設計の詳細に対する制限は意図されていない。したがっ
て、上記に開示した特定の実施形態を変更または修正し
てよく、かつそのようなすべての変形が本発明の範囲お
よび趣旨の範囲内であるとみなされることは明白であ
る。したがって、本明細書で求められる保護は特許請求
の範囲に記載されているとおりである。
【図面の簡単な説明】
【図１】本発明の一実施形態によるシステムの模式的な
ブロック図である。
【図２】本発明の一実施形態による、図１のシステムで
使用できる例示的なドメイン構成のブロック図である。
【図３】本発明の一実施形態による、図１のシステムで
使用できる１つのシステム・ボード・セットの模式的な
ブロック図である。
【図４】本発明の一実施形態による、図１のシステムで
使用できる例示的なディレクトリ・キャッシュを示す図
である。
【図５】本発明の一実施形態による、図１のシステムの
ディレクトリ・キャッシュにエントリを格納する方法の
流れ図である。
【図６Ａ】本発明の一実施形態による、図１のシステム
のディレクトリ・キャッシュにおけるエラーを回復する
方法の流れ図である。
【図６Ｂ】本発明の一実施形態による、図１のシステム
のディレクトリ・キャッシュにおけるエラーを回復する
方法の流れ図である。
【符号の説明】
１０ システム １５（１〜２） システム制御ボード ２０、３６７、３８０ スイッチ ２１（１〜２）、５０（１〜ｎ） ライン ２２ システム・コントローラ・フェールオーバ・ソフ
トウェア ２９（１〜ｎ） システム・ボード・セット ３０ システム・ボード ３５ 入出力ボード ４０ 拡張ボード ３６０（１〜４） プロセッサ ３６１（１〜２） メモリ ３６２（１〜４） キャッシュ・メモリ ３６５（１〜２） ５ポート・デュアル・データ・スイ
ッチ ３７０ コントローラ ３７２（１〜ｐ） ＰＣＩスロット ３７４ 第２のコントローラ ３７６（１〜ｏ） 入出力スロット ３８６ アドレス・スイッチ ３８８ 応答スイッチ ３９０ ホーム・エージェント ３９２ 要求エージェント ３９４ スレーブ・エージェント ３９６ ディレクトリ・キャッシュ ４１０ ３ワイドＤＣエントリ ４１５（０〜２） ＤＣエントリ・フィールド ４２０（０〜２） アドレス・パリティ・フィールド ４３０ ＬＲＭフィールド ４３５ 共用エントリ ４３７ 所有済みエントリ ４４０、４５５ 識別子フィールド ４４５ マスク・フィールド ４５０ アドレス・タグ・フィールド ４６０ 所有者フィールド ４６５ タグ・フィールド ４７０ 有効フィールド ４７５ 保持ビット・フィールド
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/167 Ｇ０６Ｆ 15/167 Ｂ 15/177 ６７８ 15/177 ６７８Ａ (72)発明者 ドナルド・ケイン アメリカ合衆国・92129・カリフォルニア 州・サン ディエゴ・バーバイン ドライ ブ・9356 (72)発明者 ダニエル・ピイ・ドロギチェン アメリカ合衆国・92024・カリフォルニア 州・リューカディア・ハイメタス アベニ ュ・829 Ｆターム(参考） 5B005 JJ01 KK14 MM01 PP11 SS12 VV12 VV13 WW12 WW17 5B045 DD12 JJ02 JJ12 JJ38

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 システム内の格納デバイスに格納されて
    いるデータのエラーを検出し、 検出されたエラーが修正可能であるかどうかを判定し、 エラーが修正不能であると判定されたことに応答して、
    システム内の１つまたは複数のリソースが格納デバイス
    の少なくとも一部を利用できなくなるようにすることを
    含む方法。
  2. 【請求項２】 エラーを検出することが、誤り補正符号
    を使用してエラーを検出することを含む請求項１に記載
    の方法。
  3. 【請求項３】 検出されたエラーが修正可能であるかど
    うかを判定することが、検出されたエラーが多重ビット
    ・エラーであると判定することを含む請求項２に記載の
    方法。
  4. 【請求項４】 検出されたエラーが修正可能であるかど
    うかを判定することが、検出されたエラーがアドレス・
    パリティ・エラーであることを判定することを含む請求
    項１に記載の方法。
  5. 【請求項５】 格納デバイスの少なくとも一部を利用不
    能にすることが、システムが動作している間格納デバイ
    スの少なくとも一部を利用不能にすることを含む請求項
    １に記載の方法。
  6. 【請求項６】 エラーが修正不能であると判定されたこ
    とに基づいて格納デバイスを試験することをさらに含む
    請求項１に記載の方法。
  7. 【請求項７】 格納デバイスの試験に応答して格納デバ
    イスを修理することをさらに含む請求項６に記載の方
    法。
  8. 【請求項８】 格納デバイスが修理されたことに応答し
    て格納ユニットへのアクセスを動的に許可することをさ
    らに含む請求項７に記載の方法。
  9. 【請求項９】 格納デバイスがディレクトリ・キャッシ
    ュを含み、格納デバイスの少なくとも一部を利用不能に
    することが、ディレクトリ・キャッシュへのアクセス要
    求に応答してキャッシュ・ミスを生成することを含む請
    求項１に記載の方法。
  10. 【請求項１０】 少なくとも１つのエントリを格納する
    ように適合されているディレクトリ・キャッシュと、 ディレクトリ・キャッシュ内に少なくとも１つの修正不
    能なエラーが存在するかどうかを判定し、 エラーが修正不能であると判定されたことに応答してデ
    ィレクトリ・キャッシュをオフラインにするように適合
    されている制御ユニットとを備える装置。
  11. 【請求項１１】 ディレクトリ・キャッシュが３ウェイ
    ・アソシエーティブ・ディレクトリ・キャッシュである
    請求項１０に記載の装置。
  12. 【請求項１２】 制御ユニットが、エントリが多重ビッ
    ト・エラーを含むかどうかを判定する請求項１０に記載
    の装置。
  13. 【請求項１３】 エントリがアドレス・ビット・エント
    リであり、制御ユニットが、アドレス・パリティ・ビッ
    ト・エントリがエラーを含むかどうかを判定する請求項
    １２に記載の装置。
  14. 【請求項１４】 ディレクトリ・キャッシュがドメイン
    に関連付けされており、制御ユニットが、該ドメインが
    アクティブである間ディレクトリ・キャッシュをオフラ
    インにする請求項１０に記載の装置。
  15. 【請求項１５】 制御ユニットが、ディレクトリ・キャ
    ッシュがオフラインである間にディレクトリ・キャッシ
    ュへのアクセスを要求したデバイスにキャッシュ・ミス
    とする請求項１４に記載の装置。
  16. 【請求項１６】 制御ユニットが、エラーが修正不能で
    あると判定されたことに応答してディレクトリ・キャッ
    シュを試験する請求項１４に記載の装置。
  17. 【請求項１７】 制御ユニットが、ディレクトリ・キャ
    ッシュの試験に応答してディレクトリ・キャッシュを修
    理させる請求項１５に記載の装置。
  18. 【請求項１８】 制御ユニットが、ディレクトリ・キャ
    ッシュを修理させたことに応答してディレクトリ・キャ
    ッシュをオンラインにする請求項１５に記載の装置。
  19. 【請求項１９】 制御ユニットが、ディレクトリ・キャ
    ッシュを動的にオンラインにする請求項１８に記載の装
    置。
  20. 【請求項２０】 命令を含む１つまたは複数のマシン可
    読記憶媒体を備える製品であって、その命令が実行され
    たときに、プロセッサが、 ドメインの格納デバイスに格納されているデータの多重
    ビット・エラーを判定し、 多重ビット・エラーが判定されたことに応答して、ドメ
    インがアクティブである間ドメイン内の１つまたは複数
    のリソースから格納デバイスの少なくとも一部を分離す
    ることができる製品。
  21. 【請求項２１】 命令が実行されたときに、プロセッサ
    が、データの多重ビット・エラーを判定するためにＥＣ
    Ｃ誤り検査を実行することができる請求項２０に記載の
    製品。
  22. 【請求項２２】 命令が実行されたときに、プロセッサ
    が、格納デバイスが分離されたことに応答して格納デバ
    イスを動的に試験することができる請求項２０に記載の
    製品。
  23. 【請求項２３】 命令が実行されたときに、プロセッサ
    が、ドメイン内の格納デバイスを動的に復元することが
    できる請求項２０に記載の製品。
  24. 【請求項２４】 命令が実行されたときに、プロセッサ
    が、多重ビット・エラーの原因を示すことができる請求
    項２０に記載の製品。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008046701A (ja) * 2006-08-11 2008-02-28 Nec Computertechno Ltd マルチプロセッサシステム及びその動作方法
JP2008052550A (ja) * 2006-08-25 2008-03-06 Nec Computertechno Ltd マルチプロセッサシステム及びメモリコントロール／コヒーレンシ制御装置並びにコヒーレンシ保証方法
WO2012124094A1 (ja) * 2011-03-16 2012-09-20 富士通株式会社 ディレクトリキャッシュ制御装置、ディレクトリキャッシュ制御回路、およびディレクトリキャッシュ制御方法
JP2015530651A (ja) * 2012-12-17 2015-10-15 インスパー・エレクトロニック・インフォメーション・インダストリー・コーポレーション・リミテッド マルチプロセサシステムおよびマルチプロセサシステムの構成方法

Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6971041B2 (en) * 2002-03-04 2005-11-29 International Business Machines Corporation Cache entry error-correcting code (ECC) based at least on cache entry data and memory address
US7284151B2 (en) 2003-07-21 2007-10-16 Oracle International Corporation Conditional data access after database system failure
US20070022250A1 (en) * 2005-07-19 2007-01-25 International Business Machines Corporation System and method of responding to a cache read error with a temporary cache directory column delete
US7774658B2 (en) * 2007-01-11 2010-08-10 Hewlett-Packard Development Company, L.P. Method and apparatus to search for errors in a translation look-aside buffer
US8533384B2 (en) 2007-12-27 2013-09-10 Sandisk Enterprise Ip Llc Flash memory controller garbage collection operations performed independently in multiple flash memory groups
JP5224038B2 (ja) * 2008-02-27 2013-07-03 日本電気株式会社 コンピュータ装置、コンピュータ装置の運用継続方法及びプログラム
US8356239B2 (en) * 2008-09-05 2013-01-15 Freescale Semiconductor, Inc. Selective cache way mirroring
US8291305B2 (en) * 2008-09-05 2012-10-16 Freescale Semiconductor, Inc. Error detection schemes for a cache in a data processing system
US8145985B2 (en) * 2008-09-05 2012-03-27 Freescale Semiconductor, Inc. Error detection schemes for a unified cache in a data processing system
US8095831B2 (en) * 2008-11-18 2012-01-10 Freescale Semiconductor, Inc. Programmable error actions for a cache in a data processing system
US20110161783A1 (en) * 2009-12-28 2011-06-30 Dinesh Somasekhar Method and apparatus on direct matching of cache tags coded with error correcting codes (ecc)
US8365041B2 (en) 2010-03-17 2013-01-29 Sandisk Enterprise Ip Llc MLC self-raid flash data protection scheme
US8667323B2 (en) * 2010-12-17 2014-03-04 Microsoft Corporation Proactive error scan and isolated error correction
US8621276B2 (en) 2010-12-17 2013-12-31 Microsoft Corporation File system resiliency management
US8910020B2 (en) 2011-06-19 2014-12-09 Sandisk Enterprise Ip Llc Intelligent bit recovery for flash memory
US8909982B2 (en) 2011-06-19 2014-12-09 Sandisk Enterprise Ip Llc System and method for detecting copyback programming problems
US8793543B2 (en) 2011-11-07 2014-07-29 Sandisk Enterprise Ip Llc Adaptive read comparison signal generation for memory systems
US9048876B2 (en) 2011-11-18 2015-06-02 Sandisk Enterprise Ip Llc Systems, methods and devices for multi-tiered error correction
US8954822B2 (en) 2011-11-18 2015-02-10 Sandisk Enterprise Ip Llc Data encoder and decoder using memory-specific parity-check matrix
US8924815B2 (en) 2011-11-18 2014-12-30 Sandisk Enterprise Ip Llc Systems, methods and devices for decoding codewords having multiple parity segments
US9798623B2 (en) 2012-05-11 2017-10-24 Seagate Technology Llc Using cache to manage errors in primary storage
US9699263B1 (en) 2012-08-17 2017-07-04 Sandisk Technologies Llc. Automatic read and write acceleration of data accessed by virtual machines
US9501398B2 (en) 2012-12-26 2016-11-22 Sandisk Technologies Llc Persistent storage device with NVRAM for staging writes
US9612948B2 (en) 2012-12-27 2017-04-04 Sandisk Technologies Llc Reads and writes between a contiguous data block and noncontiguous sets of logical address blocks in a persistent storage device
US9239751B1 (en) 2012-12-27 2016-01-19 Sandisk Enterprise Ip Llc Compressing data from multiple reads for error control management in memory systems
US9454420B1 (en) 2012-12-31 2016-09-27 Sandisk Technologies Llc Method and system of reading threshold voltage equalization
US9003264B1 (en) 2012-12-31 2015-04-07 Sandisk Enterprise Ip Llc Systems, methods, and devices for multi-dimensional flash RAID data protection
US9329928B2 (en) 2013-02-20 2016-05-03 Sandisk Enterprise IP LLC. Bandwidth optimization in a non-volatile memory system
US9214965B2 (en) 2013-02-20 2015-12-15 Sandisk Enterprise Ip Llc Method and system for improving data integrity in non-volatile storage
US9870830B1 (en) 2013-03-14 2018-01-16 Sandisk Technologies Llc Optimal multilevel sensing for reading data from a storage medium
US9244763B1 (en) 2013-03-15 2016-01-26 Sandisk Enterprise Ip Llc System and method for updating a reading threshold voltage based on symbol transition information
US9092350B1 (en) 2013-03-15 2015-07-28 Sandisk Enterprise Ip Llc Detection and handling of unbalanced errors in interleaved codewords
US9236886B1 (en) 2013-03-15 2016-01-12 Sandisk Enterprise Ip Llc Universal and reconfigurable QC-LDPC encoder
US9367246B2 (en) 2013-03-15 2016-06-14 Sandisk Technologies Inc. Performance optimization of data transfer for soft information generation
US9009576B1 (en) 2013-03-15 2015-04-14 Sandisk Enterprise Ip Llc Adaptive LLR based on syndrome weight
US9136877B1 (en) 2013-03-15 2015-09-15 Sandisk Enterprise Ip Llc Syndrome layered decoding for LDPC codes
US10049037B2 (en) 2013-04-05 2018-08-14 Sandisk Enterprise Ip Llc Data management in a storage system
US9170941B2 (en) 2013-04-05 2015-10-27 Sandisk Enterprises IP LLC Data hardening in a storage system
US9159437B2 (en) 2013-06-11 2015-10-13 Sandisk Enterprise IP LLC. Device and method for resolving an LM flag issue
US9384126B1 (en) 2013-07-25 2016-07-05 Sandisk Technologies Inc. Methods and systems to avoid false negative results in bloom filters implemented in non-volatile data storage systems
US9524235B1 (en) 2013-07-25 2016-12-20 Sandisk Technologies Llc Local hash value generation in non-volatile data storage systems
US9043517B1 (en) 2013-07-25 2015-05-26 Sandisk Enterprise Ip Llc Multipass programming in buffers implemented in non-volatile data storage systems
US9235509B1 (en) 2013-08-26 2016-01-12 Sandisk Enterprise Ip Llc Write amplification reduction by delaying read access to data written during garbage collection
US9639463B1 (en) 2013-08-26 2017-05-02 Sandisk Technologies Llc Heuristic aware garbage collection scheme in storage systems
US9442670B2 (en) 2013-09-03 2016-09-13 Sandisk Technologies Llc Method and system for rebalancing data stored in flash memory devices
US9519577B2 (en) 2013-09-03 2016-12-13 Sandisk Technologies Llc Method and system for migrating data between flash memory devices
US9158349B2 (en) 2013-10-04 2015-10-13 Sandisk Enterprise Ip Llc System and method for heat dissipation
US9323637B2 (en) 2013-10-07 2016-04-26 Sandisk Enterprise Ip Llc Power sequencing and data hardening architecture
US9442662B2 (en) 2013-10-18 2016-09-13 Sandisk Technologies Llc Device and method for managing die groups
US9298608B2 (en) 2013-10-18 2016-03-29 Sandisk Enterprise Ip Llc Biasing for wear leveling in storage systems
US9436831B2 (en) 2013-10-30 2016-09-06 Sandisk Technologies Llc Secure erase in a memory device
US9263156B2 (en) 2013-11-07 2016-02-16 Sandisk Enterprise Ip Llc System and method for adjusting trip points within a storage device
US9244785B2 (en) 2013-11-13 2016-01-26 Sandisk Enterprise Ip Llc Simulated power failure and data hardening
US9152555B2 (en) 2013-11-15 2015-10-06 Sandisk Enterprise IP LLC. Data management with modular erase in a data storage system
US9703816B2 (en) 2013-11-19 2017-07-11 Sandisk Technologies Llc Method and system for forward reference logging in a persistent datastore
US9520197B2 (en) 2013-11-22 2016-12-13 Sandisk Technologies Llc Adaptive erase of a storage device
US9280429B2 (en) 2013-11-27 2016-03-08 Sandisk Enterprise Ip Llc Power fail latching based on monitoring multiple power supply voltages in a storage device
US9520162B2 (en) 2013-11-27 2016-12-13 Sandisk Technologies Llc DIMM device controller supervisor
US9122636B2 (en) 2013-11-27 2015-09-01 Sandisk Enterprise Ip Llc Hard power fail architecture
US9250676B2 (en) 2013-11-29 2016-02-02 Sandisk Enterprise Ip Llc Power failure architecture and verification
US9582058B2 (en) 2013-11-29 2017-02-28 Sandisk Technologies Llc Power inrush management of storage devices
US9092370B2 (en) 2013-12-03 2015-07-28 Sandisk Enterprise Ip Llc Power failure tolerant cryptographic erase
US9235245B2 (en) 2013-12-04 2016-01-12 Sandisk Enterprise Ip Llc Startup performance and power isolation
US9129665B2 (en) 2013-12-17 2015-09-08 Sandisk Enterprise Ip Llc Dynamic brownout adjustment in a storage device
US9549457B2 (en) 2014-02-12 2017-01-17 Sandisk Technologies Llc System and method for redirecting airflow across an electronic assembly
US9497889B2 (en) 2014-02-27 2016-11-15 Sandisk Technologies Llc Heat dissipation for substrate assemblies
US9703636B2 (en) 2014-03-01 2017-07-11 Sandisk Technologies Llc Firmware reversion trigger and control
US9348377B2 (en) 2014-03-14 2016-05-24 Sandisk Enterprise Ip Llc Thermal isolation techniques
US9485851B2 (en) 2014-03-14 2016-11-01 Sandisk Technologies Llc Thermal tube assembly structures
US9519319B2 (en) 2014-03-14 2016-12-13 Sandisk Technologies Llc Self-supporting thermal tube structure for electronic assemblies
US9454448B2 (en) 2014-03-19 2016-09-27 Sandisk Technologies Llc Fault testing in storage devices
US9448876B2 (en) 2014-03-19 2016-09-20 Sandisk Technologies Llc Fault detection and prediction in storage devices
US9390814B2 (en) 2014-03-19 2016-07-12 Sandisk Technologies Llc Fault detection and prediction for data storage elements
US9626399B2 (en) 2014-03-31 2017-04-18 Sandisk Technologies Llc Conditional updates for reducing frequency of data modification operations
US9390021B2 (en) 2014-03-31 2016-07-12 Sandisk Technologies Llc Efficient cache utilization in a tiered data structure
US9626400B2 (en) 2014-03-31 2017-04-18 Sandisk Technologies Llc Compaction of information in tiered data structure
US9697267B2 (en) 2014-04-03 2017-07-04 Sandisk Technologies Llc Methods and systems for performing efficient snapshots in tiered data structures
US9070481B1 (en) 2014-05-30 2015-06-30 Sandisk Technologies Inc. Internal current measurement for age measurements
US9645749B2 (en) 2014-05-30 2017-05-09 Sandisk Technologies Llc Method and system for recharacterizing the storage density of a memory device or a portion thereof
US9093160B1 (en) 2014-05-30 2015-07-28 Sandisk Technologies Inc. Methods and systems for staggered memory operations
US10114557B2 (en) 2014-05-30 2018-10-30 Sandisk Technologies Llc Identification of hot regions to enhance performance and endurance of a non-volatile storage device
US10656840B2 (en) 2014-05-30 2020-05-19 Sandisk Technologies Llc Real-time I/O pattern recognition to enhance performance and endurance of a storage device
US10146448B2 (en) 2014-05-30 2018-12-04 Sandisk Technologies Llc Using history of I/O sequences to trigger cached read ahead in a non-volatile storage device
US8891303B1 (en) 2014-05-30 2014-11-18 Sandisk Technologies Inc. Method and system for dynamic word line based configuration of a three-dimensional memory device
US9703491B2 (en) 2014-05-30 2017-07-11 Sandisk Technologies Llc Using history of unaligned writes to cache data and avoid read-modify-writes in a non-volatile storage device
US10162748B2 (en) 2014-05-30 2018-12-25 Sandisk Technologies Llc Prioritizing garbage collection and block allocation based on I/O history for logical address regions
US10656842B2 (en) 2014-05-30 2020-05-19 Sandisk Technologies Llc Using history of I/O sizes and I/O sequences to trigger coalesced writes in a non-volatile storage device
US10372613B2 (en) 2014-05-30 2019-08-06 Sandisk Technologies Llc Using sub-region I/O history to cache repeatedly accessed sub-regions in a non-volatile storage device
US9652381B2 (en) 2014-06-19 2017-05-16 Sandisk Technologies Llc Sub-block garbage collection
US9443601B2 (en) 2014-09-08 2016-09-13 Sandisk Technologies Llc Holdup capacitor energy harvesting

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0418648A (ja) * 1990-05-11 1992-01-22 Mitsubishi Electric Corp キャッシュを有するデータ処理装置及びそのデータアクセス方法
US5379415A (en) * 1992-09-29 1995-01-03 Zitel Corporation Fault tolerant memory system
JP2842809B2 (ja) * 1995-06-28 1999-01-06 甲府日本電気株式会社 キャッシュ索引の障害訂正装置
US5734814A (en) 1996-04-15 1998-03-31 Sun Microsystems, Inc. Host-based RAID-5 and NV-RAM integration
US6078995A (en) * 1996-12-26 2000-06-20 Micro Magic, Inc. Methods and apparatus for true least recently used (LRU) bit encoding for multi-way associative caches
US5867511A (en) * 1997-04-14 1999-02-02 International Business Machines Corporation Method for high-speed recoverable directory access
US5894487A (en) * 1997-07-15 1999-04-13 International Business Machines Corporation Error detection of directory arrays in dynamic circuits
US6480975B1 (en) * 1998-02-17 2002-11-12 International Business Machines Corporation ECC mechanism for set associative cache array
US6622267B1 (en) * 1999-12-08 2003-09-16 Intel Corporation Method and apparatus for detecting multi-hit errors in cache
US6725343B2 (en) * 2000-10-05 2004-04-20 Hewlett-Packard Development Company, L.P. System and method for generating cache coherence directory entries and error correction codes in a multiprocessor system
US6996674B2 (en) * 2001-05-07 2006-02-07 International Business Machines Corporation Method and apparatus for a global cache directory in a storage cluster

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008046701A (ja) * 2006-08-11 2008-02-28 Nec Computertechno Ltd マルチプロセッサシステム及びその動作方法
JP2008052550A (ja) * 2006-08-25 2008-03-06 Nec Computertechno Ltd マルチプロセッサシステム及びメモリコントロール／コヒーレンシ制御装置並びにコヒーレンシ保証方法
WO2012124094A1 (ja) * 2011-03-16 2012-09-20 富士通株式会社 ディレクトリキャッシュ制御装置、ディレクトリキャッシュ制御回路、およびディレクトリキャッシュ制御方法
JPWO2012124094A1 (ja) * 2011-03-16 2014-07-17 富士通株式会社 ディレクトリキャッシュ制御装置、ディレクトリキャッシュ制御回路、およびディレクトリキャッシュ制御方法
JP2015530651A (ja) * 2012-12-17 2015-10-15 インスパー・エレクトロニック・インフォメーション・インダストリー・コーポレーション・リミテッド マルチプロセサシステムおよびマルチプロセサシステムの構成方法

Also Published As

Publication number Publication date
KR20030033109A (ko) 2003-04-30
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