JPH0418648A - キャッシュを有するデータ処理装置及びそのデータアクセス方法 - Google Patents

キャッシュを有するデータ処理装置及びそのデータアクセス方法

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JPH0418648A
JPH0418648A JP2122463A JP12246390A JPH0418648A JP H0418648 A JPH0418648 A JP H0418648A JP 2122463 A JP2122463 A JP 2122463A JP 12246390 A JP12246390 A JP 12246390A JP H0418648 A JPH0418648 A JP H0418648A
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cpu
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JP2122463A
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Hiromasa Nakagawa
中川　博雅
Akira Yamada
朗 山田
Masayuki Hata
雅之 畑
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G06F12/0879—Burst mode

Landscapes

  • Memory System Of A Hierarchy Structure (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、キャッシュを有し、キャッシュミス時におい
てメモリンステムから複数のデータをキャッシュへ読込
む際のデータ転送に異常が発生した場合に、その後のｃ
ｐｏによる処理を高速実行可能なデータ処理装置及びそ
のデータアクセス方法に関する。
〔従来の技術〕
第３図はキャッシュを有する従来のデータ処理装置の一
例として、本願発明者らが先に出願した特願平２−１０
８３９号の発明のＣＰＵ及びキャッシュの周辺部の構成
を示すブロック図である。
この従来例では、ＣＰ［１１からの単一のデータのリド
アクセスに対してキヤツシユ２がキャッシュミスした際
に、メモリシステム３から複数のデータを転送するブロ
ック転送モードでのみメモリシステム３がアクセスされ
るように構成されている。
第３図において、参照符号ＩはＣＰＵ、２はキャッシュ
、３はメモリシステム、６はシステムバスバノファ、８
はマルチプレクサ、９はＡＮ１１論理回路、ＳＢはシス
テムバスである。
システムバスハノファ６はＣＰＵ及びキャッシュ２とシ
ステムバスＳＲとの間の共通のインクフェイスとして備
えられている。
これらのＣＰＵＩ、キャッシュ２及びシステムバスバフ
フッ６間において送受される信号は、制御信号、アドレ
ス信号、データ信号に大別される。
制御信号ＳＣａはＣＰＵＩ、キャッシュ２．システムバ
スバノファ６間の双方向共通制御信号として利用される
。一方、ＣＰ［＋１がバスマスクである場合にのみ使用
される制御信号５ＣｂｌはＣＰＵとキャッシュ２との間
の双方向信号及びＣＰ［Ｉｌとシステムバスバッファ６
との間の双方向信号として利用される。
ＣＰＵへ入力される制御信号５Ｃｂ１４はキャッシュ２
から出力されるレディ信号５Ｃｂ１２とメモリシステム
３からシステムバスバソファ６を経由して出力されるレ
ディ信号５Ｃｃ１２とのＡＮＤ論理回路９によるＡＮＤ
信号であり、データの転送終了をにＰＵＩへ伝えるため
に使用される。
なお、レディ信号５Ｃｂ１２は、キャツシュヒツトした
場合にはキャツシュヒツト信号として使用される。
制御信号５Ｃｃ１５は、メモリシステム３に対するリー
ドアクセス時にバスアクセス異常、たとえばそのリード
アクセス動作が不適切なアクセスであったような異常が
発生したことを表すバスアクセス異常信号であり、レデ
ィ信号５Ｃｃ１２と同様にシステムバスハソフプ６から
ＣＰＵ及びキャッシュ２へ出力される。
信号ＳＣｅはキャッシュ２からメモリシステム３への動
作許可信号である。信号ＳＣｆはＣＰＵに対して新たな
ハスサイクルの実行を中止させてアドレス信号あるいは
ハス制御信号を起動させないようにキャッシュ２からＣ
ＰＵＩを制御するための信号である。
アドレス信号Ａ［１１はＣＰＵＩからキャッシュ２及び
システムバスバノファ６へ伝えられる。ＣＰＵがバスマ
スクである場合にのみ使用されるアドレス信号ＡＤ２は
ＣＰＵＩからキャッシュ２及びマルチプレクサ８へ伝え
られる。キャッシュ２がバスマスクである場合にのみ使
用されるアドレス信号ＣＡＤ２はキャッシュ２からマル
チプレクサ８へ伝えられる。
キャッシュ２から出力されるマルチプレクサ制御信号Ｓ
Ｃ２に従って、マルチプレクサ８はアドレス信号ＡＤ２
とＣＡＤ２との内のいずれか一方を選択してアドレス信
号ＡＤ３としてシステムバスバソファ６へ出力する。
なお、データ信号ＳＤは、ＣＰＵＩ　、キャツシュ２シ
ステムバスバノフア６相互間において双方向共通信号と
して利用される。また、φはＣＰＵＩ及びキャッシュ２
に与えられるクロックである。
このような構成の従来のキャッシュシステムにおいて、
ＣＰ［１１がキャッシュ２を使用し、キヤ、シュヒノト
及びキャッシュミスした場合の動作について、第４図及
び第５図のタイミングチャートを参照して以下に説明す
る。なお以下の説明では、ＣＰＩＩＩのアクセスはキャ
ッシュ２に対して行われていることを前提としているの
で、制御信号ＳＣａはキャッシュ２を有効な状態にして
いるものとする。
ＣＰｔｌｌは、第４図に示す如きクロツクφのタイミン
グＴｌ−７４（第４図ではＴ１２３４　として示されて
いる）を１バスサイクルとしており、単一データのリー
ドアクセスに際しては、ウェイト無しの２バスサイクル
でその動作が完了する。
第４図は、ＣＰＵＩからの単一データのキャッシュ２に
対するリードアクセスに際して、キャツシュヒツトした
場合のノーウェイト動作の実行状態を示すタイミングチ
ャートである。
また第４図において、［ＣＰ旧→］は、ＣＰ旧から出力
される信号を示しており、アドレス信号ＡＤＩ（アドレ
ス値゛ｍ”）はアドレス上位２８ビツトを、アドレス信
号ＡＤ２（アドレス値“ｎ″）はアドレス下位２ビ、ト
をそれぞれ示している。
制御信号５ＣｂｌＯ，５Ｃｂｌｌは共に制御信号５Ｃｂ
ｌに含まれる信号である。前者の５ＣｂｌＯはＣＰＵＩ
が外部デバイスに対してバスアクセスを開始することを
知らせるためにタイミングＴ１の立上がり　（以下、Ｔ
１↑にて表す）時点から１バスサイクルに互ってアサー
トされる。後者の５Ｃｂｌｌはデータの確定を期待する
信号であり、制御信号５ＣｂｌＯがアサートされている
バスサイクル中のタイミングＴ４の立上がり時点からア
サートを開始する。
一方、［キャッシュ２→］は、キャッシュ２から出力さ
れる信号を示しており、キャソシュヒ。
トした場合にキャツシュヒツトを示すレディ信号５Ｃｂ
１２　、データ信号ＳＤ、メモリシステム３に対してそ
の動作の許可を要求する制御信号ＳＣｅ、キヤ・７シユ
２がＣＰＵＩに対して新たなバスサイクルの起動を停止
させる制御信号ＳＣｆ及びマルチプレクサ８を制御する
信号ＳＣ２等が含まれる。
なおこの際、キャッシュ２はバスマスクにはなっていな
いので、マルチプレクサ８を制御する信号ＳＣ２及びメ
モリシステム３に対して動作の許可を要求する制御信号
ＳＣｅはネゲートされた状態になっている。
リードキャツシュヒツト時の従来のデータ処理装置の動
作は以下の如くであり、第４図はそのタイミングチャー
トである。
ＣＰＵＩにより信号５ｃｂｉｏがアサートされ、次のア
ドレス信号ＡＤ１．　ＡＤ２の出力が開始されるバスサ
イクルをキャッシュ２のステー１−５ＲＩと称する。こ
のキャッシュ２のステー）　５ＲＩＯ間にキャッシュ２
がヒントしたか否かが判断される。この判定の結果、キ
ャンシュヒントであれば、次のバスサイクルであるステ
ート５Ｒ２Ｈの間にキャツシュヒツト信号であるレディ
信号５Ｃｂ１２がアサートされる。
このレディ信号５Ｃｂ１２がＯＲ回路９を介してレディ
信号５Ｃｈ１４としてＣＰＵＩに与えられると共に、ブ
タ信号ＳＤがアサートされることによりキャッシュ２か
らＣＰＵＩへデータが転送される。
次に、キャッシュミスしてＣＰＩＩＩからリードアクセ
ス要求があった単一データを含む４ワードのデクがリー
ドされる場合の従来のデータ処理装置の動作手順につい
て説明する。
キャッシュ２がキャッシュミスが発生したと判定すると
、ＣＰ旧がリードアクセスした単一データを含む４ワー
ドのデータがシステムハスＳＢに接続されているメモリ
システム３からラウントロピン方式でリードされる。
この動作を第５図のリードキャッシュミス時のタイミン
グチャートに示す。なお、図中の各制御信号はローアク
ティブである。
まず、０２口１からリードアクセス要求があったステー
トＳＲＩにおいて、キャッシュ２はキャッシュミスと判
定すると、次のバスサイクルであるステートＳＲ２Ｍ以
降においてはキャツシュヒツト信号であるレディ信号５
Ｃｂ１２はアサートせず、システムバスバッファ６に対
する制御信号ＳＣｅをアサートしてメモリシステム３に
対してリード動作の起動をかける。
キャッシュ２は、マルチプレクサ８に対するマルヂプレ
クサ制御信号ＳＣ２をアサートシ、キヤ。
シュ２から出力されるアドレス信号ＣＡＤ２　（ＣＰｔ
ｌｌによりアクセスされたアドレス値ｍｎ＋＋）をアド
レス信号ＡＤ３としてシステムバスバ・２フア６へ出力
する。
このアドレスに対してメモリシステム３から転送されて
来たレディ信号５ＣＣ１２はキヤ・ノシュ２へ入力され
ると共に、ＡＮＤ論理回路９からＣＰＵＩヘレディ信号
５Ｃｂ１４として入力される。
この際、現在のバスサイクルのステー）　ＳＲ２Ｍにお
いてＣＩ’ＵＩに対して新たなバスサイクルの起動を停
止させる制御信号ＳＣ，ｆがアサートされる。
システムバスハソファ６からのレディ（を号５ｃｃ１２
とデータ信号ＳＤとが共にアサートされると、ＣＰＵＩ
とキャッシュ２とはタイミングＴ３↓において同時にサ
ンプリングし、データをリードする。なおこの際、メモ
リシステム３からのリード応答が遅い場合には、レディ
信号５Ｃｃ１２のアサートを遅延させることによりＣＰ
旧とキャッシュ２とのデータリードを遅らせることが可
能である。そして、ＣＰＵＩは制御信号５ｃｂｌｌをネ
ゲートすることにより、アクセス対象のデータ、即ちリ
ードアクセス要求があった単一データのリードアクセス
を終了する。
この時点では上述の如く既にキャッシュ２からの制御信
号ＳＣｆはアサートされているので、次の新たなバスサ
イクルはアサートされず、アドレス信号ＭＤＩ、　ＡＤ
２は共に以前の値“ｍ″、”ｎ”を保持している。この
間、ＣＰ旧は内部処理、たとパイプライン処理等の実行
を継続することが可能である。
この後、キャッシュ２はアドレス信号ＣＡＤ２を１バス
サイクル単位でラウントロピン方式により”ｎ（１″、
“ｎ＋２”、“ｎ＋３″と順次インクリメントしつつメ
モリシステム３をアクセスしてそれぞれに対応する第２
．第３．第４ワード目のデータをリードする。
なお、キャッシュ２はアドレス（３号ＣＡＤ２としてｎ
＋３″を出力している間に、次のバスサイクルからのＣ
ＰＵＩによる通常のアクセスを可能とすべく制御信号Ｓ
Ｃｆをネゲートし、第４ワード目のデータを読込んだ後
に制御信号ＳＣｅをネゲートしてアドレス信号ＣＡＤ２
の出力を停止する。
以上が前述の特願平２−１０８３９号の発明の動作であ
るが、ここでたとえばメモリシステム３がパリティチエ
ツク機能を有している場合に、キャッシュ２がキャッシ
ュミスしてメモリシステム３からラウントロピン方式に
より４ワードのデータをリードする際に、ＣＰＵＩから
出力されていアドレス信号＾Ｄ１ｃｍ″）とキャッシュ
２から出力されているアドレス信号ＣＡＤ２（“ｎ”）
とにて決定される第１ワドのアクセス時にメモリシステ
ム３から出力されたデータのパリティチエツク結果がエ
ラーであった場合の動作について、第６図のタイミング
チャドを参照して説明する。
エラー発生に対して、第６図のタイミングチャートに示
す如く、メモリシステム３はシステムバスバノファ６か
ら出力される異常バスアクセス信号５Ｃｃ１５とレディ
信号５ＣＣ１２とがアサートされた状態でＣＰ旧とキャ
ッシュ２とに与えられる。
上述のような両信号５Ｃｃ１５．５Ｃｃ１２のアサート
により、ＣＰ旧がアクセスしたデータはキャッシュ２も
同時にリードするが、ＣＰ旧が異常バスアクセスを検出
した時点でそのデータを無効とした上で異常バスアクセ
スに対する所定の処理を実行する必要がある。
一方、キャッシュ２は第１ワード目のデータが異常バス
アクセスであったと判断し、ブロック転送モードでリー
ドされる４ワードのデータはキャツシュ２内部には格納
されることなしに無効化する必要がある。しかし上述の
従来例では、キャッシュ２はブロック転送モードにおい
て第１ワードで異常バスサイクル信号が入力されても、
そのまま４ワードのデータを連続して空読みするために
アドレス信号ＣＡＤ２をラウントロピン方式により“ｎ
＋１″、　”ｎ＋２”、“ｎ＋３”　と順にインクリメ
ントしつつ出力する。この間、ＣＰＵＩはキャッシュ２
が制御信号ＳＣｆをアサートし続けているために異常バ
スアクセス処理を実行することは出来ない。
［発明が解決しようとする課題〕 上述のように従来のデータ処理装置では、ＣＰＵＩはキ
ャッシュ２に対して華−のデータをリードアクセスした
際にキャッシュミスして第１ワードのデータをリードし
た場合、メモリンステム３からの異常バスアクセス応答
に対してＣＰＵＩはキヤ、シュ２が４ワードのブロック
転送の残りの３ワードを空読みしてしまうまでは動作不
能な状態に陥る。
また、キャッシュ２はブロック転送中であるために残り
の３ワードの無効なデータを空読みしてしまい、このた
めバスサイクルを無駄に消費する等の種々の問題がある
。
〔課題を解決するための手段〕
本発明のデータアクセス方法及びデータ処理装置は、Ｃ
Ｐｕによるアクセス対象のデータがキャッシュに記憶さ
れていない場合に、アクセス対象のデータを先頭とする
所定数のデータをＣＰ［Ｉがメモリから読出す所謂ブロ
ック転送方式のデータアクセス方法であって、アクセス
対象のデータの転送に際して異常が発生した場合には、
キャッシュはアクセス対象のデータを読込まず、ＣＰＵ
はメモリから読出されるべき残りのデータの読出しを停
止する。
また本発明のデータ処理装置は、ＣＰＵによるアクセス
対象のデータがキャッシュに記憶されていない場合に、
アクセス対象のデータを先頭とする所定数のデータをＣ
ＰＬＩがメモリから読出す所謂ブロック転送方式のデー
タ処理装置であって、アクセス対象のデータの転送に際
して異常が発生したことを検出する検出手段と、キャッ
シュによるメモリからのアクセス対象のデータの読込み
を停止させる手段と、ＣＰＵによる残りのデータのメモ
リからの読出しを停止させる手段とを備えている。
〔作用〕
本発明のデータアクセス方法及びデータ処理装置では、
アクセス対象のデータの転送に際して異常が発生した場
合には、キャッシュによるメモリからのアクセス対象の
データの読込みが停止され、またＣＰＵによる残りのデ
ータのメモリからの読出しも停止され、ＣＰＵは発生し
た異常に対処するための処理を直ちに実行することが可
能になる。
（以　下　余　白） 〔発明の実施例〕 以下、本発明をその実施例を示す図面に基づいて詳述す
る。
第１図は本発明のデータ処理装置の一構成例のＣＰＵＩ
及びキャッシュ２の周辺部の構成を示したブロック図で
ある。なお本発明では、ｃｐｕｉからの単一データのリ
ードアクセスに対してキャッシュ２がキャッシュミスし
た際に、メモリシステム３から複数のデータが転送され
るブロック転送でのみメモリシステム３がアクセスされ
る構成を採っている。また、第１図に示した構成は第３
図に示した従来例と類似しているが、キャツシュ２内部
に、ブロック転送モードの第１ワードのデータの転送中
に外部メモリシステム３からのレディ信号５Ｃｃ１２と
異常バスアクセス信号５Ｃｃ１５との状態を検出するこ
とにより、それ以降のブロック転送モードを中止させる
機能を備えている。
第１図において、参照符号１はＣＰＵ、２はキャッシュ
、３はメモリシステム、６はシステムバスバ・７フア、
８はマルチプレクサ、９はへＮＤ論理回路、ＳＢはシス
テムバスである。
システムバスバ・７フア６はＣＰＵ１及ヒキヤソシユ２
とシステムバスＳＢとの間の共通のインクフェイスとし
て備えられている。
これらのＣＰＵＩ、キャッシュ２及びシステムバスバッ
ファ６間において送受される信号は、制御信号、アドレ
ス信号、データ信号に大別される。
制御信号ＳＣａはＣＰＵＩ、キャッシュ２．システムバ
スバフフ７６間の双方向共通制御信号として利用される
。一方、ＣＰＵＩがバスマスクである場合にのみ使用さ
れる制御信号５ＣｂｌはＣＰＵＩとキャッシュ２との間
の双方向信号及びＣＰｔ１ｌとシステムバスバソファ６
との間の双方向信号として利用される。
ｃｐｕｉへ入力される制御信号５Ｃｂ１４はキャッシュ
２から出力されるレディ信号５Ｃｂ１２とメモリシステ
ム３からシステムバスバノファ６を経由して出力される
レディ信号５Ｃｃ１２とのＡＮＤ論理回路９によるＡＮ
Ｄ信号であり、データの転送終了をＣＰＵＩへ伝えるた
めに使用される。
なお、レディ信号５Ｃｂ１２は、キヤ、ンユヒ、トした
場合にはキャツシュヒツト信号として使用される。
制御信号５Ｃｃ１５は、メモリシステム３に対するリー
ドアクセス時にハスアクセス異常、たとえばそのリード
アクセス動作が不適切なアクセスであったような異常が
発生したことを表すバスアクセス異常信号であり、レデ
ィ信号５Ｃｃ１２と同様にシステムバスハノファ６から
ＣＰ旧及びキャッシュ２へ出力される。
信号ＳＣｅはキャッシュ２からメモリシステム３への動
作許可信号である。信号ＳＣｆはＣＰ旧に対して新たな
バスサイクルの実行を中止させてアドレス信号あるいは
バス制御信号を起動させないようにキャッシュ２からＣ
ＰＵＩを制御するための信号である。
アドレス信号ＭＤＩはＣＰ旧からキャッシュ２及びシス
テムバスバノファ６へ伝えられる。０８口１がバスマス
クである場合にのみ使用されるアドレス信号ＡＤ２はＣ
ＰＵＩからキャッシュ２及びマルチプレクサ８へ伝えら
れる。キャッシュ２がバスマスクである場合にのみ使用
されるアドレス信号ＣＡＤ２はキャッシュ２からマルチ
プレクサ８へ伝えられる。
キャッシュ２から出力されるマルチプレクサ制御信号Ｓ
Ｃ２に従って、マルチプレクサ８はアドレス信号ＡＤ２
とＣＡＤ２との内のいずれか一方を選択してアドレス（
ｇ号ａｏ３としてシステムバスバッファ６へ出力する。
なお、データ信号ＳＤは、ＣＰＵＩ　、キャッシュ２゜
システムバスバッファ６相互間において双方向共通信号
として利用される。また、φはＣＰ旧及びキャッシュ２
に与えられるクロックである。
ところで、本発明のデータ処理装置では前述の如くキャ
ツシュ２内部に、ブロック転送モードの第１ワードのデ
ータ、即ちＣＰＵＩによるアクセス対象のデータの転送
中に外部メモリシステムからのレディ信号５Ｃｃ１２と
異常バスアクセス信号５Ｃｃ１５との状態を検出するこ
とにより、それ以降のブロック転送モードを中止さゼる
機能を備えている。
以下、具体的に説明する。
本発明のデータ処理装置のキャッシュ２内には異常バス
アクセス検出回路１０．　　ＳＣｅ制御回路１１３Ｃ２
制御回路１２及びＳＣｆ制御回路１３が備えられている
。異常バスアクセス検出回路１０はレディ信号５Ｃｃ１
２と異常バスアクセス信号５Ｃｃ１５とを入力とし、両
者がアサートされている場合に異常バスアクセスである
ことを検出し、バスアクセス中止信号ＣＴＳを出力して
上述のＳＣｅ制御回路１１．　　ＳＣ２制御回路１２及
びＳＣｆ制御回路１３に与える。
異常バスアクセス検出回路１０は具体的にはたとえば、
２人力のＯＲ論理回路１０１にて構成され、両人力にレ
ディ信号５Ｃｃ１２と異常バスアクセス信号５Ｃｃ１５
とが与えられている。そして、両人力信号レディ信号５
Ｃｃ１２と異常パスアク七ス信号５Ｃｃ１５とが共にア
サート状態、即ち共にローレベルである場合にそのロー
アクティブの出力信号、即ちバスアクセス中止信号ＣＴ
Ｓをアサートする。
ＳＣｅ制御回路ＩＬ　　ＳＣ２制御回路１２及びＳＣｆ
制御回路１３は異常バスアクセス検出回路１０からバス
アクセス中止信号ＣＴＳが与えられた場合にはそれぞれ
信号ＳＣｅ、　ＳＣ２及びＳＣｆをネゲートする。
各制御回路１１．１２．１３は具体的にはたとえば、共
に２人力のＯＲ論理回路Ｉｌｌ、　１２１．１３１にて
構成されており、各ＯＲ論理回路＋１１．．１２１．１
３１の一方の入力にはバスアクセス中止信号ＣＴＳが、
また他方の入力には信号ＳＣｅ、　ＳＣ２及びＳＣｆが
それぞれ与えられている。従って、各制御回路１１．１
２．１３はバスアクセス中止信号ＣＴＳがアサートされ
ている場合にはそれぞれ信号ＳＣｅ、　ＳＣ２及びＳＣ
ｆを強制的にネゲートする。
このような構成の本発明のキャッシュシステムにおいて
、ＣＰＵＩがキャッシュ２を使用し、キャツシュヒツト
及びキャッシュミスした場合の動作について、第４図及
び第５図のタイミングチャートを参照して以下に説明す
る。なお、以下の説明では、ＣＰ旧のアクセスはキャッ
シュ２に対して行われていることを前提としているので
、ルＩ御信号ＳＣａはキャッシュ２を有効な状態にして
いるものとする。また、異常バスアクセス検出回路ＩＯ
の出力信号であるバスアクセス中止信号ＣＴＳがアサー
トされることもない。
ＣＰＵＩは、第４図に示す如きクロックφのタイミング
Ｔ１〜Ｔ４　（第４図ではＴ１２３４　として示されて
いる）を１バスサイクルとしており、華−データのリー
ドアクセスに際しては、ウェイト無しの２バスサイクル
でその動作が完了する。
第４図は、ＣＰＵＩからの単一データのキャッシュ２に
対するリードアクセスに際して、キャノシュヒ・７］・
した場合のノーウェイト動作の実行状態を示すタイミン
グチャートである。
また第４図において、［ＣＰＵ１−］は、ｃｐｕｉから
出力される信号を示しており、アドレス信号ＭＤＩ（ア
ドレス値“ｍ″）はアドレス上位２８ビツトを、アドレ
ス信号ＡＤ２　（アドレス値“ｎ″）はアドレス下位２
ビツトをそれぞれ示している。
制御信号５ＣｂｌＯ，５Ｃｂｌｌは共に制御信号５Ｃｂ
ｌに含まれる信号である。前者の５ＣｂｌＯはＣＰ旧が
外部デバイスに対してバスアクセスを開始することを知
らせるためにタイミングＴＩの立上がり　（以下、Ｔ１
↑にて表す）時点から１バスサイクルに亙ってアサート
される。後者の５Ｃｂ１１はデータの確定を期待する信
号であり、制御信号５ＣｂｌＯがアサートされているバ
スサイクル中のタイミングＴ４の立上がり時点からアサ
ートを開始する。
一方、［キャッシュ２−］は、キャッシュ２から出力さ
れる信号を示しており、キャツシュヒツトした場合にキ
ヤノンユヒノトを示すレディ信号５Ｃｂ１２　、データ
信号ＳＤ、メモリシステム３に対してその動作の許可を
要求する制御信号ＳＣｅ、キャッシュ２がＣＰ［Ｉｌに
対して新たなバスサイクルの起動を停止させる制御信号
ＳＣｒ及びマルチプレクサ８を制御する信号ＳＣ２等が
含まれる。
なおこの際、キャッシュ２はバスマスクにはなっていな
いので、マルチプレクサ８を制御する信号ＳＣ２及びメ
モリシステム３に対して動作の許可を要求する制御信号
ＳＣｅはネゲートされた状態になっている。
リードキャツシュヒツト時の本発明のデータ処理装置の
動作は以下の如くであり、第４図はそのタイミングチャ
ートである。
ＣＰＵＩにより信号５ＣｂｌＯがアサートされ、次のア
ドレス信号へ旧、　ＡＤ２の出力が開始されるバスサイ
クルをキャッシュ２のステートＳＲＩ　と称する。この
キャッシュ２のステートＳＲＩの間にキャッシュ２がヒ
ツトしたか否かが判断される。この判定の結果、キャッ
シュヒントであれば、次のバスサイクルであるステート
５Ｒ２Ｈの間にキャッシュヒント信号であるレディ信号
５Ｃｂ１２がアサートされる。
このレディ信号５Ｃｂ１２がＡＮＤ回路９を介してレデ
ィ信号５Ｃｂ１４としてＣＰＵＩに与えられると共に、
データ信号ＳＤがアサ−１−されることによりキャッシ
ュ２からｃｐｕｉヘデータが転送される。
以上のキャツシュヒツト時の動作は前述の従来例と同様
である。
次に、キャッシュミスしてＣＰＩＩＩからリードアクセ
ス要求があった単一データを含む４ワードのブタがリー
ドされる場合の本発明のデータ処理装置の動作手順につ
いて説明する。
キャッシュ２がキャッシュミスが発生したと判定すると
、ＣＰ旧がリードアクセスした単一データを含む４ワー
ドのデータがシステムハスＳＲに接続されているメモリ
システム３からラウントロピン方式でリードされる。
この動作を第５図のリードキャッシュミス時のタイミン
グチャートに示す。なお、図中の各制御信号はローアク
ティブである。また、この第５図のタイミングチャート
においても、異常バスアクセス検出回路１０の出力信号
であるハスアクセス中止信号ＣＴＳがアサートされるこ
とはない。
まず、ｃｐｕｉからリードアクセス要求があったステー
トＳＲＩにおいて、キャッシュ２はキャッシュミスと判
定すると、次のバスサイクルであるステーｌｓＲ２Ｍ以
降においてはキャツシュヒツト信号であるレディ信号５
Ｃｂ１２はアサートせず、システムバスバノファ６に対
する制御信号ＳＣｅをアサ−１・してメモリシステム３
に対してリード動作の起動をかける。
キャッシュ２は、マルチプレクサ８に対するマルチプレ
クサ制御信号ＳＣ２をアサートし、キヤ。
シュ２から出力されるアドレス信号ＣＡＤ２　（ＣＰＵ
Ｉによりアクセスされたアｌ゛レス値“ｎ”）をアドレ
ス値号ＡＤ３としてシステムバスバッファ６へ出力する
。
このアドレスに対してメモリシステム３から転送されて
来たレディ信号５Ｃｃ１２はキャッシュ２へ人力される
と共に、ＡＮＤ論理回路９からＣＰ旧へレディ信号５Ｃ
ｂ１４として入力される。
この際、現在のバスサイクルのステートＳＲ２Ｍにおい
てＣＰＵＩに対して新たなハスサイクルの起動を停止さ
せる制御信号ＳＣｆがアサートされる。
システムバスバッファ６からのレディ信号５ＣＣ１２と
データ信号ＳＤとが共にアサートされると、ＣＰｔ１ｌ
とキャッシュ２とはタイミングＴ３↓において同時にサ
ンプリングし、データをリードする。なおこの際、メモ
リシステム３からのリード応答が遅い場合には、レディ
信号５Ｃｃ１２のアサートを遅延させることによりＣＰ
旧とキャッシュ２とのデータリドを遅らせることが可能
である。そして、ＣＰＵＩは制御信号５ｃｂｌｌをネゲ
ートすることにより、アクセス対象のデータ、即ちリー
ドアクセス要求があった単一データのリードアクセスを
終了する。
この時点では上述の如く既にキャッシュ２からの制御信
号ＳＣｆはアサートされているので、次の新たなバスサ
イクルはアサートされず、アドレス信号ＭＤＩ、　ＡＤ
２は共に以前の値“ｍ”、”ｎ″を保持している。この
間、ＣＰＵＩは内部処理、たとパイプライン処理等の実
行を継続することが可能である。
この後、キャッシュ２はアドレス信号ＣＡＤ２ヲ１バス
サイクル単位でラウントロピン方式により“ｎ＋１”、
　　ｎ＋２″、ｎ＋３”と順次インクリメンｌ−しつつ
メモリシステム３をアクセスしてそれぞれに対応する第
２．第３．第４ワード目のデータをリードする。
なお、キャッシュ２はアドレス信号ＣＡＤ２としてｎ＋
３”を出力している間に、次のバスサイクルからのＣＰ
旧による通常のアクセスを可能とすべく制御信号ＳＣｒ
をネゲートし、第４ワード目のデータを読込んだ後に制
御信号ＳＣｅをネゲー１−　してアドレス信号ＣＡＤ２
の出力を停止する。
このリードキャッシュミス時の第１ワードのデータが正
常にアクセスされた場合の動作も前述の従来例の場合の
同様である。
ここで、本発明のデータ処理装置のメモリシステム３が
たとえばパリティチエツク機能を有している場合、キャ
ッシュ２がキャッシュミスしてメモリシステム３からラ
ウントロピン方式により４ワードのデータをリードする
場合、ＣＰ旧から出力されているアドレス信号ＭＤＩ　
（”ｎ″）とキャッシュ２から出力されているアドレス
信号ＣＡＤ２（“ｎ”）とで決定される第１ワードのデ
ータ、即ちＣＰ旧によるアクセス対象のデータのアクセ
スに際して、メモリシステム３から出力されたデータの
パリティチエツク結果にエラーが有った場合の動作につ
いて説明する。
パリティチエツクによりエラーが有ったと判断された場
合、第２図のタイミングチャートに示す如く、メモリシ
ステム３はシステムバスバッファ６から出力される異常
バスアクセス信号５Ｃｃ１５とレディ信号５Ｃｃ１２と
をアサートしてｃｐｕｉとキャッシュ２とに与える。こ
れらの両信号のアサートにより、ＣＰ旧がアクセスした
データはキャッシュ２も同時にリードするが、ＣＰ旧が
異常バスアクセスを検出した時点でそのデータを無効と
した上で異常バスアクセスに対する所定の処理を実行す
る必要がある。
一方、キャッシュ２は第１ワード目のデータが異常バス
アクセスであったと判断し、ブロック転送モードでリー
ドされる４ワードのデータを格納することなしに無効化
する必要がある。
この際、異常バスアクセス検出回路１０はその再入力で
あるレディ信号５Ｃｃ１２と異常バスアクセス信号５Ｃ
ｃ１５とが共にアサートされてローレベルになっている
のでバスアクセス中止信号ＣＴＳをロレベルに転じさせ
てアサートする。このバスアクセス中止信号ＣＴＳのア
サートにより、ＳＣｅ制御回路１１．　５Ｃ２制御回路
１２及びＳＣｆ制御回路１３はそれぞれからの出力信号
ＳＣＥ、　ＳＣ２及びＳＣｆをネゲートする。これによ
り、キャッシュ２はステートＳｉ［おいてデータのブロ
ック転送を中止し、ＣＰＵＩは以降の第２〜第４ワード
目のデータを転送するためのバスサイクルを停止するの
で、ＣＰＵＩは次のバスアクセスとしてデータ転送以外
のたとえば異常バスアクセス処理を直ちに実行すること
が可能になる。
なお、上記実施例ではパリティエラーが検出された場合
にデータのブロック転送を中止するように構成している
が、他の種々のエラーの検出に際しても同様の動作を行
うように構成することが可能である。
〔発明の効果〕
以上に詳述した如く、本発明のデータ処理装置によれば
、ＣＰＵからの単一データのリードアクセスに対してキ
ャッシュがキャッシュミスし場合に、キャッシュがメモ
リシステムからアクセス対象のデータを含む複数のデー
タを転送するブロック転送モードでのみアクセスし、且
つメモリシステムからキャッシュへの第１ワードのデー
タの転送中に異常バスアクセス要求が発生した場合、キ
ヤ・７シユは第２ワード以降のデータの転送を中止する
ので、無駄なバスサイクルを削減することが出来、また
ＣＰＵは直ちに異常バスアクセスに対する処理を実行す
ることが可能になる。
【図面の簡単な説明】
第１図は本発明に係るデータ処理装置のｃｐｕ及びキャ
ッシュの周辺の構成を示すブロック図、第２図はそのリ
ードキャッシュミス時の第１ワードのデータの転送中に
異常ハスアクセスが生じた場合の動作手順を示すタイミ
ングチャート、第３図は従来のデータ処理装置のＣＰＵ
及びキャッシュの周辺の構成を示すブロック図、第４図
は本発明のデータ処理装置及び第３図に示した従来のデ
ータ処理装置の単一データのり＝ドキャソシュヒノト時
の動作手順を示すタイミングチャート、第５図は本発明
のデータ処理装置及び第３図に示した従来のデータ処理
装置の単一データのリードキャッシュミスした後のブロ
ック転送中の第１ワードのデータの正常アクセス時の動
作手順を示すタイミングチャート、第６図は第３図に示
した従来のデータ処理装置のキャッシュミスに際して第
１ワードのデータのリード時にシステムバスバッファか
ら異常バスアクセス信号がアサートされた場合の動作手
順を示すタイミングチャートである。 ＣＡＤ２・・・アドレス信号　　ＳＣｆ、　ＳＣｅ、　
５Ｃｂｌ−制御信号　　ＳＤ・・・データ信号　５Ｃｃ
１２・・・レディ信号５Ｃｃ１５・・・異常バスアクセ
ス信号　ＣＴＳ・・・バスアクセス中止信号 １・・・ＣＰＵ　　　２・・・キャッシュ　　３・・・
メモリシステム　　１０・・・異常バスアクセス検出回
路　　１１・・・ｓｃｅ！ｌ１ｍ回路　　１２−ＳＣ２
制御回路　　１３−５Ｃｆ制御回路 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. （１）ＣＰＵと、該ＣＰＵによりアクセスされるデータ
    を記憶しているメモリと、該メモリに記憶されているデ
    ータの一部を記憶するキャッシュとを有し、前記ＣＰＵ
    によるアクセス対象のデータが前記キャッシュに記憶さ
    れていない場合に、前記アクセス対象のデータを先頭と
    する所定数のデータを前記ＣＰＵが前記メモリから読出
    して前記ＣＰＵ及び前記キャッシュへ転送し、前記ＣＰ
    Ｕと前記キャッシュとが前記アクセス対象のデータを読
    込み、この後前記キャッシュが残りのデータを読込むデ
    ータ処理装置のデータアクセス方法において、 前記アクセス対象のデータの転送に際して 異常が発生した場合に、前記キャッシュは前記アクセス
    対象のデータを読込まず、前記ＣＰＵは前記メモリから
    の残りのデータの読出しを停止することを特徴とするデ
    ータ処理装置のデータアクセス方法。
  2. （２）ＣＰＵと、該ＣＰＵによりアクセスされるデータ
    を記憶しているメモリと、該メモリに記憶されているデ
    ータの一部を記憶するキャッシュとを有し、前記ＣＰＵ
    によるアクセス対象のデータが前記キャッシュに記憶さ
    れていない場合に、前記アクセス対象のデータを先頭と
    する所定数のデータを前記ＣＰＵが前記メモリから読出
    して前記ＣＰＵ及び前記キャッシュへ転送し、前記ＣＰ
    Ｕと前記キャッシュとが前記アクセス対象のデータを読
    込み、この後前記キャッシュが残りのデータを読込むべ
    くなしたデータ処理装置において、 前記アクセス対象のデータの転送に際して 異常が発生した場合に所定の信号を出力する検出手段と
    、 該検出手段が所定の信号を出力した場合に、前記キャッ
    シュによる前記メモリからの前記アクセス対象のデータ
    の読込みを停止させる手段と、 前記検出手段が所定の信号を出力した場合 に、前記ＣＰＵによる残りのデータの前記メモリからの
    読出しを停止させる手段と を備えたことを特徴とするデータ処理装置。
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