JP3697393B2 - プロセッサ - Google Patents
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Description
【発明の属する技術分野】
本発明は、プロセッサの低消費電力化に関し、特に、プロセッサが記憶装置にアクセスする際の消費電力を低減する技術に関する。
【0002】
【従来の技術】
マイクロプロセッサの動作周波数は年々高くなる傾向にあり、また、バッテリで駆動する携帯電子機器が急速な勢いで普及していることから、LSIの低消費電力化が重要視されつつある。
【0003】
近年、マイクロプロセッサやその周辺回路とメモリとを混載したLSIの開発が盛んに行われているが、メモリ混載型のLSIはメモリなしのLSIよりも消費電力が大きくなる傾向にある。
【0004】
ちなみに、LSIの消費電力Pは、P=a*C*V*V*n*f+Psと表すことができる。ここで、aはLSIの稼働率、CはLSIの容量、Vは電圧、nは素子数、fは動作周波数、Psは待機時の消費電力である。
【0005】
メモリの消費電力を抑える手法として、(a)デバイスやプロセスに依存する方法、(b)メモリ内の基本部品に依存する方法(例えば、センスアンプの構成やセルアレイの構成を工夫するなど)、(c)メモリの外側からの制御による方法などが考えられる。
【0006】
特に、(c)の方法は、具体的には以下のようなものである。
(c-1)単体のメモリとして使用するときのみ電力を消費するようにする。(c-2)機能的には一つでも、複数のメモリに分割し、使用するメモリのみで電力を消費するようにする。(c-3)消費電力の使用量の異なる複数のメモリを使用して使い分ける。(c-4)プロセッサから見えるメモリのアドレスをグレイコード化するなどして、アドレス線から信号が伝搬する素子の充放電を小さくする。(c-5)メモリに与えるデータが、ある値の付近で小さく振れる場合には、そのデータからの変化分をグレイコードとして扱い、データ線から信号が伝搬する素子の充放電を小さくする。(c-6)DRAMの場合には、リフレッシュに関する制御をコントロールする。
【0007】
上述した(c-1)〜(c-6)の方法は主に、メモリの実効稼働率aに関する低消費電力化手法である。
【0008】
また、メモリには限らないが、上述した(c)と同様の上位アーキテクチャレベルの低消費電力化手法として、以下のようなものがある。
【0009】
(d)LSI内部の各部で処理に必要十分な周波数で動作させる。ただし、原則として、その周波数は各部で固定する。
【0010】
(e)通常の動作モードの他に、消費電力を全体的に低減する低消費電力動作モードなどを設け、低消費電力動作モードの定義に従って、LSI内部の一部あるいは全部の動作周波数を下げたり、クロックを停止したりする。
【0011】
(f)通常の動作モードの他に、低消費電力動作モードなどを設けて、電源電圧やしきい値電圧を下げる。
【0012】
(g)動作させる必要のないフリップフロップにはクロックを供給しない。
【0013】
一方、メモリからのデータのロードに関するパイプライン制御の手法として、ノンブロッキング制御と呼ばれる手法がある。
【0014】
例えば、図9のような命令フェッチステージ(Fstage)、デコード/レジスタ読み出しステージ(Dstage)、メモリアクセス/演算ステージ(Estage)、レジスタ書き込みステージ(Wstage)という四段にパイプライン構成されたプロセッサについて考える。
【0015】
図9のプロセッサは、命令フェッチ装置1と、命令メモリ2と、命令レジスタ3と、デコーダ4と、レジスタ5と、セレクタ6と、パイプラインレジスタ7と、演算器8と、ロード/ストア制御装置9と、内蔵メモリ11とを有する。
【0016】
ロード命令(load Rs,(Rt))は、Fstageで命令メモリ2から読み出した命令レジスタ3内の命令を、Dstageでデコーダ4でデコードし、Estageでロード/ストア制御装置9を介して、内蔵メモリ11や外部メモリ14にアクセスしてデータを読み出し、Wstageでデータをレジスタ番号Rsで示される読み出しレジスタ5に書き込む。
【0017】
また、ストア命令(store Rs, (Rt))は、Fstageで命令を読み出し、DstageでレジスタRtからアドレスを、Rsからデータを読み出し、Estageで内蔵メモリ11のアドレスにアクセスしてデータを書き込み、Wstageでは何もしない。
【0018】
この他、加算命令(add Rs,Rt)は、Fstageで命令を読み出し、DstageでレジスタRs,Rtの値を読み出し、EstageでRs,Rtから読み出したデータを演算器8で加算し、Wstageで読み出しレジスタ5に加算結果を書き込む。また、他の減算命令(sub Rs,Rt)、OR命令(or Rs,Rt)、AND命令(and Rs,Rt)も、加算命令と同様に動作する。
【0019】
レジスタ番号Rs,Rtは、例えば、R0〜R31の値を取るものとする。また、これらの動作は、デコーダ4によりデコードされた制御信号により制御されている。
【0020】
図10(a)はプロセッサが実行する命令列の一例を示す図であり、ロード命令がデータをロードしたレジスタR1を、後続のadd命令が参照する例を示している。図10(a)の例では、ロード命令とadd命令との間に3命令が存在する。
【0021】
本明細書では、ロード命令でロードすべきデータを、Estageでロードできた場合は、そのデータをロード命令の直後の命令で使用できるように、データのバイパス回路が組み込まれているものとする。図10(a)の例では、ロード命令でロードしたデータをsub命令で使用可能である。
【0022】
ここで、もし、ロードすべきデータが内蔵メモリ11内になくてキャッシュミスを起こした場合や、ロード対象が外部メモリ14の場合は、図10(b)のようにロード命令のEstageおよびそれ以降の命令をストールさせて、有効なデータがロードされるまで待機する方法と、図10(c)に示すようにロードしたデータを必要とする命令がDstageに達してから初めてストールさせる方法がある。
【0023】
この場合、データを必要とする命令がDstageに達する以前は、ロード/ストア制御装置9による制御機構とプロセッサのパイプライン機構は別個に動作している。その結果、図10(d)に示すようにストールせずに済む場合もある。なお、図10(b)〜図10(d)は、ロードに要するクロック数が6クロックの例を示している。
【0024】
図10(c)や図10(d)のように動作させる制御手法をロードのノンブロッキング制御という。本発明では、ロード命令とそのロードデータを使用する命令との間のクロック数、すなわちノンブロッキング動作可能な命令数をロード遅延数と呼ぶ。例えば、図10(d)のロード遅延数は5である。
【0025】
ノンブロッキング制御方法は簡単であり、Estageのロード命令でロードされる先のレジスタ番号と、Dstageの後続命令で参照されるレジスタの番号が一致し、かつEstageでまだ有効なデータがロードされていない場合に、このDstageをストールさせるようにすればよい。
【0026】
図9は上述したノンブロッキング制御機能を備えた従来のプロセッサのブロック構成を示している。図9のプロセッサは、ノンブロッキング制御を行うノンブロッキング制御部12をロード/ストア制御装置9内に設けている。
【0027】
上述したノンブロッキング制御では、先行するロード命令でロードされるべきデータが後続命令のEstageでまだロードされていない場合のみ、パイプライン処理をストールさせるため、ストールの頻度が少なくなってプロセッサの性能向上が図れる。
【0028】
【発明が解決しようとする課題】
しかしながら、最近のプロセッサは、高速のクロックで動作するため、1サイクルの時間が短く、ノンブロッキング制御を行っても、ストールの頻度を減らせないおそれがある。また、プロセッサの動作周波数が高くなるほど、消費電力が増えるという問題もある。
【0029】
本発明は、このような点に鑑みてなされたものであり、その目的は、性能を低下させることなく、消費電力を低減できるプロセッサを提供することにある。
【0030】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、記憶装置にアクセスしてデータの読み出しあるいは書き込みを行うメモリアクセス命令と、該メモリアクセス命令の後に発行され該メモリアクセス命令により読み出しまたは書き込まれたデータにアクセスする命令と、の間のクロック数を検出するクロック数検出手段と、前記クロック数検出手段で検出されたクロック数に基づいて、該メモリアクセス命令で前記記憶装置をアクセスするのに要する時間を調整するアクセス時間調整手段と、を備える。
【0031】
本発明では、メモリアクセス命令と、このメモリアクセス命令の後に発行されこのメモリアクセス命令により読み出しまたは書き込まれたデータにアクセスする命令と、の間のクロック数に基づいて、このメモリアクセス命令で記憶装置をアクセスするのに要する時間を調整するようにしたため、必要以上に高速に記憶装置にアクセスしなくなり、消費電力を低減できる。
【0032】
メモリアクセス命令の中には、ロード命令やストア命令などが含まれる。
【0033】
メモリアクセス命令と後続命令との間のクロック数を計測するには、例えば、メモリアクセス命令のオペランドを参照する手法や、命令列を一時的に格納する命令バッファを用いてクロック数を計測する手法がある。
【0034】
【発明の実施の形態】
以下、本発明に係るプロセッサについて、図面を参照しながら具体的に説明する。
【0035】
(第1の実施形態)
図1は本発明に係るプロセッサの内部構成を示す第1の実施形態のブロック図である。図1のプロセッサは、図9に示す従来のプロセッサと同様に、実行すべき命令をフェッチする命令フェッチ装置1と、フェッチした命令を格納する命令メモリ2と、命令メモリ2から読み出した命令を一時的に格納する命令レジスタ3と、命令レジスタ3から取り出した命令をデコードするデコーダ4と、命令の実行に用いられるオペランドの情報を格納するレジスタ5と、命令のバイパス制御を行うセレクタ6と、システムクロックに同期化させるパイプラインレジスタ7と、演算命令を実行する演算器8と、ロード/ストア命令の実行を制御するロード/ストア制御装置9と、高速でアクセス可能な内蔵メモリ11とを有する。
【0036】
ロード/ストア制御装置9には、上述したノンブロッキング制御を行うノンブロッキング制御部12が内蔵されている。
【0037】
図1の演算器8で演算されたデータは、セレクタ6とパイプラインレジスタ7を介して演算器8またはロード/ストア制御装置9に入力される。演算器8での演算結果、あるいはロード/ストア制御装置9でのロード/ストア処理結果は、セレクタ6とパイプラインレジスタ7を介してレジスタ5に書き戻される。
【0038】
また、図1のプロセッサは、バス13を介して外部メモリ14とアクセス可能であり、外部メモリ14から読み出したデータは内蔵メモリ11に格納される。これにより、以後、同一アドレスにアクセスする際に外部メモリ14にアクセスしなくて済むため、メモリアクセスの高速化が可能になる。
【0039】
図1のプロセッサは、内蔵メモリ11のアクセス速度を可変制御できるようにした点に特徴がある。具体的には、ロード/ストア遅延量計測部(クロック数計測手段)21と、アクセス速度可変制御部(アクセス時間調整手段)22とを有する点に特徴がある。
【0040】
ロード/ストア遅延量計測部21は、ロード/ストア命令と、このロード/ストア命令によりロード/ストアされたデータにアクセスする後続命令との間のクロック数を計測する。
【0041】
アクセス速度可変制御部22は、ロード/ストア遅延量計測部21で計測されたクロック数に基づいて、内蔵メモリ11に供給する電源電圧やしきい値電圧の電圧レベルを可変制御する。
【0042】
図2は命令列の具体例であり、以下、この例に基づいて本実施形態の動作を説明する。図2の命令列の場合、命令列の並びだけから、ロード命令とこのロード命令でロードするデータを使用する後続命令との間の命令数、すなわちロード遅延数を判定できる。図2の例の場合、ロード遅延数は3である。なお、図2のロード命令のオペランドである(R2)には、直前で即値が代入されているなどして、命令列だけから、アドレスが内蔵メモリ11へのアクセスであると分かっているものとする。
【0043】
ロード命令がデータをロードしたレジスタR1を使用する後続命令は、4命令後のadd命令である。このadd命令が実際にレジスタ番号R1を参照するのは、Dstageである。すなわち、ロード命令がレジスタR1にデータをロードしてから4クロック後にadd命令はレジスタR1を参照する。したがって、ロード命令は、4クロックかけてレジスタR1にデータをロードしても、後続命令の実行に支障は起きない。
【0044】
そこで、本実施形態は、図3に示すように、内蔵メモリ11へのアクセス速度を遅くして、ロード命令が4クロックかけてデータをロードするようにしている。図中の”e”は、”E”に比べて内蔵メモリ11がゆっくり動作することを模式的に示している。
【0045】
図3のように、ロード命令をゆっくり実行しても、後続のadd命令がレジスタR1を参照する時点ではレジスタR1には所望のデータがロードされているため、実質的な影響はない。
【0046】
ロード命令をゆっくり実行するための具体的な手法として、本実施形態は、アクセス速度可変制御部22により、内蔵メモリ11に供給する電源電圧やしきい値電圧の電圧レベルを低くする。これにより、内蔵メモリ11を構成するトランジスタの動作が遅くなり、内蔵メモリ11へのアクセス速度も低下する。
【0047】
なお、電圧レベルを変更する以外の手法でロード命令をゆっくり実行させてもよく、例えば、内蔵メモリ11に供給するクロックの周波数を遅くしてもよい。
【0048】
図4は内蔵メモリ11へのアクセスタイミングを示すタイミング図であり、図4(a)は通常の電源電圧を内蔵メモリ11に供給した場合、図4(b)は内蔵メモリ11に供給する電源電圧を下げた場合を示している。
【0049】
図4からわかるように、電源電圧を下げると、内蔵メモリ11からデータが読み出されるまでにかなりの時間がかかる。したがって、内蔵メモリ11からデータが読み出されるタイミングに合わせて、内蔵メモリ11に制御クロックを供給することで、通常の電源電圧供給時と同様に、内蔵メモリ11の読み書きを正常に行うことができる。
【0050】
本実施形態では、コンパイラやプログラム作成者がプロセッサに与えるプログラムコードを生成する際、ロード命令がデータをロードしたレジスタと同じレジスタに後続命令がアクセスする場合には、両命令間のクロック数を予め計測しておき、そのクロック数に「1」を加えた値を、ロード命令のオペランドに記述しておく。このオペランドを以下では遅延数オペランドと呼ぶ。
【0051】
例えば、図2の命令列は図5のような命令列に変更されてプロセッサに供給される。図2と図5の違いは、1行目のロード命令であり、図5のロード命令は遅延数オペランドをもつ。以下では、遅延数オペランドをもつロード命令を拡張ロード命令と呼ぶ。
【0052】
以下、図5のような命令列を実行する場合の図1のプロセッサの動作を説明する。デコーダ4内のロード/ストア遅延量計測部21は、命令列の中に含まれる拡張ロード命令の遅延数オペランドに基づいて、遅延クロック数を計測する。この遅延クロック数は、パイプラインレジスタ7を介してロード/ストア制御装置9に送られる。
【0053】
ロード/ストア制御装置9内のノンブロッキング制御部12は、拡張ロード命令の遅延クロック数をアクセス速度可変制御部22に送る。アクセス速度可変制御部22は、遅延クロック数に応じた電源電圧を内蔵メモリ11に供給する。
【0054】
ロード/ストア制御装置9は、Estageにて、拡張ロード命令が示すアドレスを内蔵メモリ11に供給するとともに、拡張ロード命令以降の命令をノンブロッキング制御部12に実行させ、その実行制御と並行して拡張ロード命令の処理を制御する。そして、4クロックかけてデータをレジスタR1にロードした後、後続のadd命令のDstageでバイパス装置を経由してバイパスするとともに、レジスタR8に書き込んで動作を終了する。
【0055】
このように、第1の実施形態では、ロード命令等のメモリアクセス命令のアクセス先に後続命令がアクセスする場合に、両命令間のクロック数に応じて、内蔵メモリ11に供給する電源電圧やしきい値電圧を制御するため、命令列の実行に支障がない範囲でメモリアクセス命令の実行時間を制御でき、プロセッサの処理速度を落とさずに消費電力の低減を図ることができる。
【0056】
(第2の実施形態)
第2の実施形態は、ロード命令がデータをロードしたレジスタと同じレジスタに後続命令がアクセスする場合に、両命令間のクロック数を動的に検出するものである。
【0057】
図6は本発明に係るプロセッサの内部構成を示す第2の実施形態のブロック図である。図6のプロセッサは、命令メモリ2から読み出した命令列を一時的に格納するFIFO(First In First Out)構造の命令バッファ23を有する。
【0058】
命令バッファ23に格納された命令列は、古いものから順にデコーダ4に送られる。デコーダ4内部のロード/ストア遅延量計測部21は、ロード命令がデータをロードしたレジスタと同じレジスタに後続命令がアクセスする場合に、両命令間のクロック数を検出する。検出されたクロック数は、パイプラインレジスタ7を介してロード/ストア制御装置9に送られる。
【0059】
ロード/ストア制御装置9内のノンブロッキング制御部12は、ロード/ストア遅延量計測部21が計測したクロック数に基づいて、内蔵メモリ11に供給する電源電圧やしきい値電圧の電圧レベルを調整する。
【0060】
このように、第2の実施形態では、命令バッファ23にて、同一のレジスタにアクセスするロード命令とその後続命令との間のクロック数を判別するため、プログラマやコンパイラは従来と同様の手法でプログラムコードを生成できる。すなわち、従来と同様のプログラミング手法を用いつつ、消費電力の低減が図れる。
【0061】
(その他の実施形態)
第1および第2の実施形態では、同一のレジスタにアクセスするロード命令とその後続命令について説明したが、他のメモリアクセス命令についても、本発明は同様に適用可能である。
【0062】
図7は、ストア命令がストアしたアドレスと同一アドレスに、後続命令がアクセスする例を示す図である。図7の場合、ストア命令と、このストア命令がストアしたデータにアクセスするロード命令との間の命令数、すなわちアクセス遅延クロック数が「3」の場合の例を示している。なお、図7において、ロード/ストア命令のアクセスアドレスには、直前で即値が代入されるなどして、命令列だけからアドレスが内蔵メモリ11へのアクセスであると分かっているものとする。
【0063】
図7の命令列の場合、後続のロード命令がDstageでストアデータを参照するまでに、先行するストア命令のストア処理が完了していればよい。このため、本実施形態では、図8に示すようにストア命令のEstageを(アクセス遅延クロック数+1=4)クロックかけて行う。図8の”e”は、”E”と記載した場合よりも内蔵メモリ11がゆっくりと動作していることを模式的に示している。
【0064】
このように、ストア命令がストアしたアドレスと同一アドレスに、後続命令がアクセスする場合も、プロセッサの動作速度を低下させずに、消費電力の低減を図ることができる。
【0065】
なお、本発明が対象とするメモリアクセス命令は、ロード命令やストア命令以外の命令でもよい。例えば、add命令等の演算命令がメモリに直接アクセスする場合にも本発明は適用可能である。
【0066】
【発明の効果】
以上詳細に説明したように、本発明によれば、メモリアクセス命令の実行結果を利用する命令の実行の妨げにならない範囲内で、メモリアクセス命令の実行に要する時間を調整できるようにしたため、記憶装置に対するアクセス速度を動的に変化させることにより、消費電力の低減を図ることができる。
【図面の簡単な説明】
【図1】本発明に係るプロセッサの内部構成を示す第1の実施形態のブロック図。
【図2】命令列の具体例を示す図。
【図3】4クロックかけてロード命令を実行する場合の命令列を示す図。
【図4】内蔵メモリへのアクセスタイミングを示すタイミング図。
【図5】ロード命令を拡張ロード命令に変更した命令列を示す図。
【図6】本発明に係るプロセッサの内部構成を示す第2の実施形態のブロック図。
【図7】ストア命令がストアしたアドレスと同一アドレスに、後続命令がアクセスする例を示す図。
【図8】4クロックかけてストア命令を実行する場合の命令列を示す図。
【図9】従来のプロセッサの内部構成を示すブロック図。
【図10】プロセッサが実行する命令列の一例を示す図。
【符号の説明】
1 命令フェッチ装置
2 命令メモリ
3 命令レジスタ
4 デコーダ
5 レジスタ
6 セレクタ
7 パイプラインレジスタ
8 演算器
9 ロード/ストア制御装置
11 内蔵メモリ
12 ノンブロッキング制御部
13 バス
14 外部メモリ
21 ロード/ストア遅延量計測部
22 アクセス速度可変制御部
23 命令バッファ
Claims (8)
- 記憶装置にアクセスしてデータの読み出しあるいは書き込みを行うメモリアクセス命令と、該メモリアクセス命令の後に発行され該メモリアクセス命令により読み出しまたは書き込まれたデータにアクセスする命令と、の間のクロック数を検出するクロック数検出手段と、
前記クロック数検出手段で検出されたクロック数に基づいて、該メモリアクセス命令で前記記憶装置をアクセスするのに要する時間を調整するアクセス時間調整手段と、を備えることを特徴とするプロセッサ。 - 前記アクセス時間調整手段は、該メモリアクセス命令で前記記憶装置をアクセスする際、前記クロック数検出手段で検出されたクロック数以下の時間がかかるように、前記記憶装置に対するアクセス速度を変化させることを特徴とする請求項1に記載のプロセッサ。
- 前記メモリアクセス命令のオペランドには、該メモリアクセス命令と、該メモリアクセス命令の後に発行され該メモリアクセス命令により読み出しまたは書き込まれたデータにアクセスする命令との間のクロック数情報が含まれており、
前記クロック数検出手段は、前記クロック数情報に基づいて、メモリアクセス命令と、該メモリアクセス命令の後に発行され該メモリアクセス命令により読み出しまたは書き込まれたデータにアクセスする命令との間のクロック数を検出することを特徴とする請求項1または2に記載のプロセッサ。 - 前記メモリアクセス命令は、前記記憶装置からレジスタにデータをロードするロード命令であり、
前記クロック数検出手段は、前記ロード命令と、該ロード命令がデータをロードするレジスタにアクセスする該ロード命令の後続命令との間のクロック数を検出することを特徴とする請求項1〜3のいずれかに記載のプロセッサ。 - 前記メモリアクセス命令は、前記記憶装置の所定領域にデータをストアするストア命令であり、
前記クロック数検出手段は、前記ストア命令と、該ストア命令がストアする前記記憶装置内の所定領域にアクセスする該ストア命令の後続命令との間のクロック数を判定することを特徴とする請求項1〜3のいずれかに記載のプロセッサ。 - 命令の実行処理を開始する前に、一時的に命令を格納する命令バッファを備え、
前記クロック数検出手段は、ロード命令と、該ロード命令がデータをロードするレジスタにアクセスする該ロード命令の後続命令とが前記命令バッファ内に格納されている場合に、両命令間のクロック数を検出することを特徴とする請求項1〜3のいずれかに記載のプロセッサ。 - 命令の実行処理を開始する前に、一時的に命令を格納する命令バッファを備え、
前記クロック数検出手段は、ストア命令と、該ストア命令がストアする前記記憶装置内の所定領域にアクセスする該ストア命令の後続命令との間のクロック数を検出することを特徴とする請求項1〜3のいずれかに記載のプロセッサ。 - 前記アクセス時間調整手段は、前記記憶装置に供給する電源電圧または前記記憶装置のしきい値電圧を調整することにより、前記記憶装置に対するアクセス速度を調整することを特徴とする請求項1〜7のいずれかに記載のプロセッサ。
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