JP2002189591A

JP2002189591A - プロセッサ

Info

Publication number: JP2002189591A
Application number: JP2000388832A
Authority: JP
Inventors: Hiroyuki Takano; 野裕之高
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-12-21
Filing date: 2000-12-21
Publication date: 2002-07-05
Anticipated expiration: 2020-12-21
Also published as: JP3697393B2

Abstract

(57)【要約】【課題】性能を低下させずに消費電力を低減できるプ
ロセッサを提供する。【解決手段】本発明のプロセッサは、ロード／ストア
命令と、このロード／ストア命令によりロード／ストア
されたデータにアクセスする後続命令との間のクロック
数を計測するロード／ストア遅延量計測部２１と、ロー
ド／ストア遅延量計測部２１で計測されたクロック数に
基づいて、内蔵メモリ１１に供給する電源電圧やしきい
値電圧の電圧レベルを可変制御するアクセス速度可変制
御部２２とを有する。ロード命令等のメモリアクセス命
令のアクセス先に後続命令がアクセスする場合に、両命
令間のクロック数に応じて、内蔵メモリ１１に供給する
電源電圧やしきい値電圧を制御するため、命令列の実行
に支障がない範囲でメモリアクセス命令の実行時間を制
御でき、プロセッサの処理速度を落とさずに消費電力の
低減を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサの低消
費電力化に関し、特に、プロセッサが記憶装置にアクセ
スする際の消費電力を低減する技術に関する。

【０００２】

【従来の技術】マイクロプロセッサの動作周波数は年々
高くなる傾向にあり、また、バッテリで駆動する携帯電
子機器が急速な勢いで普及していることから、ＬＳＩの
低消費電力化が重要視されつつある。

【０００３】近年、マイクロプロセッサやその周辺回路
とメモリとを混載したＬＳＩの開発が盛んに行われてい
るが、メモリ混載型のＬＳＩはメモリなしのＬＳＩより
も消費電力が大きくなる傾向にある。

【０００４】ちなみに、ＬＳＩの消費電力Ｐは、P=a*C*
V*V*n*f+Psと表すことができる。ここで、ａはＬＳＩの
稼働率、ＣはＬＳＩの容量、Ｖは電圧、ｎは素子数、ｆ
は動作周波数、Psは待機時の消費電力である。

【０００５】メモリの消費電力を抑える手法として、
（ａ）デバイスやプロセスに依存する方法、（ｂ）メモ
リ内の基本部品に依存する方法（例えば、センスアンプ
の構成やセルアレイの構成を工夫するなど）、（ｃ）メ
モリの外側からの制御による方法などが考えられる。

【０００６】特に、（ｃ）の方法は、具体的には以下の
ようなものである。 (c-1)単体のメモリとして使用するときのみ電力を消費
するようにする。(c-2)機能的には一つでも、複数のメ
モリに分割し、使用するメモリのみで電力を消費するよ
うにする。(c-3)消費電力の使用量の異なる複数のメモ
リを使用して使い分ける。(c-4)プロセッサから見える
メモリのアドレスをグレイコード化するなどして、アド
レス線から信号が伝搬する素子の充放電を小さくする。
(c-5)メモリに与えるデータが、ある値の付近で小さく
振れる場合には、そのデータからの変化分をグレイコー
ドとして扱い、データ線から信号が伝搬する素子の充放
電を小さくする。(c-6)DRAMの場合には、リフレッシュ
に関する制御をコントロールする。

【０００７】上述した(c-1)〜(c-6)の方法は主に、メモ
リの実効稼働率ａに関する低消費電力化手法である。

【０００８】また、メモリには限らないが、上述した
（ｃ）と同様の上位アーキテクチャレベルの低消費電力
化手法として、以下のようなものがある。

【０００９】（ｄ）ＬＳＩ内部の各部で処理に必要十分
な周波数で動作させる。ただし、原則として、その周波
数は各部で固定する。

【００１０】（ｅ）通常の動作モードの他に、消費電力
を全体的に低減する低消費電力動作モードなどを設け、
低消費電力動作モードの定義に従って、ＬＳＩ内部の一
部あるいは全部の動作周波数を下げたり、クロックを停
止したりする。

【００１１】（ｆ）通常の動作モードの他に、低消費電
力動作モードなどを設けて、電源電圧やしきい値電圧を
下げる。

【００１２】（ｇ）動作させる必要のないフリップフロ
ップにはクロックを供給しない。

【００１３】一方、メモリからのデータのロードに関す
るパイプライン制御の手法として、ノンブロッキング制
御と呼ばれる手法がある。

【００１４】例えば、図９のような命令フェッチステー
ジ（Fstage）、デコード／レジスタ読み出しステージ
（Dstage）、メモリアクセス／演算ステージ（Estag
e）、レジスタ書き込みステージ（Wstage）という四段
にパイプライン構成されたプロセッサについて考える。

【００１５】図９のプロセッサは、命令フェッチ装置１
と、命令メモリ２と、命令レジスタ３と、デコーダ４
と、レジスタ５と、セレクタ６と、パイプラインレジス
タ７と、演算器８と、ロード／ストア制御装置９と、内
蔵メモリ１１とを有する。

【００１６】ロード命令（load Rs,(Rt))は、Fstageで
命令メモリ２から読み出した命令レジスタ３内の命令
を、Dstageでデコーダ４でデコードし、Estageでロード
／ストア制御装置９を介して、内蔵メモリ１１や外部メ
モリ１４にアクセスしてデータを読み出し、Wstageでデ
ータをレジスタ番号Rsで示される読み出しレジスタ５に
書き込む。

【００１７】また、ストア命令（store Rs, (Rt))は、F
stageで命令を読み出し、DstageでレジスタRtからアド
レスを、Rsからデータを読み出し、Estageで内蔵メモリ
１１のアドレスにアクセスしてデータを書き込み、Wsta
geでは何もしない。

【００１８】この他、加算命令（add Rs,Rt)は、Fstage
で命令を読み出し、DstageでレジスタRs，Rtの値を読み
出し、EstageでRs，Rtから読み出したデータを演算器８
で加算し、Wstageで読み出しレジスタ５に加算結果を書
き込む。また、他の減算命令（sub Rs,Rt)、ＯＲ命令
（or Rs,Rt)、ＡＮＤ命令（and Rs,Rt)も、加算命令と
同様に動作する。

【００１９】レジスタ番号Rs，Rtは、例えば、R0〜R31
の値を取るものとする。また、これらの動作は、デコー
ダ４によりデコードされた制御信号により制御されてい
る。

【００２０】図１０（ａ）はプロセッサが実行する命令
列の一例を示す図であり、ロード命令がデータをロード
したレジスタR1を、後続のａｄｄ命令が参照する例を示
している。図１０（ａ）の例では、ロード命令とａｄｄ
命令との間に３命令が存在する。

【００２１】本明細書では、ロード命令でロードすべき
データを、Estageでロードできた場合は、そのデータを
ロード命令の直後の命令で使用できるように、データの
バイパス回路が組み込まれているものとする。図１０
（ａ）の例では、ロード命令でロードしたデータをｓｕ
ｂ命令で使用可能である。

【００２２】ここで、もし、ロードすべきデータが内蔵
メモリ１１内になくてキャッシュミスを起こした場合
や、ロード対象が外部メモリ１４の場合は、図１０
（ｂ）のようにロード命令のEstageおよびそれ以降の命
令をストールさせて、有効なデータがロードされるまで
待機する方法と、図１０（ｃ）に示すようにロードした
データを必要とする命令がDstageに達してから初めてス
トールさせる方法がある。

【００２３】この場合、データを必要とする命令がDsta
geに達する以前は、ロード／ストア制御装置９による制
御機構とプロセッサのパイプライン機構は別個に動作し
ている。その結果、図１０（ｄ）に示すようにストール
せずに済む場合もある。なお、図１０（ｂ）〜図１０
（ｄ）は、ロードに要するクロック数が６クロックの例
を示している。

【００２４】図１０（ｃ）や図１０（ｄ）のように動作
させる制御手法をロードのノンブロッキング制御とい
う。本発明では、ロード命令とそのロードデータを使用
する命令との間のクロック数、すなわちノンブロッキン
グ動作可能な命令数をロード遅延数と呼ぶ。例えば、図
１０（ｄ）のロード遅延数は５である。

【００２５】ノンブロッキング制御方法は簡単であり、
Estageのロード命令でロードされる先のレジスタ番号
と、Dstageの後続命令で参照されるレジスタの番号が一
致し、かつEstageでまだ有効なデータがロードされてい
ない場合に、このDstageをストールさせるようにすれば
よい。

【００２６】図９は上述したノンブロッキング制御機能
を備えた従来のプロセッサのブロック構成を示してい
る。図９のプロセッサは、ノンブロッキング制御を行う
ノンブロッキング制御部１２をロード／ストア制御装置
９内に設けている。

【００２７】上述したノンブロッキング制御では、先行
するロード命令でロードされるべきデータが後続命令の
Estageでまだロードされていない場合のみ、パイプライ
ン処理をストールさせるため、ストールの頻度が少なく
なってプロセッサの性能向上が図れる。

【００２８】

【発明が解決しようとする課題】しかしながら、最近の
プロセッサは、高速のクロックで動作するため、１サイ
クルの時間が短く、ノンブロッキング制御を行っても、
ストールの頻度を減らせないおそれがある。また、プロ
セッサの動作周波数が高くなるほど、消費電力が増える
という問題もある。

【００２９】本発明は、このような点に鑑みてなされた
ものであり、その目的は、性能を低下させることなく、
消費電力を低減できるプロセッサを提供することにあ
る。

【００３０】

【課題を解決するための手段】上述した課題を解決する
ために、本発明は、記憶装置にアクセスしてデータの読
み出しあるいは書き込みを行うメモリアクセス命令と、
該メモリアクセス命令の後に発行され該メモリアクセス
命令により読み出しまたは書き込まれたデータにアクセ
スする命令と、の間のクロック数を検出するクロック数
検出手段と、前記クロック数検出手段で検出されたクロ
ック数に基づいて、該メモリアクセス命令で前記記憶装
置をアクセスするのに要する時間を調整するアクセス時
間調整手段と、を備える。

【００３１】本発明では、メモリアクセス命令と、この
メモリアクセス命令の後に発行されこのメモリアクセス
命令により読み出しまたは書き込まれたデータにアクセ
スする命令と、の間のクロック数に基づいて、このメモ
リアクセス命令で記憶装置をアクセスするのに要する時
間を調整するようにしたため、必要以上に高速に記憶装
置にアクセスしなくなり、消費電力を低減できる。

【００３２】メモリアクセス命令の中には、ロード命令
やストア命令などが含まれる。

【００３３】メモリアクセス命令と後続命令との間のク
ロック数を計測するには、例えば、メモリアクセス命令
のオペランドを参照する手法や、命令列を一時的に格納
する命令バッファを用いてクロック数を計測する手法が
ある。

【００３４】

【発明の実施の形態】以下、本発明に係るプロセッサに
ついて、図面を参照しながら具体的に説明する。

【００３５】（第１の実施形態）図１は本発明に係るプ
ロセッサの内部構成を示す第１の実施形態のブロック図
である。図１のプロセッサは、図９に示す従来のプロセ
ッサと同様に、実行すべき命令をフェッチする命令フェ
ッチ装置１と、フェッチした命令を格納する命令メモリ
２と、命令メモリ２から読み出した命令を一時的に格納
する命令レジスタ３と、命令レジスタ３から取り出した
命令をデコードするデコーダ４と、命令の実行に用いら
れるオペランドの情報を格納するレジスタ５と、命令の
バイパス制御を行うセレクタ６と、システムクロックに
同期化させるパイプラインレジスタ７と、演算命令を実
行する演算器８と、ロード／ストア命令の実行を制御す
るロード／ストア制御装置９と、高速でアクセス可能な
内蔵メモリ１１とを有する。

【００３６】ロード／ストア制御装置９には、上述した
ノンブロッキング制御を行うノンブロッキング制御部１
２が内蔵されている。

【００３７】図１の演算器８で演算されたデータは、セ
レクタ６とパイプラインレジスタ７を介して演算器８ま
たはロード／ストア制御装置９に入力される。演算器８
での演算結果、あるいはロード／ストア制御装置９での
ロード／ストア処理結果は、セレクタ６とパイプライン
レジスタ７を介してレジスタ５に書き戻される。

【００３８】また、図１のプロセッサは、バス１３を介
して外部メモリ１４とアクセス可能であり、外部メモリ
１４から読み出したデータは内蔵メモリ１１に格納され
る。これにより、以後、同一アドレスにアクセスする際
に外部メモリ１４にアクセスしなくて済むため、メモリ
アクセスの高速化が可能になる。

【００３９】図１のプロセッサは、内蔵メモリ１１のア
クセス速度を可変制御できるようにした点に特徴があ
る。具体的には、ロード／ストア遅延量計測部（クロッ
ク数計測手段）２１と、アクセス速度可変制御部（アク
セス時間調整手段）２２とを有する点に特徴がある。

【００４０】ロード／ストア遅延量計測部２１は、ロー
ド／ストア命令と、このロード／ストア命令によりロー
ド／ストアされたデータにアクセスする後続命令との間
のクロック数を計測する。

【００４１】アクセス速度可変制御部２２は、ロード／
ストア遅延量計測部２１で計測されたクロック数に基づ
いて、内蔵メモリ１１に供給する電源電圧やしきい値電
圧の電圧レベルを可変制御する。

【００４２】図２は命令列の具体例であり、以下、この
例に基づいて本実施形態の動作を説明する。図２の命令
列の場合、命令列の並びだけから、ロード命令とこのロ
ード命令でロードするデータを使用する後続命令との間
の命令数、すなわちロード遅延数を判定できる。図２の
例の場合、ロード遅延数は３である。なお、図２のロー
ド命令のオペランドである(R2)には、直前で即値が代入
されているなどして、命令列だけから、アドレスが内蔵
メモリ１１へのアクセスであると分かっているものとす
る。

【００４３】ロード命令がデータをロードしたレジスタ
Ｒ１を使用する後続命令は、４命令後のａｄｄ命令であ
る。このａｄｄ命令が実際にレジスタ番号Ｒ１を参照す
るのは、Dstageである。すなわち、ロード命令がレジス
タＲ１にデータをロードしてから４クロック後にａｄｄ
命令はレジスタＲ１を参照する。したがって、ロード命
令は、４クロックかけてレジスタＲ１にデータをロード
しても、後続命令の実行に支障は起きない。

【００４４】そこで、本実施形態は、図３に示すよう
に、内蔵メモリ１１へのアクセス速度を遅くして、ロー
ド命令が４クロックかけてデータをロードするようにし
ている。図中の”ｅ”は、”Ｅ”に比べて内蔵メモリ１
１がゆっくり動作することを模式的に示している。

【００４５】図３のように、ロード命令をゆっくり実行
しても、後続のａｄｄ命令がレジスタＲ１を参照する時
点ではレジスタＲ１には所望のデータがロードされてい
るため、実質的な影響はない。

【００４６】ロード命令をゆっくり実行するための具体
的な手法として、本実施形態は、アクセス速度可変制御
部２２により、内蔵メモリ１１に供給する電源電圧やし
きい値電圧の電圧レベルを低くする。これにより、内蔵
メモリ１１を構成するトランジスタの動作が遅くなり、
内蔵メモリ１１へのアクセス速度も低下する。

【００４７】なお、電圧レベルを変更する以外の手法で
ロード命令をゆっくり実行させてもよく、例えば、内蔵
メモリ１１に供給するクロックの周波数を遅くしてもよ
い。

【００４８】図４は内蔵メモリ１１へのアクセスタイミ
ングを示すタイミング図であり、図４（ａ）は通常の電
源電圧を内蔵メモリ１１に供給した場合、図４（ｂ）は
内蔵メモリ１１に供給する電源電圧を下げた場合を示し
ている。

【００４９】図４からわかるように、電源電圧を下げる
と、内蔵メモリ１１からデータが読み出されるまでにか
なりの時間がかかる。したがって、内蔵メモリ１１から
データが読み出されるタイミングに合わせて、内蔵メモ
リ１１に制御クロックを供給することで、通常の電源電
圧供給時と同様に、内蔵メモリ１１の読み書きを正常に
行うことができる。

【００５０】本実施形態では、コンパイラやプログラム
作成者がプロセッサに与えるプログラムコードを生成す
る際、ロード命令がデータをロードしたレジスタと同じ
レジスタに後続命令がアクセスする場合には、両命令間
のクロック数を予め計測しておき、そのクロック数に
「１」を加えた値を、ロード命令のオペランドに記述し
ておく。このオペランドを以下では遅延数オペランドと
呼ぶ。

【００５１】例えば、図２の命令列は図５のような命令
列に変更されてプロセッサに供給される。図２と図５の
違いは、１行目のロード命令であり、図５のロード命令
は遅延数オペランドをもつ。以下では、遅延数オペラン
ドをもつロード命令を拡張ロード命令と呼ぶ。

【００５２】以下、図５のような命令列を実行する場合
の図１のプロセッサの動作を説明する。デコーダ４内の
ロード／ストア遅延量計測部２１は、命令列の中に含ま
れる拡張ロード命令の遅延数オペランドに基づいて、遅
延クロック数を計測する。この遅延クロック数は、パイ
プラインレジスタ７を介してロード／ストア制御装置９
に送られる。

【００５３】ロード／ストア制御装置９内のノンブロッ
キング制御部１２は、拡張ロード命令の遅延クロック数
をアクセス速度可変制御部２２に送る。アクセス速度可
変制御部２２は、遅延クロック数に応じた電源電圧を内
蔵メモリ１１に供給する。

【００５４】ロード／ストア制御装置９は、Estageに
て、拡張ロード命令が示すアドレスを内蔵メモリ１１に
供給するとともに、拡張ロード命令以降の命令をノンブ
ロッキング制御部１２に実行させ、その実行制御と並行
して拡張ロード命令の処理を制御する。そして、４クロ
ックかけてデータをレジスタＲ１にロードした後、後続
のａｄｄ命令のDstageでバイパス装置を経由してバイパ
スするとともに、レジスタＲ８に書き込んで動作を終了
する。

【００５５】このように、第１の実施形態では、ロード
命令等のメモリアクセス命令のアクセス先に後続命令が
アクセスする場合に、両命令間のクロック数に応じて、
内蔵メモリ１１に供給する電源電圧やしきい値電圧を制
御するため、命令列の実行に支障がない範囲でメモリア
クセス命令の実行時間を制御でき、プロセッサの処理速
度を落とさずに消費電力の低減を図ることができる。

【００５６】（第２の実施形態）第２の実施形態は、ロ
ード命令がデータをロードしたレジスタと同じレジスタ
に後続命令がアクセスする場合に、両命令間のクロック
数を動的に検出するものである。

【００５７】図６は本発明に係るプロセッサの内部構成
を示す第２の実施形態のブロック図である。図６のプロ
セッサは、命令メモリ２から読み出した命令列を一時的
に格納するFIFO(First In First Out)構造の命令バッフ
ァ２３を有する。

【００５８】命令バッファ２３に格納された命令列は、
古いものから順にデコーダ４に送られる。デコーダ４内
部のロード／ストア遅延量計測部２１は、ロード命令が
データをロードしたレジスタと同じレジスタに後続命令
がアクセスする場合に、両命令間のクロック数を検出す
る。検出されたクロック数は、パイプラインレジスタ７
を介してロード／ストア制御装置９に送られる。

【００５９】ロード／ストア制御装置９内のノンブロッ
キング制御部１２は、ロード／ストア遅延量計測部２１
が計測したクロック数に基づいて、内蔵メモリ１１に供
給する電源電圧やしきい値電圧の電圧レベルを調整す
る。

【００６０】このように、第２の実施形態では、命令バ
ッファ２３にて、同一のレジスタにアクセスするロード
命令とその後続命令との間のクロック数を判別するた
め、プログラマやコンパイラは従来と同様の手法でプロ
グラムコードを生成できる。すなわち、従来と同様のプ
ログラミング手法を用いつつ、消費電力の低減が図れ
る。

【００６１】（その他の実施形態）第１および第２の実
施形態では、同一のレジスタにアクセスするロード命令
とその後続命令について説明したが、他のメモリアクセ
ス命令についても、本発明は同様に適用可能である。

【００６２】図７は、ストア命令がストアしたアドレス
と同一アドレスに、後続命令がアクセスする例を示す図
である。図７の場合、ストア命令と、このストア命令が
ストアしたデータにアクセスするロード命令との間の命
令数、すなわちアクセス遅延クロック数が「３」の場合
の例を示している。なお、図７において、ロード／スト
ア命令のアクセスアドレスには、直前で即値が代入され
るなどして、命令列だけからアドレスが内蔵メモリ１１
へのアクセスであると分かっているものとする。

【００６３】図７の命令列の場合、後続のロード命令が
Dstageでストアデータを参照するまでに、先行するスト
ア命令のストア処理が完了していればよい。このため、
本実施形態では、図８に示すようにストア命令のEstage
を（アクセス遅延クロック数＋１＝４）クロックかけて
行う。図８の”ｅ”は、”Ｅ”と記載した場合よりも内
蔵メモリ１１がゆっくりと動作していることを模式的に
示している。

【００６４】このように、ストア命令がストアしたアド
レスと同一アドレスに、後続命令がアクセスする場合
も、プロセッサの動作速度を低下させずに、消費電力の
低減を図ることができる。

【００６５】なお、本発明が対象とするメモリアクセス
命令は、ロード命令やストア命令以外の命令でもよい。
例えば、ａｄｄ命令等の演算命令がメモリに直接アクセ
スする場合にも本発明は適用可能である。

【００６６】

【発明の効果】以上詳細に説明したように、本発明によ
れば、メモリアクセス命令の実行結果を利用する命令の
実行の妨げにならない範囲内で、メモリアクセス命令の
実行に要する時間を調整できるようにしたため、記憶装
置に対するアクセス速度を動的に変化させることによ
り、消費電力の低減を図ることができる。

【図面の簡単な説明】

【図１】本発明に係るプロセッサの内部構成を示す第１
の実施形態のブロック図。

【図２】命令列の具体例を示す図。

【図３】４クロックかけてロード命令を実行する場合の
命令列を示す図。

【図４】内蔵メモリへのアクセスタイミングを示すタイ
ミング図。

【図５】ロード命令を拡張ロード命令に変更した命令列
を示す図。

【図６】本発明に係るプロセッサの内部構成を示す第２
の実施形態のブロック図。

【図７】ストア命令がストアしたアドレスと同一アドレ
スに、後続命令がアクセスする例を示す図。

【図８】４クロックかけてストア命令を実行する場合の
命令列を示す図。

【図９】従来のプロセッサの内部構成を示すブロック
図。

【図１０】プロセッサが実行する命令列の一例を示す
図。

【符号の説明】

１命令フェッチ装置２命令メモリ３命令レジスタ４デコーダ５レジスタ６セレクタ７パイプラインレジスタ８演算器９ロード／ストア制御装置１１内蔵メモリ１２ノンブロッキング制御部１３バス１４外部メモリ２１ロード／ストア遅延量計測部２２アクセス速度可変制御部２３命令バッファ

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 12/00 ５６４Ｇ０６Ｆ 15/78 ５１０Ｐ 15/78 ５１０ 1/00 ３３２Ｚ

Claims

【特許請求の範囲】

【請求項１】記憶装置にアクセスしてデータの読み出し
あるいは書き込みを行うメモリアクセス命令と、該メモ
リアクセス命令の後に発行され該メモリアクセス命令に
より読み出しまたは書き込まれたデータにアクセスする
命令と、の間のクロック数を検出するクロック数検出手
段と、前記クロック数検出手段で検出されたクロック数に基づ
いて、該メモリアクセス命令で前記記憶装置をアクセス
するのに要する時間を調整するアクセス時間調整手段
と、を備えることを特徴とするプロセッサ。
【請求項２】前記アクセス時間調整手段は、該メモリア
クセス命令で前記記憶装置をアクセスする際、前記クロ
ック数検出手段で検出されたクロック数以下の時間がか
かるように、前記記憶装置に対するアクセス速度を変化
させることを特徴とする請求項１に記載のプロセッサ。
【請求項３】前記メモリアクセス命令のオペランドに
は、該メモリアクセス命令と、該メモリアクセス命令の
後に発行され該メモリアクセス命令により読み出しまた
は書き込まれたデータにアクセスする命令との間のクロ
ック数情報が含まれており、前記クロック数検出手段は、前記クロック数情報に基づ
いて、メモリアクセス命令と、該メモリアクセス命令の
後に発行され該メモリアクセス命令により読み出しまた
は書き込まれたデータにアクセスする命令との間のクロ
ック数を検出することを特徴とする請求項１または２に
記載のプロセッサ。
【請求項４】前記メモリアクセス命令は、前記記憶装置
からレジスタにデータをロードするロード命令であり、前記クロック数検出手段は、前記ロード命令と、該ロー
ド命令がデータをロードするレジスタにアクセスする該
ロード命令の後続命令との間のクロック数を検出するこ
とを特徴とする請求項１〜３のいずれかに記載のプロセ
ッサ。
【請求項５】前記メモリアクセス命令は、前記記憶装置
の所定領域にデータをストアするストア命令であり、前記クロック数検出手段は、前記ストア命令と、該スト
ア命令がストアする前記記憶装置内の所定領域にアクセ
スする該ストア命令の後続命令との間のクロック数を判
定することを特徴とする請求項１〜３のいずれかに記載
のプロセッサ。
【請求項６】命令の実行処理を開始する前に、一時的に
命令を格納する命令バッファを備え、前記クロック数検出手段は、ロード命令と、該ロード命
令がデータをロードするレジスタにアクセスする該ロー
ド命令の後続命令とが前記命令バッファ内に格納されて
いる場合に、両命令間のクロック数を検出することを特
徴とする請求項１〜３のいずれかに記載のプロセッサ。
【請求項７】命令の実行処理を開始する前に、一時的に
命令を格納する命令バッファを備え、前記クロック数検出手段は、ストア命令と、該ストア命
令がストアする前記記憶装置内の所定領域にアクセスす
る該ストア命令の後続命令との間のクロック数を検出す
ることを特徴とする請求項１〜３のいずれかに記載のプ
ロセッサ。
【請求項８】前記アクセス時間調整手段は、前記記憶装
置に供給する電源電圧または前記記憶装置のしきい値電
圧を調整することにより、前記記憶装置に対するアクセ
ス速度を調整することを特徴とする請求項１〜７のいず
れかに記載のプロセッサ。