JP3790626B2 - デュアルワードまたは複数命令をフェッチしかつ発行する方法および装置 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 7
- 230000009977 dual effect Effects 0.000 title description 3
- 230000004044 response Effects 0.000 claims description 4
- 230000007704 transition Effects 0.000 description 26
- 238000010586 diagram Methods 0.000 description 7
- 230000008859 change Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】
本発明は一般的にはデータ処理システムに関し、かつより特定的にはデータ処理システム内の命令フェッチおよび発行装置（ｉｎｓｔｒｕｃｔｉｏｎ ｆｅｔｃｈ ａｎｄ ｉｓｓｕａｎｃｅ ａｐｐａｒａｔｕｓ）に関する。
【０００２】
【従来の技術】
マイクロコントローラおよびマイクロプロセッサのようなデータ処理システムにおいては、命令は典型的には命令キャッシュまたはリードオンリメモリ（ＲＯＭ）から一度に１ワードずつフェッチされ、前記命令キャッシュまたはＲＯＭは典型的には、プロセッサによって実行可能な最小長さの命令に等しい、命令ワードに等しい幅を有する。単一の命令を実行するのに複数のワードが必要な場合は、プロセッサの実行においてストール（ｓｔａｌｌ）が導入されその間に第２のワードが命令レジスタへとフェッチされる。
【０００３】
例えば、図１は従来技術において使用された命令フェッチおよび発行システムを示す。フェッチおよび発行システム１００はＲＯＭのようなプログラムメモリから受信された単一ワードを保持する命令レジスタ１１０を含む。フェッチおよび発行装置１００は受信した命令をデコードしかつデータ処理システム内の実行ユニットに制御信号を出力する命令デコーダ１２０を含む。もし、ダブルワード（ｄｏｕｂｌｅ−ｗｏｒｄ）またはデュアルワード（ｄｕａｌ−ｗｏｒｄ）命令のような、複数ワード命令がプロセッサにより実行されるべきであれば、第１のワードがメモリから読み出されかつ命令レジスタ１１０にロードされる。処理は次に前記ダブルワード命令の第２のワードがメモリから読み出されかつ命令レジスタ１１０にロードされる間遅らせられる（ｓｔａｌｌｅｄ）。その後、命令デコーダ１２０は前記ダブルワード命令をデコードしかつ適切な出力制御信号を該ダブルワード命令を実行する実行ユニットに提供する。理解できるように、プロセッサの速度および効率はダブルワード命令を実行する際にストールが導入されるため低下する。
【０００４】
第２の効率の悪さは複数の命令の並列的な実行が試みられる場合に従来技術のフェッチおよび発行装置１００の構造によって生じる。理解されるように、並列に実行されるべき第２の命令がメモリから読み出される間に第１の命令は命令レジスタ１１０にロードされかつ余分のクロックサイクルの間保持されなければならない。その後、２つの命令は並列的にデコードされかつ実行することができる。しかしながら、前述のように、フェッチおよび発行装置１００のアーキテクチャは２つの命令を並列に実行するためにその動作において遅延を必要とする。
【０００５】
【発明が解決しようとする課題】
この固有の効率の悪さを改善するために、従来技術のデータ処理システムはアドレスされたワードと共に付加的なワードがメモリから読み出されかつ命令レジスタへロードできるようにする。しかしながら、システムが任意選択的に単一ワードまたはダブルワード命令を実行する場合、第２のワードのロードはしばしばむだになりかつその命令は他のクロックサイクルに際してメモリから再びロードされなければならず、それによって不必要にバストラフィックを増大する。さらに、そのようなシステムは単一のアクセスがダブルワード命令の両方のワードを読み出すようにすべてのダブルワード命令がメモリにおいて整列されることを要求する。これは実質的にそのような実行機構の厳格な要求を維持するためにメモリコントローラおよびシステムのハードウエアを複雑にする。
【０００６】
従って、理解できるように、単一およびダブルワード命令の両方をフェッチおよび発行することができ、かつさらにシステムの複雑さを実質的に増大することなく、あるいは余分の部品を加えることによりおよび／またはメモリスペースを使用する際にシステムコストを加えることなく、並列プロセッサにおいて同時に実行されるべき２つの単一ワードの命令を発行できるデータ処理システムにおけるフェッチおよび発行装置の必要性が存在する。
【０００７】
【課題を解決するための手段】
本発明の一態様では、複数ワード命令を含む命令セットを有するかあるいは複数の命令を並列に発行するデータ処理システムのための命令フェッチおよび発行装置（２００）が提供され、該装置は、それぞれ第１のレジスタワード、第２のレジスタワードおよび第３のレジスタワードを含む第１のレジスタ、第２のレジスタおよび第３のレジスタを有する命令レジスタ（２４０）であって、該命令レジスタはロード信号に応じて前記第１のレジスタ、第２のレジスタおよび第３のレジスタから命令ワードを転送するもの、メモリから第１の命令ワードおよび第２の命令ワードを受けかつ前記命令レジスタから前記第２および第３のレジスタワードを受け、かつ受信したワードの内の選択された１つを第１の制御信号に基づき前記命令レジスタにおける第１のレジスタへと転送する第１のマルチプレクサ（２２０）、そして前記メモリから前記第１および第２の命令ワードをかつ前記第３のレジスタワードを受信し、かつ該受信したワードの内の選択された１つを第２の制御信号に基づき前記第２のレジスタへと転送する第２のマルチプレクサ（２３０）、を具備することを特徴とする。
【０００８】
上記構成において、さらに、前記第１の制御信号、前記第２の制御信号、および前記ロード信号を提供するコントローラ（２１０）を具備し、該コントローラは前記第１、第２および第３のレジスタワードの状態に基づきロード信号を提供しかつ前記第１、第２および第３のレジスタワードの次の状態に基づき前記第１および第２の制御信号を提供すると好都合である。
【０００９】
また、前記コントローラは前記第１および第２のマルチプレクサによって受信されるべき次の第１および第２の命令ワードが位置するメモリ内のロケーションを計算するための手段を含むよう構成することもできる。
【００１０】
本発明の別の態様では、第１、第２および第３のワードを保持する命令レジスタを有するデータ処理システムのそれぞれのクロックサイクルに対して少なくとも１つの命令ワードをフェッチしかつ発行する方法が提供され、前記データ処理システムは単一ワード命令、ダブルワード命令、あるいは複数の単一ワード命令を並列に実行することができ、前記方法は、２つの命令ワードを受信する段階、前記受信した２つの命令ワードおよび前記命令レジスタに保持された３つのワードの内の第２および第３のワードの間から第１のワードを選択する段階、前記受信した２つの命令ワードおよび前記命令レジスタに保持された３つのワードの内の第３のワードの間から第２のワードを選択する段階、前記受信した２つの命令ワードの間から第３のワードを選択する段階、前記選択されたワードを命令レジスタにロードする段階、そして単一のクロックサイクルで、第１の命令の実行に必要とされる命令レジスタに保持された数のワードを発行する段階、を具備することを特徴とする。
【００１１】
この場合、前記発行する段階は、同じ単一クロックサイクル内で、第２の命令を実行するために必要な数のワードを発行する段階を含むと好都合である。
【００１２】
【発明の実施の形態】
次に図２を参照すると、装置２００はＲＯＭまたはランダムアクセスメモリのようなメモリ装置から第１の命令ワード（ＩＷ−ＭＳＷ）および第２の命令ワード（ＩＷ−ＬＳＷ）を受ける。ＩＷ−ＭＳＷおよびＩＷ−ＬＳＷは該メモリの２つの引き続くアドレスロケーションから読み出される。従って、ＩＷ−ＭＳＷはメモリから読み出される最上位ワード（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｗｏｒｄ：ＭＳＷ）と考えられかつＩＷ−ＬＳＷは最下位ワード（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｗｏｒｄ：ＬＳＷ）と考えられる。
【００１３】
この好ましい実施形態において使用されているように、各命令ワード（ｉｎｓｔｒｕｃｔｉｏｎ ｗｏｒｄ）は１６ビット幅である。しかしながら、命令ワードの長さは好ましい実施形態の特定の用途に応じて８，１６，３２または６４ビット幅のような任意のビット幅とすることができる。従って、ＭＵＸ２２０，２３０によって受信されるデータバスの各々は１６ビット幅のバスとして示されている。
【００１４】
図２に見られるように、ＭＵＸ１ ２２０から受信される命令ワードはレジスタワードＷ１としてロードされ、かつＭＵＸ２ ２３０から受信される命令ワードはレジスタワードＷ２としてロードされる。ＩＷ−ＬＳＷはコントローラ２１０からのロード信号により適切にイネーブルされたときレジスタワードＷ３としてロードされる。コントローラ２１０はマルチプレクサの入力命令ワードの１つがそのマルチプレクサから出力されるように選択できる制御信号２０７，２０８によってＭＵＸ１ ２２０およびＭＵＸ２ ２３０を制御する。コントローラ２１０は命令レジスタ２４０から出力される命令を制御する制御信号２０９を発生する。コントローラ２１０は図３に示される状態図（ｓｔａｔｅ ｄｉａｇｒａｍ）を実施するために必要なもののような複雑な論理機能を達成することができるマイクロプロセッサ、マイクロコントローラまたは他の論理回路とすることができる。コントローラ２１０はまたＩＷ−ＭＳＷおよびＩＷ−ＬＳＷをＭＵＸ１およびＭＵＸ２へと提供するためにメモリをアクセスするためのメモリコントローラとすることができる。
【００１５】
命令レジスタ２４０は３命令ワード幅でありかつ第１の命令ワード（Ｗ１）、第２の命令ワード（Ｗ２）、および第３の命令ワード（Ｗ３）（それぞれ、第１のレジスタワード、第２のレジスタワード、および第３のレジスタワードとも称される）を保持する。図２に見られるように、ＭＵＸ１ ２２０およびＭＵＸ２２３０の双方はメモリから命令ワード、ＩＷ−ＭＳＷおよびＩＷ−ＬＳＷの双方を受信する。さらに、ＭＵＸ１ ２２０は命令レジスタ２４０に保持された命令ワードＷ２および命令ワードＷ３を入力として受信する。同様に、ＭＵＸ２ ２３０は命令レジスタ２４０に保持された命令ワードＷ３を付加的な入力として受信する。
【００１６】
制御信号２０９に応じて、命令レジスタ２４０は単一クロックサイクルの間に命令デコーダ２５０へと命令ワードＷ１およびＷ２を発行して複数命令またはデュアルワード命令が発行できるようにする。従って、並列に実行されるべき複数の命令を発行する場合、命令デコーダ２５０は両方の命令を読み出すためにストールが要求されることなく両方の命令ワードＷ１およびＷ２を受信する。その後、命令デコーダ２５０は該命令をデコードしかつ該並列命令を実行するためにデータ処理システムの実行ユニット（図示せず）に対して制御信号を提供する。あるいは、命令ワードＷ１およびＷ２として命令レジスタ２４０に含まれているダブルワード命令を同時に受信することができかつ次に命令デコーダ２５０によってデコードして実行ユニットによってダブルワード命令が実行できるようにすることができる。
【００１７】
動作においては、フェッチおよび発行ユニット２００がリセットされたとき、コントローラ２１０はメモリに記憶された実行可能なプログラムの第１のアドレスを分析して該アドレスが奇数アドレスかまたは偶数アドレスであるかを判定する。もし該アドレスが偶数アドレスであれば、コントローラ２１０はそのアドレスにおける最下位および最上位ワードをそれぞれレジスタワードＷ２およびレジスタワードＷ１へとフェッチする。これに対し、もし開始プログラムアドレスが奇数アドレスであれば、コントローラ２１０はそのアドレスからの最下位ワードおよび最上位ワードをフェッチするが、最下位ワード（ＩＷ−ＬＳＷ）のみをレジスタワードＷ１へとロードする。その後、コントローラ２１０は図３に示される状態図に従った方法で動作し命令ストリームを通って適切にシーケンスを行う。
【００１８】
図３は、本発明の好ましい実施形態に係わるフェッチおよび発行ユニットの動作の論理状態図を示す。ユニット２００のリセットに応じて、コントローラ２１０は前記実行可能なプログラムの最初のアドレスが偶数アドレスである場合に前記ユニットを状態３１０におき、かつ前記実行可能なプログラムの最初のアドレスが奇数アドレスである場合に前記ユニットを状態３４０におく。状態３１０および３２０はフェッチおよび発行ユニットの定常状態（ｓｔｅａｄｙ−ｓｔａｔｅ）の動作の状態を記述し、プログラムの順次的な実行の状態を表している。状態３３０，３４０はフェッチおよび発行ユニットに対する非定常状態（ｎｏｎ−ｓｔｅａｄｙ−ｓｔａｔｅ）の動作の状態を表しておりこの場合飛越し（ジャンプ：ｊｕｍｐｓ）または分岐（ｂｒａｎｃｈｅｓ）のようなプログラムフローの変化はプログラムカウンタを新しい値にセットする。
【００１９】
状態３１０からの遷移３１２に対しては、ダブルワード命令が命令レジスタ２４０から発行されかつ最上位ワード（ＩＷ−ＭＳＷ）および最下位ワード（ＩＷ−ＬＳＷ）が次のプログラムアドレスから、それぞれ、命令ワードＷ１およびＷ２へとフェッチされる。遷移３１４に対しては、単一ワード命令が命令ワードＷ１から発行されかつ命令ワードＷ２はサブルーチンへのジャンプ命令（ＪＳＲ）を含まない。Ｗ２はＭＵＸ１ ２２０を介してＷ１へとロードされ、かつＷ２およびＷ３は、それぞれ、ＭＳＷおよびＬＳＷによってメモリの次のアドレスからロードされ、命令レジスタを奇数状態（ｏｄｄ ｓｔａｔｅ）３２０に移行させる。また、プログラムカウンタ（ＰＣ）、図示せず、は２つの命令ワードだけ増分される。
【００２０】
遷移３１６に対しては、ジャンプ、分岐、サブルーチンへのジャンプ、サブルーチンからの戻り、または割込みからの戻りのようなプログラムフローにおける変化がありこれはユニット２００を偶数状態（ｅｖｅｎ ｓｔａｔｅ）３１０から奇数へのジャンプ（ＪＭＰ＿ＯＤＤ）状態３３０に移行させる。遷移３１６はプログラムフローの変化が奇数アドレスに対するものである場合に発生する。奇数アドレスに位置する命令ワードはＷ１へとロードされ、Ｗ２およびＷ３の内容はコントローラ２１０によって考慮されずあるいは捨てられる。これは図面において該レジスタワードに含まれる“ｘ”で表されている。この遷移の間に、プログラムカウンタは１だけ増分される。
【００２１】
状態３１０からの遷移３１８に対しては、奇数アドレスにおけるサブルーチンへのジャンプを表し、Ｗ１におけるジャンプ命令ワードが命令デコーダに発行され、Ｗ２がＷ１へとロードされ、かつＷ２およびＷ３がメモリからダブル命令ワードによってロードされる。また、プログラムカウンタは１だけ増分される。
【００２２】
図３の状態図における他の定常状態は奇数状態３２０である。奇数状態３２０からの遷移３２２はダブルワード命令または２つのシングルワード命令を実行するために命令レジスタ２４０からダブルワードが発行され、Ｗ２がＪＳＲを含まない場合に発生する。その後、Ｗ３はＷ１およびＷ２へとロードされかつＷ３はメモリからロードされる。また、プログラムカウンタは２だけ増分されかつ遷移は状態３２０に戻り、それはＷ３もまたＬＳＷであるためである。遷移３２４に対し、シングルワードがＷ１から発行され、Ｗ１が次にＷ２によってロードされかつＷ２はＷ３によってロードされ、状態３１０への遷移を生じさせる。遷移３２６においては、奇数アドレスにおけるデスティネイションへのプログラムフローの変化が生じ、従ってＷ１が次にその奇数アドレスにおいてメモリからＬＳＷによってロードされかつプログラムカウンタは１だけ増分され、状態３４０へと遷移する。遷移３２８においては、ダブルワードまたは２つのシングルワードがＷ１およびＷ２から発行されかつＷ３はＪＳＲに等しい。従って、Ｗ３がＷ１へとロードされかつＷ２およびＷ３がメモリからロードされかつプログラムカウンタが１だけ増分されたとき、レジスタは状態３３０へと遷移する。
【００２３】
命令レジスタ２４０が非定常状態の状態３３０で構成されているとき、遷移３３２はサブルーチンへのジャンプが奇数アドレスに対して発生した場合に生じ、従ってＩＷ−ＬＳＷがメモリからその奇数アドレスにおいてＷ１へとロードされかつプログラムカウンタが１だけ増分されて状態３４０へと遷移する。遷移３３４の間に、偶数アドレスに対してサブルーチンへのジャンプが発生し、Ｗ１およびＷ２がメモリからダブルワードによってロードされかつプログラムカウンタは２だけ増分され、レジスタを状態３１０へと遷移させる。
【００２４】
第２の非定常状態３４０は遷移３４２を含み、この場合Ｗ１はダブルワード命令でありつＪＳＲに等しくない。シングルワードのみが命令レジスタにロードされているから、プロセッサは同時に実行されるべきダブルワード命令または並列命令の第２のワードを読み出すために１クロックサイクルストールまたは遅延しなければならない。該ストールの間に、Ｗ２およびＷ３はメモリからダブルワード（ＩＷ−ＭＳＷおよびＩＷ−ＬＳＷ）によってロードされ、レジスタを状態３２０へと遷移させる。遷移３４４において、シングルワードがＷ１から発行され、かつ次にＷ１およびＷ２がメモリからダブルワードによってロードされかつプログラムカウンタが２だけ増分され、状態３１０へと遷移する。
【００２５】
遷移３４６においては、Ｗ１はダブルワード命令でありかつＷ１はＪＳＲである。プロセッサは１クロックサイクルストールしなければならずこの間にＷ２およびＷ３はメモリからダブルワードによってロードされかつプログラムカウンタは１だけ増分され、状態３３０へと遷移する。遷移３４８においては、サブルーチンからの戻りまたは奇数アドレスへの分岐はＷ１から発行される。Ｗ１は次にアクセスされたメモリワードのＬＳＷによってロードされかつプログラムカウンタはストールサイクルの間に更新された後に１だけ増分され、状態は状態３４０に戻る。従って、命令がメモリにおいて不整列になっており（ｍｉｓａｌｉｇｎｅｄ）かつプログラムフローにおける変化のターゲット命令が長さにおいて２命令ワードでありかつ奇数境界に対するものである場合は、余分の命令フェッチサイクルが必要とされる。
【００２６】
【発明の効果】
理解されるように、本発明の好ましい実施形態のフェッチおよび発行ユニットはプロセッサが付加的なワードを読み出すためにストールすることを要求することなくクロックサイクルごとに２つまでの命令を効率的にフェッチしかつ発行する。従って、プログラムの順次的な実行（すなわち、定常動作）の間に、好ましい実施形態のシステムは命令ワードの長さにかかわりなくそれぞれのクロックサイクルに対して常に少なくとも１つの命令を発行することになる。
【００２７】
さらに、前記フェッチおよび発行ユニットはプロセッサをストールさせることなくデュアルワード命令または２つの命令を並列に発行することができる。従来技術のシステムはそのような性能は達成できなかった。好ましい実施形態の強化された性能はサイクルごとに実行できる命令の数を増大することによりかつ命令フェッチの遅延の影響を低減することにより達成される。従って、フェッチされる命令は他のクロックサイクルに際してメモリから再びロードされる必要はなく、それによって不必要にバストラフィックを増大することを避けることができる。さらに、単一のアクセスがダブルワード命令の両方のワードを読み出すようにメモリにおいてダブルワード命令を整列させる厳格なメモリ構成を維持するために複雑なメモリコントローラおよびシステムのハードウエアを必要とすることもない。
【００２８】
従って、本発明のフェッチおよび発行装置は単一命令およびダブルワード命令の双方をフェッチおよび発行することができ、かつさらに複雑な構成要素を余分に追加しおよび／またはメモリスペースを使用することによりシステムのコストおよび複雑さを実質的に増大することなく、並列プロセッサにおいて同時に実行されるべき２つのシングルワード命令を発行することが可能である。
【００２９】
本発明が好ましい実施形態に関して説明されたが、当業者には本発明は数多くの方法で変更することができかつ上で特に示しかつ説明したもの以外の数多くの実施形態を取り得ることが理解されるであろう。従って、添付の特許請求の範囲は本発明の真の範囲内にある本発明のすべての変更および修正をカバーするものと考える。
【図面の簡単な説明】
【図１】従来技術の命令フェッチおよび発行システムを示すブロック図である。
【図２】本発明の好ましい実施形態に係わるマイクロコントローラまたはマイクロプロセッサのようなデータ処理システムのためのフェッチおよび発行装置を示すブロック図である。
【図３】本発明の好ましい実施形態に係わるフェッチおよび発行ユニットの動作を示す論理状態図である。
【符号の説明】
１００ フェッチおよび発行システム
１１０ 命令レジスタ
１２０ 命令デコーダ
２００ フェッチおよび発行装置
２１０ コントローラ
２２０，２３０ マルチプレクサ
２４０ 命令レジスタ
２５０ 命令デコーダ
【発明の属する技術分野】
本発明は一般的にはデータ処理システムに関し、かつより特定的にはデータ処理システム内の命令フェッチおよび発行装置（ｉｎｓｔｒｕｃｔｉｏｎ ｆｅｔｃｈ ａｎｄ ｉｓｓｕａｎｃｅ ａｐｐａｒａｔｕｓ）に関する。
【０００２】
【従来の技術】
マイクロコントローラおよびマイクロプロセッサのようなデータ処理システムにおいては、命令は典型的には命令キャッシュまたはリードオンリメモリ（ＲＯＭ）から一度に１ワードずつフェッチされ、前記命令キャッシュまたはＲＯＭは典型的には、プロセッサによって実行可能な最小長さの命令に等しい、命令ワードに等しい幅を有する。単一の命令を実行するのに複数のワードが必要な場合は、プロセッサの実行においてストール（ｓｔａｌｌ）が導入されその間に第２のワードが命令レジスタへとフェッチされる。
【０００３】
例えば、図１は従来技術において使用された命令フェッチおよび発行システムを示す。フェッチおよび発行システム１００はＲＯＭのようなプログラムメモリから受信された単一ワードを保持する命令レジスタ１１０を含む。フェッチおよび発行装置１００は受信した命令をデコードしかつデータ処理システム内の実行ユニットに制御信号を出力する命令デコーダ１２０を含む。もし、ダブルワード（ｄｏｕｂｌｅ−ｗｏｒｄ）またはデュアルワード（ｄｕａｌ−ｗｏｒｄ）命令のような、複数ワード命令がプロセッサにより実行されるべきであれば、第１のワードがメモリから読み出されかつ命令レジスタ１１０にロードされる。処理は次に前記ダブルワード命令の第２のワードがメモリから読み出されかつ命令レジスタ１１０にロードされる間遅らせられる（ｓｔａｌｌｅｄ）。その後、命令デコーダ１２０は前記ダブルワード命令をデコードしかつ適切な出力制御信号を該ダブルワード命令を実行する実行ユニットに提供する。理解できるように、プロセッサの速度および効率はダブルワード命令を実行する際にストールが導入されるため低下する。
【０００４】
第２の効率の悪さは複数の命令の並列的な実行が試みられる場合に従来技術のフェッチおよび発行装置１００の構造によって生じる。理解されるように、並列に実行されるべき第２の命令がメモリから読み出される間に第１の命令は命令レジスタ１１０にロードされかつ余分のクロックサイクルの間保持されなければならない。その後、２つの命令は並列的にデコードされかつ実行することができる。しかしながら、前述のように、フェッチおよび発行装置１００のアーキテクチャは２つの命令を並列に実行するためにその動作において遅延を必要とする。
【０００５】
【発明が解決しようとする課題】
この固有の効率の悪さを改善するために、従来技術のデータ処理システムはアドレスされたワードと共に付加的なワードがメモリから読み出されかつ命令レジスタへロードできるようにする。しかしながら、システムが任意選択的に単一ワードまたはダブルワード命令を実行する場合、第２のワードのロードはしばしばむだになりかつその命令は他のクロックサイクルに際してメモリから再びロードされなければならず、それによって不必要にバストラフィックを増大する。さらに、そのようなシステムは単一のアクセスがダブルワード命令の両方のワードを読み出すようにすべてのダブルワード命令がメモリにおいて整列されることを要求する。これは実質的にそのような実行機構の厳格な要求を維持するためにメモリコントローラおよびシステムのハードウエアを複雑にする。
【０００６】
従って、理解できるように、単一およびダブルワード命令の両方をフェッチおよび発行することができ、かつさらにシステムの複雑さを実質的に増大することなく、あるいは余分の部品を加えることによりおよび／またはメモリスペースを使用する際にシステムコストを加えることなく、並列プロセッサにおいて同時に実行されるべき２つの単一ワードの命令を発行できるデータ処理システムにおけるフェッチおよび発行装置の必要性が存在する。
【０００７】
【課題を解決するための手段】
本発明の一態様では、複数ワード命令を含む命令セットを有するかあるいは複数の命令を並列に発行するデータ処理システムのための命令フェッチおよび発行装置（２００）が提供され、該装置は、それぞれ第１のレジスタワード、第２のレジスタワードおよび第３のレジスタワードを含む第１のレジスタ、第２のレジスタおよび第３のレジスタを有する命令レジスタ（２４０）であって、該命令レジスタはロード信号に応じて前記第１のレジスタ、第２のレジスタおよび第３のレジスタから命令ワードを転送するもの、メモリから第１の命令ワードおよび第２の命令ワードを受けかつ前記命令レジスタから前記第２および第３のレジスタワードを受け、かつ受信したワードの内の選択された１つを第１の制御信号に基づき前記命令レジスタにおける第１のレジスタへと転送する第１のマルチプレクサ（２２０）、そして前記メモリから前記第１および第２の命令ワードをかつ前記第３のレジスタワードを受信し、かつ該受信したワードの内の選択された１つを第２の制御信号に基づき前記第２のレジスタへと転送する第２のマルチプレクサ（２３０）、を具備することを特徴とする。
【０００８】
上記構成において、さらに、前記第１の制御信号、前記第２の制御信号、および前記ロード信号を提供するコントローラ（２１０）を具備し、該コントローラは前記第１、第２および第３のレジスタワードの状態に基づきロード信号を提供しかつ前記第１、第２および第３のレジスタワードの次の状態に基づき前記第１および第２の制御信号を提供すると好都合である。
【０００９】
また、前記コントローラは前記第１および第２のマルチプレクサによって受信されるべき次の第１および第２の命令ワードが位置するメモリ内のロケーションを計算するための手段を含むよう構成することもできる。
【００１０】
本発明の別の態様では、第１、第２および第３のワードを保持する命令レジスタを有するデータ処理システムのそれぞれのクロックサイクルに対して少なくとも１つの命令ワードをフェッチしかつ発行する方法が提供され、前記データ処理システムは単一ワード命令、ダブルワード命令、あるいは複数の単一ワード命令を並列に実行することができ、前記方法は、２つの命令ワードを受信する段階、前記受信した２つの命令ワードおよび前記命令レジスタに保持された３つのワードの内の第２および第３のワードの間から第１のワードを選択する段階、前記受信した２つの命令ワードおよび前記命令レジスタに保持された３つのワードの内の第３のワードの間から第２のワードを選択する段階、前記受信した２つの命令ワードの間から第３のワードを選択する段階、前記選択されたワードを命令レジスタにロードする段階、そして単一のクロックサイクルで、第１の命令の実行に必要とされる命令レジスタに保持された数のワードを発行する段階、を具備することを特徴とする。
【００１１】
この場合、前記発行する段階は、同じ単一クロックサイクル内で、第２の命令を実行するために必要な数のワードを発行する段階を含むと好都合である。
【００１２】
【発明の実施の形態】
次に図２を参照すると、装置２００はＲＯＭまたはランダムアクセスメモリのようなメモリ装置から第１の命令ワード（ＩＷ−ＭＳＷ）および第２の命令ワード（ＩＷ−ＬＳＷ）を受ける。ＩＷ−ＭＳＷおよびＩＷ−ＬＳＷは該メモリの２つの引き続くアドレスロケーションから読み出される。従って、ＩＷ−ＭＳＷはメモリから読み出される最上位ワード（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｗｏｒｄ：ＭＳＷ）と考えられかつＩＷ−ＬＳＷは最下位ワード（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｗｏｒｄ：ＬＳＷ）と考えられる。
【００１３】
この好ましい実施形態において使用されているように、各命令ワード（ｉｎｓｔｒｕｃｔｉｏｎ ｗｏｒｄ）は１６ビット幅である。しかしながら、命令ワードの長さは好ましい実施形態の特定の用途に応じて８，１６，３２または６４ビット幅のような任意のビット幅とすることができる。従って、ＭＵＸ２２０，２３０によって受信されるデータバスの各々は１６ビット幅のバスとして示されている。
【００１４】
図２に見られるように、ＭＵＸ１ ２２０から受信される命令ワードはレジスタワードＷ１としてロードされ、かつＭＵＸ２ ２３０から受信される命令ワードはレジスタワードＷ２としてロードされる。ＩＷ−ＬＳＷはコントローラ２１０からのロード信号により適切にイネーブルされたときレジスタワードＷ３としてロードされる。コントローラ２１０はマルチプレクサの入力命令ワードの１つがそのマルチプレクサから出力されるように選択できる制御信号２０７，２０８によってＭＵＸ１ ２２０およびＭＵＸ２ ２３０を制御する。コントローラ２１０は命令レジスタ２４０から出力される命令を制御する制御信号２０９を発生する。コントローラ２１０は図３に示される状態図（ｓｔａｔｅ ｄｉａｇｒａｍ）を実施するために必要なもののような複雑な論理機能を達成することができるマイクロプロセッサ、マイクロコントローラまたは他の論理回路とすることができる。コントローラ２１０はまたＩＷ−ＭＳＷおよびＩＷ−ＬＳＷをＭＵＸ１およびＭＵＸ２へと提供するためにメモリをアクセスするためのメモリコントローラとすることができる。
【００１５】
命令レジスタ２４０は３命令ワード幅でありかつ第１の命令ワード（Ｗ１）、第２の命令ワード（Ｗ２）、および第３の命令ワード（Ｗ３）（それぞれ、第１のレジスタワード、第２のレジスタワード、および第３のレジスタワードとも称される）を保持する。図２に見られるように、ＭＵＸ１ ２２０およびＭＵＸ２２３０の双方はメモリから命令ワード、ＩＷ−ＭＳＷおよびＩＷ−ＬＳＷの双方を受信する。さらに、ＭＵＸ１ ２２０は命令レジスタ２４０に保持された命令ワードＷ２および命令ワードＷ３を入力として受信する。同様に、ＭＵＸ２ ２３０は命令レジスタ２４０に保持された命令ワードＷ３を付加的な入力として受信する。
【００１６】
制御信号２０９に応じて、命令レジスタ２４０は単一クロックサイクルの間に命令デコーダ２５０へと命令ワードＷ１およびＷ２を発行して複数命令またはデュアルワード命令が発行できるようにする。従って、並列に実行されるべき複数の命令を発行する場合、命令デコーダ２５０は両方の命令を読み出すためにストールが要求されることなく両方の命令ワードＷ１およびＷ２を受信する。その後、命令デコーダ２５０は該命令をデコードしかつ該並列命令を実行するためにデータ処理システムの実行ユニット（図示せず）に対して制御信号を提供する。あるいは、命令ワードＷ１およびＷ２として命令レジスタ２４０に含まれているダブルワード命令を同時に受信することができかつ次に命令デコーダ２５０によってデコードして実行ユニットによってダブルワード命令が実行できるようにすることができる。
【００１７】
動作においては、フェッチおよび発行ユニット２００がリセットされたとき、コントローラ２１０はメモリに記憶された実行可能なプログラムの第１のアドレスを分析して該アドレスが奇数アドレスかまたは偶数アドレスであるかを判定する。もし該アドレスが偶数アドレスであれば、コントローラ２１０はそのアドレスにおける最下位および最上位ワードをそれぞれレジスタワードＷ２およびレジスタワードＷ１へとフェッチする。これに対し、もし開始プログラムアドレスが奇数アドレスであれば、コントローラ２１０はそのアドレスからの最下位ワードおよび最上位ワードをフェッチするが、最下位ワード（ＩＷ−ＬＳＷ）のみをレジスタワードＷ１へとロードする。その後、コントローラ２１０は図３に示される状態図に従った方法で動作し命令ストリームを通って適切にシーケンスを行う。
【００１８】
図３は、本発明の好ましい実施形態に係わるフェッチおよび発行ユニットの動作の論理状態図を示す。ユニット２００のリセットに応じて、コントローラ２１０は前記実行可能なプログラムの最初のアドレスが偶数アドレスである場合に前記ユニットを状態３１０におき、かつ前記実行可能なプログラムの最初のアドレスが奇数アドレスである場合に前記ユニットを状態３４０におく。状態３１０および３２０はフェッチおよび発行ユニットの定常状態（ｓｔｅａｄｙ−ｓｔａｔｅ）の動作の状態を記述し、プログラムの順次的な実行の状態を表している。状態３３０，３４０はフェッチおよび発行ユニットに対する非定常状態（ｎｏｎ−ｓｔｅａｄｙ−ｓｔａｔｅ）の動作の状態を表しておりこの場合飛越し（ジャンプ：ｊｕｍｐｓ）または分岐（ｂｒａｎｃｈｅｓ）のようなプログラムフローの変化はプログラムカウンタを新しい値にセットする。
【００１９】
状態３１０からの遷移３１２に対しては、ダブルワード命令が命令レジスタ２４０から発行されかつ最上位ワード（ＩＷ−ＭＳＷ）および最下位ワード（ＩＷ−ＬＳＷ）が次のプログラムアドレスから、それぞれ、命令ワードＷ１およびＷ２へとフェッチされる。遷移３１４に対しては、単一ワード命令が命令ワードＷ１から発行されかつ命令ワードＷ２はサブルーチンへのジャンプ命令（ＪＳＲ）を含まない。Ｗ２はＭＵＸ１ ２２０を介してＷ１へとロードされ、かつＷ２およびＷ３は、それぞれ、ＭＳＷおよびＬＳＷによってメモリの次のアドレスからロードされ、命令レジスタを奇数状態（ｏｄｄ ｓｔａｔｅ）３２０に移行させる。また、プログラムカウンタ（ＰＣ）、図示せず、は２つの命令ワードだけ増分される。
【００２０】
遷移３１６に対しては、ジャンプ、分岐、サブルーチンへのジャンプ、サブルーチンからの戻り、または割込みからの戻りのようなプログラムフローにおける変化がありこれはユニット２００を偶数状態（ｅｖｅｎ ｓｔａｔｅ）３１０から奇数へのジャンプ（ＪＭＰ＿ＯＤＤ）状態３３０に移行させる。遷移３１６はプログラムフローの変化が奇数アドレスに対するものである場合に発生する。奇数アドレスに位置する命令ワードはＷ１へとロードされ、Ｗ２およびＷ３の内容はコントローラ２１０によって考慮されずあるいは捨てられる。これは図面において該レジスタワードに含まれる“ｘ”で表されている。この遷移の間に、プログラムカウンタは１だけ増分される。
【００２１】
状態３１０からの遷移３１８に対しては、奇数アドレスにおけるサブルーチンへのジャンプを表し、Ｗ１におけるジャンプ命令ワードが命令デコーダに発行され、Ｗ２がＷ１へとロードされ、かつＷ２およびＷ３がメモリからダブル命令ワードによってロードされる。また、プログラムカウンタは１だけ増分される。
【００２２】
図３の状態図における他の定常状態は奇数状態３２０である。奇数状態３２０からの遷移３２２はダブルワード命令または２つのシングルワード命令を実行するために命令レジスタ２４０からダブルワードが発行され、Ｗ２がＪＳＲを含まない場合に発生する。その後、Ｗ３はＷ１およびＷ２へとロードされかつＷ３はメモリからロードされる。また、プログラムカウンタは２だけ増分されかつ遷移は状態３２０に戻り、それはＷ３もまたＬＳＷであるためである。遷移３２４に対し、シングルワードがＷ１から発行され、Ｗ１が次にＷ２によってロードされかつＷ２はＷ３によってロードされ、状態３１０への遷移を生じさせる。遷移３２６においては、奇数アドレスにおけるデスティネイションへのプログラムフローの変化が生じ、従ってＷ１が次にその奇数アドレスにおいてメモリからＬＳＷによってロードされかつプログラムカウンタは１だけ増分され、状態３４０へと遷移する。遷移３２８においては、ダブルワードまたは２つのシングルワードがＷ１およびＷ２から発行されかつＷ３はＪＳＲに等しい。従って、Ｗ３がＷ１へとロードされかつＷ２およびＷ３がメモリからロードされかつプログラムカウンタが１だけ増分されたとき、レジスタは状態３３０へと遷移する。
【００２３】
命令レジスタ２４０が非定常状態の状態３３０で構成されているとき、遷移３３２はサブルーチンへのジャンプが奇数アドレスに対して発生した場合に生じ、従ってＩＷ−ＬＳＷがメモリからその奇数アドレスにおいてＷ１へとロードされかつプログラムカウンタが１だけ増分されて状態３４０へと遷移する。遷移３３４の間に、偶数アドレスに対してサブルーチンへのジャンプが発生し、Ｗ１およびＷ２がメモリからダブルワードによってロードされかつプログラムカウンタは２だけ増分され、レジスタを状態３１０へと遷移させる。
【００２４】
第２の非定常状態３４０は遷移３４２を含み、この場合Ｗ１はダブルワード命令でありつＪＳＲに等しくない。シングルワードのみが命令レジスタにロードされているから、プロセッサは同時に実行されるべきダブルワード命令または並列命令の第２のワードを読み出すために１クロックサイクルストールまたは遅延しなければならない。該ストールの間に、Ｗ２およびＷ３はメモリからダブルワード（ＩＷ−ＭＳＷおよびＩＷ−ＬＳＷ）によってロードされ、レジスタを状態３２０へと遷移させる。遷移３４４において、シングルワードがＷ１から発行され、かつ次にＷ１およびＷ２がメモリからダブルワードによってロードされかつプログラムカウンタが２だけ増分され、状態３１０へと遷移する。
【００２５】
遷移３４６においては、Ｗ１はダブルワード命令でありかつＷ１はＪＳＲである。プロセッサは１クロックサイクルストールしなければならずこの間にＷ２およびＷ３はメモリからダブルワードによってロードされかつプログラムカウンタは１だけ増分され、状態３３０へと遷移する。遷移３４８においては、サブルーチンからの戻りまたは奇数アドレスへの分岐はＷ１から発行される。Ｗ１は次にアクセスされたメモリワードのＬＳＷによってロードされかつプログラムカウンタはストールサイクルの間に更新された後に１だけ増分され、状態は状態３４０に戻る。従って、命令がメモリにおいて不整列になっており（ｍｉｓａｌｉｇｎｅｄ）かつプログラムフローにおける変化のターゲット命令が長さにおいて２命令ワードでありかつ奇数境界に対するものである場合は、余分の命令フェッチサイクルが必要とされる。
【００２６】
【発明の効果】
理解されるように、本発明の好ましい実施形態のフェッチおよび発行ユニットはプロセッサが付加的なワードを読み出すためにストールすることを要求することなくクロックサイクルごとに２つまでの命令を効率的にフェッチしかつ発行する。従って、プログラムの順次的な実行（すなわち、定常動作）の間に、好ましい実施形態のシステムは命令ワードの長さにかかわりなくそれぞれのクロックサイクルに対して常に少なくとも１つの命令を発行することになる。
【００２７】
さらに、前記フェッチおよび発行ユニットはプロセッサをストールさせることなくデュアルワード命令または２つの命令を並列に発行することができる。従来技術のシステムはそのような性能は達成できなかった。好ましい実施形態の強化された性能はサイクルごとに実行できる命令の数を増大することによりかつ命令フェッチの遅延の影響を低減することにより達成される。従って、フェッチされる命令は他のクロックサイクルに際してメモリから再びロードされる必要はなく、それによって不必要にバストラフィックを増大することを避けることができる。さらに、単一のアクセスがダブルワード命令の両方のワードを読み出すようにメモリにおいてダブルワード命令を整列させる厳格なメモリ構成を維持するために複雑なメモリコントローラおよびシステムのハードウエアを必要とすることもない。
【００２８】
従って、本発明のフェッチおよび発行装置は単一命令およびダブルワード命令の双方をフェッチおよび発行することができ、かつさらに複雑な構成要素を余分に追加しおよび／またはメモリスペースを使用することによりシステムのコストおよび複雑さを実質的に増大することなく、並列プロセッサにおいて同時に実行されるべき２つのシングルワード命令を発行することが可能である。
【００２９】
本発明が好ましい実施形態に関して説明されたが、当業者には本発明は数多くの方法で変更することができかつ上で特に示しかつ説明したもの以外の数多くの実施形態を取り得ることが理解されるであろう。従って、添付の特許請求の範囲は本発明の真の範囲内にある本発明のすべての変更および修正をカバーするものと考える。
【図面の簡単な説明】
【図１】従来技術の命令フェッチおよび発行システムを示すブロック図である。
【図２】本発明の好ましい実施形態に係わるマイクロコントローラまたはマイクロプロセッサのようなデータ処理システムのためのフェッチおよび発行装置を示すブロック図である。
【図３】本発明の好ましい実施形態に係わるフェッチおよび発行ユニットの動作を示す論理状態図である。
【符号の説明】
１００ フェッチおよび発行システム
１１０ 命令レジスタ
１２０ 命令デコーダ
２００ フェッチおよび発行装置
２１０ コントローラ
２２０，２３０ マルチプレクサ
２４０ 命令レジスタ
２５０ 命令デコーダ
Claims (5)
- 複数ワード命令を含む命令セットを有するかあるいは複数の命令を並列に発行するデータ処理システムのための命令フェッチおよび発行装置（２００）であって、
それぞれ第１のレジスタワード、第２のレジスタワードおよび第３のレジスタワードを含む第１のレジスタ、第２のレジスタおよび第３のレジスタを有する命令レジスタ（２４０）であって、該命令レジスタはロード信号に応じて前記第１のレジスタ、第２のレジスタおよび第３のレジスタから命令ワードを転送するもの、
メモリから第１の命令ワードおよび第２の命令ワードを受けかつ前記命令レジスタから前記第２および第３のレジスタワードを受け、かつ受信したワードの内の選択された１つを第１の制御信号に基づき前記命令レジスタにおける第１のレジスタへと転送する第１のマルチプレクサ（２２０）、そして
前記メモリから前記第１および第２の命令ワードをかつ前記第３のレジスタワードを受信し、かつ該受信したワードの内の選択された１つを第２の制御信号に基づき前記第２のレジスタへと転送する第２のマルチプレクサ（２３０）、
を具備することを特徴とする命令フェッチおよび発行装置（２００）。 - さらに、前記第１の制御信号、前記第２の制御信号、および前記ロード信号を提供するコントローラ（２１０）を具備し、該コントローラは前記第１、第２および第３のレジスタワードの状態に基づきロード信号を提供しかつ前記第１、第２および第３のレジスタワードの次の状態に基づき前記第１および第２の制御信号を提供することを特徴とする、請求項１に記載の装置。
- 前記コントローラは前記第１および第２のマルチプレクサによって受信されるべき次の第１および第２の命令ワードが位置するメモリ内のロケーションを計算するための手段を含むことを特徴とする請求項２に記載の装置。
- 第１、第２および第３のワードを保持する命令レジスタを有するデータ処理システムのそれぞれのクロックサイクルに対して少なくとも１つの命令ワードをフェッチしかつ発行する方法であって、前記データ処理システムは単一ワード命令、ダブルワード命令、あるいは複数の単一ワード命令を並列に実行することができ、前記方法は、
２つの命令ワードを受信する段階、
前記受信した２つの命令ワードおよび前記命令レジスタに保持された３つのワードの内の第２および第３のワードの間から第１のワードを選択する段階、
前記受信した２つの命令ワードおよび前記命令レジスタに保持された３つのワードの内の第３のワードの間から第２のワードを選択する段階、
前記受信した２つの命令ワードの間から第３のワードを選択する段階、
前記選択されたワードを命令レジスタにロードする段階、そして
単一のクロックサイクルで、第１の命令の実行に必要とされる命令レジスタに保持された数のワードを発行する段階、
を具備することを特徴とする第１、第２および第３のワードを保持する命令レジスタを有するデータ処理システムのそれぞれのクロックサイクルに対して少なくとも１つの命令ワードをフェッチしかつ発行する方法。 - 前記発行する段階は、同じ単一クロックサイクル内で、第２の命令を実行するために必要な数のワードを発行する段階を含むことを特徴とする、請求項４に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/845,096 | 1997-04-21 | ||
| US08/845,096 US5835746A (en) | 1997-04-21 | 1997-04-21 | Method and apparatus for fetching and issuing dual-word or multiple instructions in a data processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10301779A JPH10301779A (ja) | 1998-11-13 |
| JP3790626B2 true JP3790626B2 (ja) | 2006-06-28 |
Family
ID=25294385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12005598A Expired - Fee Related JP3790626B2 (ja) | 1997-04-21 | 1998-04-14 | デュアルワードまたは複数命令をフェッチしかつ発行する方法および装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5835746A (ja) |
| JP (1) | JP3790626B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604909A (en) * | 1993-12-15 | 1997-02-18 | Silicon Graphics Computer Systems, Inc. | Apparatus for processing instructions in a computing system |
| EP0858168A1 (en) | 1997-01-29 | 1998-08-12 | Hewlett-Packard Company | Field programmable processor array |
| US6243798B1 (en) * | 1997-10-28 | 2001-06-05 | Microchip Technology Incorporated | Computer system for allowing a two word jump instruction to be executed in the same number of cycles as a single word jump instruction |
| US6567834B1 (en) | 1997-12-17 | 2003-05-20 | Elixent Limited | Implementation of multipliers in programmable arrays |
| DE69841256D1 (de) | 1997-12-17 | 2009-12-10 | Panasonic Corp | Befehlsmaskierung um Befehlsströme einem Prozessor zuzuleiten |
| DE69827589T2 (de) | 1997-12-17 | 2005-11-03 | Elixent Ltd. | Konfigurierbare Verarbeitungsanordnung und Verfahren zur Benutzung dieser Anordnung, um eine Zentraleinheit aufzubauen |
| US6408382B1 (en) | 1999-10-21 | 2002-06-18 | Bops, Inc. | Methods and apparatus for abbreviated instruction sets adaptable to configurable processor architecture |
| US6961844B1 (en) * | 2001-10-05 | 2005-11-01 | Lsi Logic Corporation | System and method for extracting instruction boundaries in a fetched cacheline, given an arbitrary offset within the cacheline |
| WO2005071042A1 (en) | 2004-01-23 | 2005-08-04 | Aquatech, Llc | Petroleum recovery and cleaning system and process |
| US7493511B1 (en) | 2004-08-27 | 2009-02-17 | Xilinx, Inc. | Network media access controller embedded in a programmable logic device—transmit-side client interface |
| US7143218B1 (en) | 2004-08-27 | 2006-11-28 | Xilinx, Inc. | Network media access controller embedded in a programmable logic device-address filter |
| US8862924B2 (en) * | 2011-11-15 | 2014-10-14 | Advanced Micro Devices, Inc. | Processor with power control via instruction issuance |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3629853A (en) * | 1959-06-30 | 1971-12-21 | Ibm | Data-processing element |
| US5131086A (en) * | 1988-08-25 | 1992-07-14 | Edgcore Technology, Inc. | Method and system for executing pipelined three operand construct |
| US5179671A (en) * | 1989-03-31 | 1993-01-12 | Bull Hn Information Systems Inc. | Apparatus for generating first and second selection signals for aligning words of an operand and bytes within these words respectively |
| US5241636A (en) * | 1990-02-14 | 1993-08-31 | Intel Corporation | Method for parallel instruction execution in a computer |
| US5488729A (en) * | 1991-05-15 | 1996-01-30 | Ross Technology, Inc. | Central processing unit architecture with symmetric instruction scheduling to achieve multiple instruction launch and execution |
-
1997
- 1997-04-21 US US08/845,096 patent/US5835746A/en not_active Expired - Fee Related
-
1998
- 1998-04-14 JP JP12005598A patent/JP3790626B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10301779A (ja) | 1998-11-13 |
| US5835746A (en) | 1998-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050401 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050401 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060306 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060314 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060403 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090407 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100407 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110407 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120407 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120407 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130407 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130407 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140407 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |