JPH10301779A - デュアルワードまたは複数命令をフェッチしかつ発行する方法および装置 - Google Patents
デュアルワードまたは複数命令をフェッチしかつ発行する方法および装置Info
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- JPH10301779A JPH10301779A JP10120055A JP12005598A JPH10301779A JP H10301779 A JPH10301779 A JP H10301779A JP 10120055 A JP10120055 A JP 10120055A JP 12005598 A JP12005598 A JP 12005598A JP H10301779 A JPH10301779 A JP H10301779A
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Abstract
(57)【要約】
【課題】 単一およびダブルワード命令をフェッチおよ
び発行可能でありかつ簡単な構成で同時に実行されるべ
き２つの単一ワード命令の発行を可能にする。 【解決手段】 命令フェッチおよび発行ユニット２００
は２つの命令ワードをフェッチしかつ少なくとも１つの
命令ワードをクロックサイクルごとに命令デコーダ２５
０へと発行する。２つのマルチプレクサ２２０，２３０
が２つのフェッチされた命令を受けかつ３つのワードの
内の２つの一方または双方が命令レジスタ２４０に格納
される。コントローラ２１０は状態図３００に従ってマ
ルチプレクサ２２０，２３０の入力の内からの３つのワ
ードの命令レジスタ２４０へのロードを選択的に制御す
る２０７〜２０９。命令レジスタ２４０はストールを要
求することなくクロックサイクルごとに２つまでの命令
を発行し、ダブルワード命令または並列の２つの命令の
効率的な発行を可能にする。
び発行可能でありかつ簡単な構成で同時に実行されるべ
き２つの単一ワード命令の発行を可能にする。 【解決手段】 命令フェッチおよび発行ユニット２００
は２つの命令ワードをフェッチしかつ少なくとも１つの
命令ワードをクロックサイクルごとに命令デコーダ２５
０へと発行する。２つのマルチプレクサ２２０，２３０
が２つのフェッチされた命令を受けかつ３つのワードの
内の２つの一方または双方が命令レジスタ２４０に格納
される。コントローラ２１０は状態図３００に従ってマ
ルチプレクサ２２０，２３０の入力の内からの３つのワ
ードの命令レジスタ２４０へのロードを選択的に制御す
る２０７〜２０９。命令レジスタ２４０はストールを要
求することなくクロックサイクルごとに２つまでの命令
を発行し、ダブルワード命令または並列の２つの命令の
効率的な発行を可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は一般的にはデータ処
理システムに関し、かつより特定的にはデータ処理シス
テム内の命令フェッチおよび発行装置（ｉｎｓｔｒｕｃ
ｔｉｏｎ ｆｅｔｃｈ ａｎｄ ｉｓｓｕａｎｃｅ ａ
ｐｐａｒａｔｕｓ）に関する。
理システムに関し、かつより特定的にはデータ処理シス
テム内の命令フェッチおよび発行装置（ｉｎｓｔｒｕｃ
ｔｉｏｎ ｆｅｔｃｈ ａｎｄ ｉｓｓｕａｎｃｅ ａ
ｐｐａｒａｔｕｓ）に関する。
【０００２】
【従来の技術】マイクロコントローラおよびマイクロプ
ロセッサのようなデータ処理システムにおいては、命令
は典型的には命令キャッシュまたはリードオンリメモリ
（ＲＯＭ）から一度に１ワードずつフェッチされ、前記
命令キャッシュまたはＲＯＭは典型的には、プロセッサ
によって実行可能な最小長さの命令に等しい、命令ワー
ドに等しい幅を有する。単一の命令を実行するのに複数
のワードが必要な場合は、プロセッサの実行においてス
トール（ｓｔａｌｌ）が導入されその間に第２のワード
が命令レジスタへとフェッチされる。
ロセッサのようなデータ処理システムにおいては、命令
は典型的には命令キャッシュまたはリードオンリメモリ
（ＲＯＭ）から一度に１ワードずつフェッチされ、前記
命令キャッシュまたはＲＯＭは典型的には、プロセッサ
によって実行可能な最小長さの命令に等しい、命令ワー
ドに等しい幅を有する。単一の命令を実行するのに複数
のワードが必要な場合は、プロセッサの実行においてス
トール（ｓｔａｌｌ）が導入されその間に第２のワード
が命令レジスタへとフェッチされる。
【０００３】例えば、図１は従来技術において使用され
た命令フェッチおよび発行システムを示す。フェッチお
よび発行システム１００はＲＯＭのようなプログラムメ
モリから受信された単一ワードを保持する命令レジスタ
１１０を含む。フェッチおよび発行装置１００は受信し
た命令をデコードしかつデータ処理システム内の実行ユ
ニットに制御信号を出力する命令デコーダ１２０を含
む。もし、ダブルワード（ｄｏｕｂｌｅ−ｗｏｒｄ）ま
たはデュアルワード（ｄｕａｌ−ｗｏｒｄ）命令のよう
な、複数ワード命令がプロセッサにより実行されるべき
であれば、第１のワードがメモリから読み出されかつ命
令レジスタ１１０にロードされる。処理は次に前記ダブ
ルワード命令の第２のワードがメモリから読み出されか
つ命令レジスタ１１０にロードされる間遅らせられる
（ｓｔａｌｌｅｄ）。その後、命令デコーダ１２０は前
記ダブルワード命令をデコードしかつ適切な出力制御信
号を該ダブルワード命令を実行する実行ユニットに提供
する。理解できるように、プロセッサの速度および効率
はダブルワード命令を実行する際にストールが導入され
るため低下する。
た命令フェッチおよび発行システムを示す。フェッチお
よび発行システム１００はＲＯＭのようなプログラムメ
モリから受信された単一ワードを保持する命令レジスタ
１１０を含む。フェッチおよび発行装置１００は受信し
た命令をデコードしかつデータ処理システム内の実行ユ
ニットに制御信号を出力する命令デコーダ１２０を含
む。もし、ダブルワード（ｄｏｕｂｌｅ−ｗｏｒｄ）ま
たはデュアルワード（ｄｕａｌ−ｗｏｒｄ）命令のよう
な、複数ワード命令がプロセッサにより実行されるべき
であれば、第１のワードがメモリから読み出されかつ命
令レジスタ１１０にロードされる。処理は次に前記ダブ
ルワード命令の第２のワードがメモリから読み出されか
つ命令レジスタ１１０にロードされる間遅らせられる
（ｓｔａｌｌｅｄ）。その後、命令デコーダ１２０は前
記ダブルワード命令をデコードしかつ適切な出力制御信
号を該ダブルワード命令を実行する実行ユニットに提供
する。理解できるように、プロセッサの速度および効率
はダブルワード命令を実行する際にストールが導入され
るため低下する。
【０００４】第２の効率の悪さは複数の命令の並列的な
実行が試みられる場合に従来技術のフェッチおよび発行
装置１００の構造によって生じる。理解されるように、
並列に実行されるべき第２の命令がメモリから読み出さ
れる間に第１の命令は命令レジスタ１１０にロードされ
かつ余分のクロックサイクルの間保持されなければなら
ない。その後、２つの命令は並列的にデコードされかつ
実行することができる。しかしながら、前述のように、
フェッチおよび発行装置１００のアーキテクチャは２つ
の命令を並列に実行するためにその動作において遅延を
必要とする。
実行が試みられる場合に従来技術のフェッチおよび発行
装置１００の構造によって生じる。理解されるように、
並列に実行されるべき第２の命令がメモリから読み出さ
れる間に第１の命令は命令レジスタ１１０にロードされ
かつ余分のクロックサイクルの間保持されなければなら
ない。その後、２つの命令は並列的にデコードされかつ
実行することができる。しかしながら、前述のように、
フェッチおよび発行装置１００のアーキテクチャは２つ
の命令を並列に実行するためにその動作において遅延を
必要とする。
【０００５】
【発明が解決しようとする課題】この固有の効率の悪さ
を改善するために、従来技術のデータ処理システムはア
ドレスされたワードと共に付加的なワードがメモリから
読み出されかつ命令レジスタへロードできるようにす
る。しかしながら、システムが任意選択的に単一ワード
またはダブルワード命令を実行する場合、第２のワード
のロードはしばしばむだになりかつその命令は他のクロ
ックサイクルに際してメモリから再びロードされなけれ
ばならず、それによって不必要にバストラフィックを増
大する。さらに、そのようなシステムは単一のアクセス
がダブルワード命令の両方のワードを読み出すようにす
べてのダブルワード命令がメモリにおいて整列されるこ
とを要求する。これは実質的にそのような実行機構の厳
格な要求を維持するためにメモリコントローラおよびシ
ステムのハードウエアを複雑にする。
を改善するために、従来技術のデータ処理システムはア
ドレスされたワードと共に付加的なワードがメモリから
読み出されかつ命令レジスタへロードできるようにす
る。しかしながら、システムが任意選択的に単一ワード
またはダブルワード命令を実行する場合、第２のワード
のロードはしばしばむだになりかつその命令は他のクロ
ックサイクルに際してメモリから再びロードされなけれ
ばならず、それによって不必要にバストラフィックを増
大する。さらに、そのようなシステムは単一のアクセス
がダブルワード命令の両方のワードを読み出すようにす
べてのダブルワード命令がメモリにおいて整列されるこ
とを要求する。これは実質的にそのような実行機構の厳
格な要求を維持するためにメモリコントローラおよびシ
ステムのハードウエアを複雑にする。
【０００６】従って、理解できるように、単一およびダ
ブルワード命令の両方をフェッチおよび発行することが
でき、かつさらにシステムの複雑さを実質的に増大する
ことなく、あるいは余分の部品を加えることによりおよ
び／またはメモリスペースを使用する際にシステムコス
トを加えることなく、並列プロセッサにおいて同時に実
行されるべき２つの単一ワードの命令を発行できるデー
タ処理システムにおけるフェッチおよび発行装置の必要
性が存在する。
ブルワード命令の両方をフェッチおよび発行することが
でき、かつさらにシステムの複雑さを実質的に増大する
ことなく、あるいは余分の部品を加えることによりおよ
び／またはメモリスペースを使用する際にシステムコス
トを加えることなく、並列プロセッサにおいて同時に実
行されるべき２つの単一ワードの命令を発行できるデー
タ処理システムにおけるフェッチおよび発行装置の必要
性が存在する。
【０００７】
【課題を解決するための手段】本発明の一態様では、複
数ワード命令を含む命令セットを有するかあるいは複数
の命令を並列に発行するデータ処理システムのための命
令フェッチおよび発行装置（２００）が提供され、該装
置は、それぞれ第１のレジスタワード、第２のレジスタ
ワードおよび第３のレジスタワードを含む第１のレジス
タ、第２のレジスタおよび第３のレジスタを有する命令
レジスタ（２４０）であって、該命令レジスタはロード
信号に応じて前記第１のレジスタ、第２のレジスタおよ
び第３のレジスタから命令ワードを転送するもの、メモ
リから第１の命令ワードおよび第２の命令ワードを受け
かつ前記命令レジスタから前記第２および第３のレジス
タワードを受け、かつ受信したワードの内の選択された
１つを第１の制御信号に基づき前記命令レジスタにおけ
る第１のレジスタへと転送する第１のマルチプレクサ
（２２０）、そして前記メモリから前記第１および第２
の命令ワードをかつ前記第３のレジスタワードを受信
し、かつ該受信したワードの内の選択された１つを第２
の制御信号に基づき前記第２のレジスタへと転送する第
２のマルチプレクサ（２３０）、を具備することを特徴
とする。
数ワード命令を含む命令セットを有するかあるいは複数
の命令を並列に発行するデータ処理システムのための命
令フェッチおよび発行装置（２００）が提供され、該装
置は、それぞれ第１のレジスタワード、第２のレジスタ
ワードおよび第３のレジスタワードを含む第１のレジス
タ、第２のレジスタおよび第３のレジスタを有する命令
レジスタ（２４０）であって、該命令レジスタはロード
信号に応じて前記第１のレジスタ、第２のレジスタおよ
び第３のレジスタから命令ワードを転送するもの、メモ
リから第１の命令ワードおよび第２の命令ワードを受け
かつ前記命令レジスタから前記第２および第３のレジス
タワードを受け、かつ受信したワードの内の選択された
１つを第１の制御信号に基づき前記命令レジスタにおけ
る第１のレジスタへと転送する第１のマルチプレクサ
（２２０）、そして前記メモリから前記第１および第２
の命令ワードをかつ前記第３のレジスタワードを受信
し、かつ該受信したワードの内の選択された１つを第２
の制御信号に基づき前記第２のレジスタへと転送する第
２のマルチプレクサ（２３０）、を具備することを特徴
とする。
【０００８】上記構成において、さらに、前記第１の制
御信号、前記第２の制御信号、および前記ロード信号を
提供するコントローラ（２１０）を具備し、該コントロ
ーラは前記第１、第２および第３のレジスタワードの状
態に基づきロード信号を提供しかつ前記第１、第２およ
び第３のレジスタワードの次の状態に基づき前記第１お
よび第２の制御信号を提供すると好都合である。
御信号、前記第２の制御信号、および前記ロード信号を
提供するコントローラ（２１０）を具備し、該コントロ
ーラは前記第１、第２および第３のレジスタワードの状
態に基づきロード信号を提供しかつ前記第１、第２およ
び第３のレジスタワードの次の状態に基づき前記第１お
よび第２の制御信号を提供すると好都合である。
【０００９】また、前記コントローラは前記第１および
第２のマルチプレクサによって受信されるべき次の第１
および第２の命令ワードが位置するメモリ内のロケーシ
ョンを計算するための手段を含むよう構成することもで
きる。
第２のマルチプレクサによって受信されるべき次の第１
および第２の命令ワードが位置するメモリ内のロケーシ
ョンを計算するための手段を含むよう構成することもで
きる。
【００１０】本発明の別の態様では、第１、第２および
第３のワードを保持する命令レジスタを有するデータ処
理システムのそれぞれのクロックサイクルに対して少な
くとも１つの命令ワードをフェッチしかつ発行する方法
が提供され、前記データ処理システムは単一ワード命
令、ダブルワード命令、あるいは複数の単一ワード命令
を並列に実行することができ、前記方法は、２つの命令
ワードを受信する段階、前記受信した２つの命令ワード
および前記命令レジスタに保持された３つのワードの内
の第２および第３のワードの間から第１のワードを選択
する段階、前記受信した２つの命令ワードおよび前記命
令レジスタに保持された３つのワードの内の第３のワー
ドの間から第２のワードを選択する段階、前記受信した
２つの命令ワードの間から第３のワードを選択する段
階、前記選択されたワードを命令レジスタにロードする
段階、そして単一のクロックサイクルで、第１の命令の
実行に必要とされる命令レジスタに保持された数のワー
ドを発行する段階、を具備することを特徴とする。
第３のワードを保持する命令レジスタを有するデータ処
理システムのそれぞれのクロックサイクルに対して少な
くとも１つの命令ワードをフェッチしかつ発行する方法
が提供され、前記データ処理システムは単一ワード命
令、ダブルワード命令、あるいは複数の単一ワード命令
を並列に実行することができ、前記方法は、２つの命令
ワードを受信する段階、前記受信した２つの命令ワード
および前記命令レジスタに保持された３つのワードの内
の第２および第３のワードの間から第１のワードを選択
する段階、前記受信した２つの命令ワードおよび前記命
令レジスタに保持された３つのワードの内の第３のワー
ドの間から第２のワードを選択する段階、前記受信した
２つの命令ワードの間から第３のワードを選択する段
階、前記選択されたワードを命令レジスタにロードする
段階、そして単一のクロックサイクルで、第１の命令の
実行に必要とされる命令レジスタに保持された数のワー
ドを発行する段階、を具備することを特徴とする。
【００１１】この場合、前記発行する段階は、同じ単一
クロックサイクル内で、第２の命令を実行するために必
要な数のワードを発行する段階を含むと好都合である。
クロックサイクル内で、第２の命令を実行するために必
要な数のワードを発行する段階を含むと好都合である。
【００１２】
【発明の実施の形態】次に図２を参照すると、装置２０
０はＲＯＭまたはランダムアクセスメモリのようなメモ
リ装置から第１の命令ワード（ＩＷ−ＭＳＷ）および第
２の命令ワード（ＩＷ−ＬＳＷ）を受ける。ＩＷ−ＭＳ
ＷおよびＩＷ−ＬＳＷは該メモリの２つの引き続くアド
レスロケーションから読み出される。従って、ＩＷ−Ｍ
ＳＷはメモリから読み出される最上位ワード（ｍｏｓｔ
ｓｉｇｎｉｆｉｃａｎｔ ｗｏｒｄ：ＭＳＷ）と考え
られかつＩＷ−ＬＳＷは最下位ワード（ｌｅａｓｔ ｓ
ｉｇｎｉｆｉｃａｎｔ ｗｏｒｄ：ＬＳＷ）と考えられ
る。
０はＲＯＭまたはランダムアクセスメモリのようなメモ
リ装置から第１の命令ワード（ＩＷ−ＭＳＷ）および第
２の命令ワード（ＩＷ−ＬＳＷ）を受ける。ＩＷ−ＭＳ
ＷおよびＩＷ−ＬＳＷは該メモリの２つの引き続くアド
レスロケーションから読み出される。従って、ＩＷ−Ｍ
ＳＷはメモリから読み出される最上位ワード（ｍｏｓｔ
ｓｉｇｎｉｆｉｃａｎｔ ｗｏｒｄ：ＭＳＷ）と考え
られかつＩＷ−ＬＳＷは最下位ワード（ｌｅａｓｔ ｓ
ｉｇｎｉｆｉｃａｎｔ ｗｏｒｄ：ＬＳＷ）と考えられ
る。
【００１３】この好ましい実施形態において使用されて
いるように、各命令ワード（ｉｎｓｔｒｕｃｔｉｏｎ
ｗｏｒｄ）は１６ビット幅である。しかしながら、命令
ワードの長さは好ましい実施形態の特定の用途に応じて
８，１６，３２または６４ビット幅のような任意のビッ
ト幅とすることができる。従って、ＭＵＸ２２０，２３
０によって受信されるデータバスの各々は１６ビット幅
のバスとして示されている。
いるように、各命令ワード（ｉｎｓｔｒｕｃｔｉｏｎ
ｗｏｒｄ）は１６ビット幅である。しかしながら、命令
ワードの長さは好ましい実施形態の特定の用途に応じて
８，１６，３２または６４ビット幅のような任意のビッ
ト幅とすることができる。従って、ＭＵＸ２２０，２３
０によって受信されるデータバスの各々は１６ビット幅
のバスとして示されている。
【００１４】図２に見られるように、ＭＵＸ１ ２２０
から受信される命令ワードはレジスタワードＷ１として
ロードされ、かつＭＵＸ２ ２３０から受信される命令
ワードはレジスタワードＷ２としてロードされる。ＩＷ
−ＬＳＷはコントローラ２１０からのロード信号により
適切にイネーブルされたときレジスタワードＷ３として
ロードされる。コントローラ２１０はマルチプレクサの
入力命令ワードの１つがそのマルチプレクサから出力さ
れるように選択できる制御信号２０７，２０８によって
ＭＵＸ１ ２２０およびＭＵＸ２ ２３０を制御する。
コントローラ２１０は命令レジスタ２４０から出力され
る命令を制御する制御信号２０９を発生する。コントロ
ーラ２１０は図３に示される状態図（ｓｔａｔｅ ｄｉ
ａｇｒａｍ）を実施するために必要なもののような複雑
な論理機能を達成することができるマイクロプロセッ
サ、マイクロコントローラまたは他の論理回路とするこ
とができる。コントローラ２１０はまたＩＷ−ＭＳＷお
よびＩＷ−ＬＳＷをＭＵＸ１およびＭＵＸ２へと提供す
るためにメモリをアクセスするためのメモリコントロー
ラとすることができる。
から受信される命令ワードはレジスタワードＷ１として
ロードされ、かつＭＵＸ２ ２３０から受信される命令
ワードはレジスタワードＷ２としてロードされる。ＩＷ
−ＬＳＷはコントローラ２１０からのロード信号により
適切にイネーブルされたときレジスタワードＷ３として
ロードされる。コントローラ２１０はマルチプレクサの
入力命令ワードの１つがそのマルチプレクサから出力さ
れるように選択できる制御信号２０７，２０８によって
ＭＵＸ１ ２２０およびＭＵＸ２ ２３０を制御する。
コントローラ２１０は命令レジスタ２４０から出力され
る命令を制御する制御信号２０９を発生する。コントロ
ーラ２１０は図３に示される状態図（ｓｔａｔｅ ｄｉ
ａｇｒａｍ）を実施するために必要なもののような複雑
な論理機能を達成することができるマイクロプロセッ
サ、マイクロコントローラまたは他の論理回路とするこ
とができる。コントローラ２１０はまたＩＷ−ＭＳＷお
よびＩＷ−ＬＳＷをＭＵＸ１およびＭＵＸ２へと提供す
るためにメモリをアクセスするためのメモリコントロー
ラとすることができる。
【００１５】命令レジスタ２４０は３命令ワード幅であ
りかつ第１の命令ワード（Ｗ１）、第２の命令ワード
（Ｗ２）、および第３の命令ワード（Ｗ３）（それぞ
れ、第１のレジスタワード、第２のレジスタワード、お
よび第３のレジスタワードとも称される）を保持する。
図２に見られるように、ＭＵＸ１ ２２０およびＭＵＸ
２２３０の双方はメモリから命令ワード、ＩＷ−ＭＳＷ
およびＩＷ−ＬＳＷの双方を受信する。さらに、ＭＵＸ
１ ２２０は命令レジスタ２４０に保持された命令ワー
ドＷ２および命令ワードＷ３を入力として受信する。同
様に、ＭＵＸ２２３０は命令レジスタ２４０に保持され
た命令ワードＷ３を付加的な入力として受信する。
りかつ第１の命令ワード（Ｗ１）、第２の命令ワード
（Ｗ２）、および第３の命令ワード（Ｗ３）（それぞ
れ、第１のレジスタワード、第２のレジスタワード、お
よび第３のレジスタワードとも称される）を保持する。
図２に見られるように、ＭＵＸ１ ２２０およびＭＵＸ
２２３０の双方はメモリから命令ワード、ＩＷ−ＭＳＷ
およびＩＷ−ＬＳＷの双方を受信する。さらに、ＭＵＸ
１ ２２０は命令レジスタ２４０に保持された命令ワー
ドＷ２および命令ワードＷ３を入力として受信する。同
様に、ＭＵＸ２２３０は命令レジスタ２４０に保持され
た命令ワードＷ３を付加的な入力として受信する。
【００１６】制御信号２０９に応じて、命令レジスタ２
４０は単一クロックサイクルの間に命令デコーダ２５０
へと命令ワードＷ１およびＷ２を発行して複数命令また
はデュアルワード命令が発行できるようにする。従っ
て、並列に実行されるべき複数の命令を発行する場合、
命令デコーダ２５０は両方の命令を読み出すためにスト
ールが要求されることなく両方の命令ワードＷ１および
Ｗ２を受信する。その後、命令デコーダ２５０は該命令
をデコードしかつ該並列命令を実行するためにデータ処
理システムの実行ユニット（図示せず）に対して制御信
号を提供する。あるいは、命令ワードＷ１およびＷ２と
して命令レジスタ２４０に含まれているダブルワード命
令を同時に受信することができかつ次に命令デコーダ２
５０によってデコードして実行ユニットによってダブル
ワード命令が実行できるようにすることができる。
４０は単一クロックサイクルの間に命令デコーダ２５０
へと命令ワードＷ１およびＷ２を発行して複数命令また
はデュアルワード命令が発行できるようにする。従っ
て、並列に実行されるべき複数の命令を発行する場合、
命令デコーダ２５０は両方の命令を読み出すためにスト
ールが要求されることなく両方の命令ワードＷ１および
Ｗ２を受信する。その後、命令デコーダ２５０は該命令
をデコードしかつ該並列命令を実行するためにデータ処
理システムの実行ユニット（図示せず）に対して制御信
号を提供する。あるいは、命令ワードＷ１およびＷ２と
して命令レジスタ２４０に含まれているダブルワード命
令を同時に受信することができかつ次に命令デコーダ２
５０によってデコードして実行ユニットによってダブル
ワード命令が実行できるようにすることができる。
【００１７】動作においては、フェッチおよび発行ユニ
ット２００がリセットされたとき、コントローラ２１０
はメモリに記憶された実行可能なプログラムの第１のア
ドレスを分析して該アドレスが奇数アドレスかまたは偶
数アドレスであるかを判定する。もし該アドレスが偶数
アドレスであれば、コントローラ２１０はそのアドレス
における最下位および最上位ワードをそれぞれレジスタ
ワードＷ２およびレジスタワードＷ１へとフェッチす
る。これに対し、もし開始プログラムアドレスが奇数ア
ドレスであれば、コントローラ２１０はそのアドレスか
らの最下位ワードおよび最上位ワードをフェッチする
が、最下位ワード（ＩＷ−ＬＳＷ）のみをレジスタワー
ドＷ１へとロードする。その後、コントローラ２１０は
図３に示される状態図に従った方法で動作し命令ストリ
ームを通って適切にシーケンスを行う。
ット２００がリセットされたとき、コントローラ２１０
はメモリに記憶された実行可能なプログラムの第１のア
ドレスを分析して該アドレスが奇数アドレスかまたは偶
数アドレスであるかを判定する。もし該アドレスが偶数
アドレスであれば、コントローラ２１０はそのアドレス
における最下位および最上位ワードをそれぞれレジスタ
ワードＷ２およびレジスタワードＷ１へとフェッチす
る。これに対し、もし開始プログラムアドレスが奇数ア
ドレスであれば、コントローラ２１０はそのアドレスか
らの最下位ワードおよび最上位ワードをフェッチする
が、最下位ワード（ＩＷ−ＬＳＷ）のみをレジスタワー
ドＷ１へとロードする。その後、コントローラ２１０は
図３に示される状態図に従った方法で動作し命令ストリ
ームを通って適切にシーケンスを行う。
【００１８】図３は、本発明の好ましい実施形態に係わ
るフェッチおよび発行ユニットの動作の論理状態図を示
す。ユニット２００のリセットに応じて、コントローラ
２１０は前記実行可能なプログラムの最初のアドレスが
偶数アドレスである場合に前記ユニットを状態３１０に
おき、かつ前記実行可能なプログラムの最初のアドレス
が奇数アドレスである場合に前記ユニットを状態３４０
におく。状態３１０および３２０はフェッチおよび発行
ユニットの定常状態（ｓｔｅａｄｙ−ｓｔａｔｅ）の動
作の状態を記述し、プログラムの順次的な実行の状態を
表している。状態３３０，３４０はフェッチおよび発行
ユニットに対する非定常状態（ｎｏｎ−ｓｔｅａｄｙ−
ｓｔａｔｅ）の動作の状態を表しておりこの場合飛越し
（ジャンプ：ｊｕｍｐｓ）または分岐（ｂｒａｎｃｈｅ
ｓ）のようなプログラムフローの変化はプログラムカウ
ンタを新しい値にセットする。
るフェッチおよび発行ユニットの動作の論理状態図を示
す。ユニット２００のリセットに応じて、コントローラ
２１０は前記実行可能なプログラムの最初のアドレスが
偶数アドレスである場合に前記ユニットを状態３１０に
おき、かつ前記実行可能なプログラムの最初のアドレス
が奇数アドレスである場合に前記ユニットを状態３４０
におく。状態３１０および３２０はフェッチおよび発行
ユニットの定常状態（ｓｔｅａｄｙ−ｓｔａｔｅ）の動
作の状態を記述し、プログラムの順次的な実行の状態を
表している。状態３３０，３４０はフェッチおよび発行
ユニットに対する非定常状態（ｎｏｎ−ｓｔｅａｄｙ−
ｓｔａｔｅ）の動作の状態を表しておりこの場合飛越し
（ジャンプ：ｊｕｍｐｓ）または分岐（ｂｒａｎｃｈｅ
ｓ）のようなプログラムフローの変化はプログラムカウ
ンタを新しい値にセットする。
【００１９】状態３１０からの遷移３１２に対しては、
ダブルワード命令が命令レジスタ２４０から発行されか
つ最上位ワード（ＩＷ−ＭＳＷ）および最下位ワード
（ＩＷ−ＬＳＷ）が次のプログラムアドレスから、それ
ぞれ、命令ワードＷ１およびＷ２へとフェッチされる。
遷移３１４に対しては、単一ワード命令が命令ワードＷ
１から発行されかつ命令ワードＷ２はサブルーチンへの
ジャンプ命令（ＪＳＲ）を含まない。Ｗ２はＭＵＸ１
２２０を介してＷ１へとロードされ、かつＷ２およびＷ
３は、それぞれ、ＭＳＷおよびＬＳＷによってメモリの
次のアドレスからロードされ、命令レジスタを奇数状態
（ｏｄｄ ｓｔａｔｅ）３２０に移行させる。また、プ
ログラムカウンタ（ＰＣ）、図示せず、は２つの命令ワ
ードだけ増分される。
ダブルワード命令が命令レジスタ２４０から発行されか
つ最上位ワード（ＩＷ−ＭＳＷ）および最下位ワード
（ＩＷ−ＬＳＷ）が次のプログラムアドレスから、それ
ぞれ、命令ワードＷ１およびＷ２へとフェッチされる。
遷移３１４に対しては、単一ワード命令が命令ワードＷ
１から発行されかつ命令ワードＷ２はサブルーチンへの
ジャンプ命令（ＪＳＲ）を含まない。Ｗ２はＭＵＸ１
２２０を介してＷ１へとロードされ、かつＷ２およびＷ
３は、それぞれ、ＭＳＷおよびＬＳＷによってメモリの
次のアドレスからロードされ、命令レジスタを奇数状態
（ｏｄｄ ｓｔａｔｅ）３２０に移行させる。また、プ
ログラムカウンタ（ＰＣ）、図示せず、は２つの命令ワ
ードだけ増分される。
【００２０】遷移３１６に対しては、ジャンプ、分岐、
サブルーチンへのジャンプ、サブルーチンからの戻り、
または割込みからの戻りのようなプログラムフローにお
ける変化がありこれはユニット２００を偶数状態（ｅｖ
ｅｎ ｓｔａｔｅ）３１０から奇数へのジャンプ（ＪＭ
Ｐ＿ＯＤＤ）状態３３０に移行させる。遷移３１６はプ
ログラムフローの変化が奇数アドレスに対するものであ
る場合に発生する。奇数アドレスに位置する命令ワード
はＷ１へとロードされ、Ｗ２およびＷ３の内容はコント
ローラ２１０によって考慮されずあるいは捨てられる。
これは図面において該レジスタワードに含まれる“ｘ”
で表されている。この遷移の間に、プログラムカウンタ
は１だけ増分される。
サブルーチンへのジャンプ、サブルーチンからの戻り、
または割込みからの戻りのようなプログラムフローにお
ける変化がありこれはユニット２００を偶数状態（ｅｖ
ｅｎ ｓｔａｔｅ）３１０から奇数へのジャンプ（ＪＭ
Ｐ＿ＯＤＤ）状態３３０に移行させる。遷移３１６はプ
ログラムフローの変化が奇数アドレスに対するものであ
る場合に発生する。奇数アドレスに位置する命令ワード
はＷ１へとロードされ、Ｗ２およびＷ３の内容はコント
ローラ２１０によって考慮されずあるいは捨てられる。
これは図面において該レジスタワードに含まれる“ｘ”
で表されている。この遷移の間に、プログラムカウンタ
は１だけ増分される。
【００２１】状態３１０からの遷移３１８に対しては、
奇数アドレスにおけるサブルーチンへのジャンプを表
し、Ｗ１におけるジャンプ命令ワードが命令デコーダに
発行され、Ｗ２がＷ１へとロードされ、かつＷ２および
Ｗ３がメモリからダブル命令ワードによってロードされ
る。また、プログラムカウンタは１だけ増分される。
奇数アドレスにおけるサブルーチンへのジャンプを表
し、Ｗ１におけるジャンプ命令ワードが命令デコーダに
発行され、Ｗ２がＷ１へとロードされ、かつＷ２および
Ｗ３がメモリからダブル命令ワードによってロードされ
る。また、プログラムカウンタは１だけ増分される。
【００２２】図３の状態図における他の定常状態は奇数
状態３２０である。奇数状態３２０からの遷移３２２は
ダブルワード命令または２つのシングルワード命令を実
行するために命令レジスタ２４０からダブルワードが発
行され、Ｗ２がＪＳＲを含まない場合に発生する。その
後、Ｗ３はＷ１およびＷ２へとロードされかつＷ３はメ
モリからロードされる。また、プログラムカウンタは２
だけ増分されかつ遷移は状態３２０に戻り、それはＷ３
もまたＬＳＷであるためである。遷移３２４に対し、シ
ングルワードがＷ１から発行され、Ｗ１が次にＷ２によ
ってロードされかつＷ２はＷ３によってロードされ、状
態３１０への遷移を生じさせる。遷移３２６において
は、奇数アドレスにおけるデスティネイションへのプロ
グラムフローの変化が生じ、従ってＷ１が次にその奇数
アドレスにおいてメモリからＬＳＷによってロードされ
かつプログラムカウンタは１だけ増分され、状態３４０
へと遷移する。遷移３２８においては、ダブルワードま
たは２つのシングルワードがＷ１およびＷ２から発行さ
れかつＷ３はＪＳＲに等しい。従って、Ｗ３がＷ１へと
ロードされかつＷ２およびＷ３がメモリからロードされ
かつプログラムカウンタが１だけ増分されたとき、レジ
スタは状態３３０へと遷移する。
状態３２０である。奇数状態３２０からの遷移３２２は
ダブルワード命令または２つのシングルワード命令を実
行するために命令レジスタ２４０からダブルワードが発
行され、Ｗ２がＪＳＲを含まない場合に発生する。その
後、Ｗ３はＷ１およびＷ２へとロードされかつＷ３はメ
モリからロードされる。また、プログラムカウンタは２
だけ増分されかつ遷移は状態３２０に戻り、それはＷ３
もまたＬＳＷであるためである。遷移３２４に対し、シ
ングルワードがＷ１から発行され、Ｗ１が次にＷ２によ
ってロードされかつＷ２はＷ３によってロードされ、状
態３１０への遷移を生じさせる。遷移３２６において
は、奇数アドレスにおけるデスティネイションへのプロ
グラムフローの変化が生じ、従ってＷ１が次にその奇数
アドレスにおいてメモリからＬＳＷによってロードされ
かつプログラムカウンタは１だけ増分され、状態３４０
へと遷移する。遷移３２８においては、ダブルワードま
たは２つのシングルワードがＷ１およびＷ２から発行さ
れかつＷ３はＪＳＲに等しい。従って、Ｗ３がＷ１へと
ロードされかつＷ２およびＷ３がメモリからロードされ
かつプログラムカウンタが１だけ増分されたとき、レジ
スタは状態３３０へと遷移する。
【００２３】命令レジスタ２４０が非定常状態の状態３
３０で構成されているとき、遷移３３２はサブルーチン
へのジャンプが奇数アドレスに対して発生した場合に生
じ、従ってＩＷ−ＬＳＷがメモリからその奇数アドレス
においてＷ１へとロードされかつプログラムカウンタが
１だけ増分されて状態３４０へと遷移する。遷移３３４
の間に、偶数アドレスに対してサブルーチンへのジャン
プが発生し、Ｗ１およびＷ２がメモリからダブルワード
によってロードされかつプログラムカウンタは２だけ増
分され、レジスタを状態３１０へと遷移させる。
３０で構成されているとき、遷移３３２はサブルーチン
へのジャンプが奇数アドレスに対して発生した場合に生
じ、従ってＩＷ−ＬＳＷがメモリからその奇数アドレス
においてＷ１へとロードされかつプログラムカウンタが
１だけ増分されて状態３４０へと遷移する。遷移３３４
の間に、偶数アドレスに対してサブルーチンへのジャン
プが発生し、Ｗ１およびＷ２がメモリからダブルワード
によってロードされかつプログラムカウンタは２だけ増
分され、レジスタを状態３１０へと遷移させる。
【００２４】第２の非定常状態３４０は遷移３４２を含
み、この場合Ｗ１はダブルワード命令でありつＪＳＲに
等しくない。シングルワードのみが命令レジスタにロー
ドされているから、プロセッサは同時に実行されるべき
ダブルワード命令または並列命令の第２のワードを読み
出すために１クロックサイクルストールまたは遅延しな
ければならない。該ストールの間に、Ｗ２およびＷ３は
メモリからダブルワード（ＩＷ−ＭＳＷおよびＩＷ−Ｌ
ＳＷ）によってロードされ、レジスタを状態３２０へと
遷移させる。遷移３４４において、シングルワードがＷ
１から発行され、かつ次にＷ１およびＷ２がメモリから
ダブルワードによってロードされかつプログラムカウン
タが２だけ増分され、状態３１０へと遷移する。
み、この場合Ｗ１はダブルワード命令でありつＪＳＲに
等しくない。シングルワードのみが命令レジスタにロー
ドされているから、プロセッサは同時に実行されるべき
ダブルワード命令または並列命令の第２のワードを読み
出すために１クロックサイクルストールまたは遅延しな
ければならない。該ストールの間に、Ｗ２およびＷ３は
メモリからダブルワード（ＩＷ−ＭＳＷおよびＩＷ−Ｌ
ＳＷ）によってロードされ、レジスタを状態３２０へと
遷移させる。遷移３４４において、シングルワードがＷ
１から発行され、かつ次にＷ１およびＷ２がメモリから
ダブルワードによってロードされかつプログラムカウン
タが２だけ増分され、状態３１０へと遷移する。
【００２５】遷移３４６においては、Ｗ１はダブルワー
ド命令でありかつＷ１はＪＳＲである。プロセッサは１
クロックサイクルストールしなければならずこの間にＷ
２およびＷ３はメモリからダブルワードによってロード
されかつプログラムカウンタは１だけ増分され、状態３
３０へと遷移する。遷移３４８においては、サブルーチ
ンからの戻りまたは奇数アドレスへの分岐はＷ１から発
行される。Ｗ１は次にアクセスされたメモリワードのＬ
ＳＷによってロードされかつプログラムカウンタはスト
ールサイクルの間に更新された後に１だけ増分され、状
態は状態３４０に戻る。従って、命令がメモリにおいて
不整列になっており（ｍｉｓａｌｉｇｎｅｄ）かつプロ
グラムフローにおける変化のターゲット命令が長さにお
いて２命令ワードでありかつ奇数境界に対するものであ
る場合は、余分の命令フェッチサイクルが必要とされ
る。
ド命令でありかつＷ１はＪＳＲである。プロセッサは１
クロックサイクルストールしなければならずこの間にＷ
２およびＷ３はメモリからダブルワードによってロード
されかつプログラムカウンタは１だけ増分され、状態３
３０へと遷移する。遷移３４８においては、サブルーチ
ンからの戻りまたは奇数アドレスへの分岐はＷ１から発
行される。Ｗ１は次にアクセスされたメモリワードのＬ
ＳＷによってロードされかつプログラムカウンタはスト
ールサイクルの間に更新された後に１だけ増分され、状
態は状態３４０に戻る。従って、命令がメモリにおいて
不整列になっており（ｍｉｓａｌｉｇｎｅｄ）かつプロ
グラムフローにおける変化のターゲット命令が長さにお
いて２命令ワードでありかつ奇数境界に対するものであ
る場合は、余分の命令フェッチサイクルが必要とされ
る。
【００２６】
【発明の効果】理解されるように、本発明の好ましい実
施形態のフェッチおよび発行ユニットはプロセッサが付
加的なワードを読み出すためにストールすることを要求
することなくクロックサイクルごとに２つまでの命令を
効率的にフェッチしかつ発行する。従って、プログラム
の順次的な実行（すなわち、定常動作）の間に、好まし
い実施形態のシステムは命令ワードの長さにかかわりな
くそれぞれのクロックサイクルに対して常に少なくとも
１つの命令を発行することになる。
施形態のフェッチおよび発行ユニットはプロセッサが付
加的なワードを読み出すためにストールすることを要求
することなくクロックサイクルごとに２つまでの命令を
効率的にフェッチしかつ発行する。従って、プログラム
の順次的な実行（すなわち、定常動作）の間に、好まし
い実施形態のシステムは命令ワードの長さにかかわりな
くそれぞれのクロックサイクルに対して常に少なくとも
１つの命令を発行することになる。
【００２７】さらに、前記フェッチおよび発行ユニット
はプロセッサをストールさせることなくデュアルワード
命令または２つの命令を並列に発行することができる。
従来技術のシステムはそのような性能は達成できなかっ
た。好ましい実施形態の強化された性能はサイクルごと
に実行できる命令の数を増大することによりかつ命令フ
ェッチの遅延の影響を低減することにより達成される。
従って、フェッチされる命令は他のクロックサイクルに
際してメモリから再びロードされる必要はなく、それに
よって不必要にバストラフィックを増大することを避け
ることができる。さらに、単一のアクセスがダブルワー
ド命令の両方のワードを読み出すようにメモリにおいて
ダブルワード命令を整列させる厳格なメモリ構成を維持
するために複雑なメモリコントローラおよびシステムの
ハードウエアを必要とすることもない。
はプロセッサをストールさせることなくデュアルワード
命令または２つの命令を並列に発行することができる。
従来技術のシステムはそのような性能は達成できなかっ
た。好ましい実施形態の強化された性能はサイクルごと
に実行できる命令の数を増大することによりかつ命令フ
ェッチの遅延の影響を低減することにより達成される。
従って、フェッチされる命令は他のクロックサイクルに
際してメモリから再びロードされる必要はなく、それに
よって不必要にバストラフィックを増大することを避け
ることができる。さらに、単一のアクセスがダブルワー
ド命令の両方のワードを読み出すようにメモリにおいて
ダブルワード命令を整列させる厳格なメモリ構成を維持
するために複雑なメモリコントローラおよびシステムの
ハードウエアを必要とすることもない。
【００２８】従って、本発明のフェッチおよび発行装置
は単一命令およびダブルワード命令の双方をフェッチお
よび発行することができ、かつさらに複雑な構成要素を
余分に追加しおよび／またはメモリスペースを使用する
ことによりシステムのコストおよび複雑さを実質的に増
大することなく、並列プロセッサにおいて同時に実行さ
れるべき２つのシングルワード命令を発行することが可
能である。
は単一命令およびダブルワード命令の双方をフェッチお
よび発行することができ、かつさらに複雑な構成要素を
余分に追加しおよび／またはメモリスペースを使用する
ことによりシステムのコストおよび複雑さを実質的に増
大することなく、並列プロセッサにおいて同時に実行さ
れるべき２つのシングルワード命令を発行することが可
能である。
【００２９】本発明が好ましい実施形態に関して説明さ
れたが、当業者には本発明は数多くの方法で変更するこ
とができかつ上で特に示しかつ説明したもの以外の数多
くの実施形態を取り得ることが理解されるであろう。従
って、添付の特許請求の範囲は本発明の真の範囲内にあ
る本発明のすべての変更および修正をカバーするものと
考える。
れたが、当業者には本発明は数多くの方法で変更するこ
とができかつ上で特に示しかつ説明したもの以外の数多
くの実施形態を取り得ることが理解されるであろう。従
って、添付の特許請求の範囲は本発明の真の範囲内にあ
る本発明のすべての変更および修正をカバーするものと
考える。
【図１】従来技術の命令フェッチおよび発行システムを
示すブロック図である。
示すブロック図である。
【図２】本発明の好ましい実施形態に係わるマイクロコ
ントローラまたはマイクロプロセッサのようなデータ処
理システムのためのフェッチおよび発行装置を示すブロ
ック図である。
ントローラまたはマイクロプロセッサのようなデータ処
理システムのためのフェッチおよび発行装置を示すブロ
ック図である。
【図３】本発明の好ましい実施形態に係わるフェッチお
よび発行ユニットの動作を示す論理状態図である。
よび発行ユニットの動作を示す論理状態図である。
１００ フェッチおよび発行システム １１０ 命令レジスタ １２０ 命令デコーダ ２００ フェッチおよび発行装置 ２１０ コントローラ ２２０，２３０ マルチプレクサ ２４０ 命令レジスタ ２５０ 命令デコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ニコル・ディー・テイトラー アメリカ合衆国テキサス州78751、オース チン、ウエスト・フォーティフォース・ス トリート 402 アパートメント・ディー
Claims (5)
- 【請求項１】 複数ワード命令を含む命令セットを有す
るかあるいは複数の命令を並列に発行するデータ処理シ
ステムのための命令フェッチおよび発行装置（２００）
であって、 それぞれ第１のレジスタワード、第２のレジスタワード
および第３のレジスタワードを含む第１のレジスタ、第
２のレジスタおよび第３のレジスタを有する命令レジス
タ（２４０）であって、該命令レジスタはロード信号に
応じて前記第１のレジスタ、第２のレジスタおよび第３
のレジスタから命令ワードを転送するもの、 メモリから第１の命令ワードおよび第２の命令ワードを
受けかつ前記命令レジスタから前記第２および第３のレ
ジスタワードを受け、かつ受信したワードの内の選択さ
れた１つを第１の制御信号に基づき前記命令レジスタに
おける第１のレジスタへと転送する第１のマルチプレク
サ（２２０）、そして前記メモリから前記第１および第
２の命令ワードをかつ前記第３のレジスタワードを受信
し、かつ該受信したワードの内の選択された１つを第２
の制御信号に基づき前記第２のレジスタへと転送する第
２のマルチプレクサ（２３０）、 を具備することを特徴とする命令フェッチおよび発行装
置（２００）。 - 【請求項２】 さらに、前記第１の制御信号、前記第２
の制御信号、および前記ロード信号を提供するコントロ
ーラ（２１０）を具備し、該コントローラは前記第１、
第２および第３のレジスタワードの状態に基づきロード
信号を提供しかつ前記第１、第２および第３のレジスタ
ワードの次の状態に基づき前記第１および第２の制御信
号を提供することを特徴とする、請求項１に記載の装
置。 - 【請求項３】 前記コントローラは前記第１および第２
のマルチプレクサによって受信されるべき次の第１およ
び第２の命令ワードが位置するメモリ内のロケーション
を計算するための手段を含むことを特徴とする請求項２
に記載の装置。 - 【請求項４】 第１、第２および第３のワードを保持す
る命令レジスタを有するデータ処理システムのそれぞれ
のクロックサイクルに対して少なくとも１つの命令ワー
ドをフェッチしかつ発行する方法であって、前記データ
処理システムは単一ワード命令、ダブルワード命令、あ
るいは複数の単一ワード命令を並列に実行することがで
き、前記方法は、 ２つの命令ワードを受信する段階、 前記受信した２つの命令ワードおよび前記命令レジスタ
に保持された３つのワードの内の第２および第３のワー
ドの間から第１のワードを選択する段階、 前記受信した２つの命令ワードおよび前記命令レジスタ
に保持された３つのワードの内の第３のワードの間から
第２のワードを選択する段階、 前記受信した２つの命令ワードの間から第３のワードを
選択する段階、 前記選択されたワードを命令レジスタにロードする段
階、そして単一のクロックサイクルで、第１の命令の実
行に必要とされる命令レジスタに保持された数のワード
を発行する段階、 を具備することを特徴とする第１、第２および第３のワ
ードを保持する命令レジスタを有するデータ処理システ
ムのそれぞれのクロックサイクルに対して少なくとも１
つの命令ワードをフェッチしかつ発行する方法。 - 【請求項５】 前記発行する段階は、同じ単一クロック
サイクル内で、第２の命令を実行するために必要な数の
ワードを発行する段階を含むことを特徴とする、請求項
４に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/845,096 | 1997-04-21 | ||
| US08/845,096 US5835746A (en) | 1997-04-21 | 1997-04-21 | Method and apparatus for fetching and issuing dual-word or multiple instructions in a data processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10301779A true JPH10301779A (ja) | 1998-11-13 |
| JP3790626B2 JP3790626B2 (ja) | 2006-06-28 |
Family
ID=25294385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12005598A Expired - Fee Related JP3790626B2 (ja) | 1997-04-21 | 1998-04-14 | デュアルワードまたは複数命令をフェッチしかつ発行する方法および装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5835746A (ja) |
| JP (1) | JP3790626B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604909A (en) | 1993-12-15 | 1997-02-18 | Silicon Graphics Computer Systems, Inc. | Apparatus for processing instructions in a computing system |
| EP0858168A1 (en) | 1997-01-29 | 1998-08-12 | Hewlett-Packard Company | Field programmable processor array |
| US6243798B1 (en) * | 1997-10-28 | 2001-06-05 | Microchip Technology Incorporated | Computer system for allowing a two word jump instruction to be executed in the same number of cycles as a single word jump instruction |
| DE69841256D1 (de) * | 1997-12-17 | 2009-12-10 | Panasonic Corp | Befehlsmaskierung um Befehlsströme einem Prozessor zuzuleiten |
| WO1999031574A1 (en) | 1997-12-17 | 1999-06-24 | Hewlett-Packard Company | Implementation of multipliers in programmable arrays |
| DE69827589T2 (de) | 1997-12-17 | 2005-11-03 | Elixent Ltd. | Konfigurierbare Verarbeitungsanordnung und Verfahren zur Benutzung dieser Anordnung, um eine Zentraleinheit aufzubauen |
| US6408382B1 (en) * | 1999-10-21 | 2002-06-18 | Bops, Inc. | Methods and apparatus for abbreviated instruction sets adaptable to configurable processor architecture |
| US6961844B1 (en) * | 2001-10-05 | 2005-11-01 | Lsi Logic Corporation | System and method for extracting instruction boundaries in a fetched cacheline, given an arbitrary offset within the cacheline |
| WO2005071042A1 (en) | 2004-01-23 | 2005-08-04 | Aquatech, Llc | Petroleum recovery and cleaning system and process |
| US7143218B1 (en) | 2004-08-27 | 2006-11-28 | Xilinx, Inc. | Network media access controller embedded in a programmable logic device-address filter |
| US7366807B1 (en) | 2004-08-27 | 2008-04-29 | Xilinx, Inc. | Network media access controller embedded in a programmable logic device—statistics interface |
| US8862924B2 (en) * | 2011-11-15 | 2014-10-14 | Advanced Micro Devices, Inc. | Processor with power control via instruction issuance |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3629853A (en) * | 1959-06-30 | 1971-12-21 | Ibm | Data-processing element |
| US5131086A (en) * | 1988-08-25 | 1992-07-14 | Edgcore Technology, Inc. | Method and system for executing pipelined three operand construct |
| US5179671A (en) * | 1989-03-31 | 1993-01-12 | Bull Hn Information Systems Inc. | Apparatus for generating first and second selection signals for aligning words of an operand and bytes within these words respectively |
| US5241636A (en) * | 1990-02-14 | 1993-08-31 | Intel Corporation | Method for parallel instruction execution in a computer |
| US5488729A (en) * | 1991-05-15 | 1996-01-30 | Ross Technology, Inc. | Central processing unit architecture with symmetric instruction scheduling to achieve multiple instruction launch and execution |
-
1997
- 1997-04-21 US US08/845,096 patent/US5835746A/en not_active Expired - Fee Related
-
1998
- 1998-04-14 JP JP12005598A patent/JP3790626B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5835746A (en) | 1998-11-10 |
| JP3790626B2 (ja) | 2006-06-28 |
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| A61 | First payment of annual fees (during grant procedure) |
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