JP2001092662A - プロセッサコア及びこれを用いたプロセッサ - Google Patents

プロセッサコア及びこれを用いたプロセッサ

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JP2001092662A JP26953299A JP26953299A JP2001092662A JP 2001092662 A JP2001092662 A JP 2001092662A JP 26953299 A JP26953299 A JP 26953299A JP 26953299 A JP26953299 A JP 26953299A JP 2001092662 A JP2001092662 A JP 2001092662A
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stage
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高 宮森
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Abstract

(57)【要約】 【課題】 外部に演算ユニットを効率よく接続すること
ができるプロセッサコアを提供する。 【解決手段】 外部に接続された拡張演算ユニットを制
御するための命令である拡張演算ユニット制御命令を実
装したプロセッサコアであって、命令をデコードする機
能を有し、そのデコードした命令が前記拡張演算ユニッ
ト制御命令であった場合には、前記拡張演算ユニットに
対して、演算データ、拡張演算コードの動作を規定する
命令コード、及び該命令コードが有効であることを示す
情報を出力する命令デコード部を備える。すなわち、プ
ロセッサコアは、拡張演算ユニットを制御するための拡
張命令を備え、さらに拡張命令を実行するための制御手
段と、拡張演算ユニットを制御しデータを転送するイン
ターフェース手段とを内蔵した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、命令を実行するプ
ロセッサコア、及びこれを用いたプロセッサに関する。
【０００２】
【従来の技術】従来、この種の分野の技術に関しては、
例えば図７に示すようなものがあった。
【０００３】図７は、従来のプロセッサの基本構成を示
すブロック図である。
【０００４】このプロセッサは、プロセッサコア７０と
データメモリ８０とを備えている。
【０００５】プロセッサコア７０は、フェッチｐＣ（ｆ
Ｐｅ）７０１、アドレスインクリメンタ７０２、命令メ
モリ７０３、命令レジスタ７０４、レジスタファイル７
０５、デコード回路７０６、ソース（１）レジスタ７０
７、ソース（２）レジスタ７０８、実行ステージ・コン
トロールレジスタ７１０、演算器７１１、パイプライン
制御回路７１２、メモリステージ・データレジスタ７１
３、メモリステージ・コントロールレジスタ７１５、レ
ジスタライトステージ・レジスタ７１６、レジスタライ
トステージ・コントロールレジスタ７１７、及び命令有
効レジスタ７１８から構成されている。
【０００６】プロセッサコア７０は、５段のパイプライ
ン構成で命令を実行する。すなわち、パイプラインステ
ージ１（命令フェッチステージ）と、パイプラインステ
ージ２（レジスタリードステージ）と、パイプラインス
テージ３（実行ステージ）と、パイプラインステージ４
（メモリステージ）と、パイプラインステージ５（レジ
スタライトステージ）とを有する。
【０００７】ここで、命令フェッチステージは、命令メ
モリ７０３から命令を読み出すステージであり、レジス
タリードステージは、命令フェッチステージで読み出し
た命令で指定された、レジスタファイル７０５中のレジ
スタを読み出すとともに、デコード回路７０６で命令を
デコードするステージである。実行ステージは、レジス
タリードステージで読み出したレジスタの値と命令のデ
コード情報によって、演算器７１１で命令を実行するス
テージであり、メモリステージは、メモリロード、スト
ア命令の場合にはデータメモリ８０をアクセスする。レ
ジスタライトステージは、実行ステージでの実行結果あ
るいはメモリロード命令の場合のロードデータをレジス
タファイル７０５へ書き込む。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
プロセッサコアでは、予め定義された命令を実行するだ
けで、外部に演算ユニットを接続するための拡張機能が
なかった。すなわち、外部に演算ユニットを効率よく接
続するための機構やインターフェース信号がないため、
応用システムに適した演算ユニットを効率よくプロセッ
サコアに接続して、システム性能の向上を図ることがで
きない。
【０００９】そこで、応用システムに適した演算ユニッ
ト、例えば積和演算器をプロセッサコアに予め内蔵する
ことも考えられるが、応用システムによっては、その積
和演算器を全く実行しないものもある。従って、プロセ
ッサコアに一様に前記積和演算器を内蔵することは無駄
なハードウェアとなり、コスト増大の要因となる。
【００１０】このようなことから、従来のプロセッサコ
アでは、コア外部に演算ユニットを効率よく接続するた
めの拡張機能が求められていた。
【００１１】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、外部に演算ユ
ニットを効率よく接続することができるプロセッサコア
と、これを用いたプロセッサを提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明に係るプロセッサコアでは、外
部に接続される拡張演算ユニットを制御するための命令
である拡張演算ユニット制御命令を実装したプロセッサ
コアであって、命令をデコードする機能を有し、そのデ
コードした命令が前記拡張演算ユニット制御命令であっ
た場合には、前記拡張演算ユニットに対して、演算デー
タ、拡張演算コードの動作を規定する命令コード、及び
該命令コードが有効であることを示す情報を出力する命
令デコード部を備えたことを特徴とする。
【００１３】請求項２記載の発明に係るプロセッサコア
では、請求項１記載のプロセッサコアにおいて、前記拡
張演算ユニットに対して出力する前記演算データは、該
拡張演算ユニットを制御する命令の一部で指定されたレ
ジスタ番号に従って、プロセッサ内部のレジスタファイ
ルから読み出された値であることを特徴とする。
【００１４】請求項３記載の発明に係るプロセッサコア
では、請求項１記載のプロセッサコアにおいて、パイプ
ライン停止信号を前記拡張演算ユニットへ出力して、該
パイプライン停止信号が有効なときに、前記拡張演算ユ
ニットの実行を一時停止する手段を有することを特徴と
する。
【００１５】請求項４記載の発明に係るプロセッサコア
では、請求項１記載のプロセッサコアにおいて、パイプ
ラインフラッシュ信号を前記拡張演算ユニットへ出力し
て、該パイプラインフラッシュ信号が有効なときに、前
記拡張演算ユニットへ出力した命令の実行を破棄する手
段を有することを特徴とする。
【００１６】請求項５記載の発明に係るプロセッサコア
では、請求項１記載のプロセッサコアにおいて、前記拡
張演算ユニットからパイプライン停止信号を入力し、該
パイプライン停止信号が有効なときに、命令の実行を一
時停止する手段を有することを特徴とする。
【００１７】請求項６記載の発明に係るプロセッサで
は、複数の演算器を有し、前段の演算器の処理結果を次
のクロックの立上りで格納する第１のパイプラインレジ
スタと、命令の実行をパイプライン的に処理する第２の
パイプラインレジスタとを有する拡張演算ユニットと、
命令をデコードする機能を有し、デコードした命令が前
記拡張演算ユニットを制御する命令であった場合には、
前記拡張演算ユニットに対して、演算データ、拡張演算
コードの動作を規定する命令コード、及び該命令コード
が有効であることを示す情報を出力する命令デコード部
を有するプロセッサコアとを備えたことを特徴とする。
【００１８】請求項７記載の発明に係るプロセッサで
は、請求項６記載のプロセッサにおいて、前記拡張演算
ユニットから、アドレス、データ、データ書き込みを制
御する書き込み制御信号、及びデータ読み出しを制御す
る読み出し制御信号を入力し、前記読み出し制御信号が
有効でデータ読み出しを行う時には、前記アドレスで指
定された領域からデータを読み出して前記拡張演算ユニ
ットへ出力し、前記書き込み制御信号が有効でデータ書
き込みを行う場合には、前記アドレスで指定された領域
に、前記拡張演算ユニットからのデータを書き込むメモ
リを有することを特徴とする。
【００１９】請求項８記載の発明に係るプロセッサで
は、請求項７記載のプロセッサにおいて、前記メモリ
は、前記プロセッサコア及び前記拡張演算ユニットから
アクセス可能に構成したことを特徴とする。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
【００２１】［第１実施形態］図１は、本発明の第１実
施形態に係るプロセッサの構成を示すブロック図であ
る。
【００２２】本実施形態のプロセッサは、プロセッサコ
ア１０と、このプロセッサコア１０の外部に接続された
拡張演算ユニット２０と、データメモリ３０と備えてい
る。
【００２３】初めに、プロセッサコア１０の説明を行
う。
【００２４】このプロセッサコア１０は、フェッチＰＣ
（ｆＰｃ）１０１、アドレスインクリメンタ１０２、命
令メモリ１０３、命令レジスタ１０４、レジスタファイ
ル１０５、デコード回路１０６、ソース（１）レジスタ
１０７、ソース（２）レジスタ１０８、実行ステージ・
コントロールレジスタ１１０、演算器１１１、パイプラ
イン制御回路１１２、メモリステージ・データレジスタ
１１３、メモリステージ・コントロールレジスタ１１
５、レジスタライトステージ・データレジスタ１１６、
レジスタライトステージ・コントロールレジスタ１１
７、及び命令有効レジスタ１１８から構成されている。
【００２５】プロセッサコア１０は、次の５段のパイプ
ライン構成で命令を実行する。すなわち、パイプライン
ステージとして、命令メモリ１０３から命令を読み出す
ステージであるパイプラインステージ１（命令フェッチ
ステージ）と、命令フェッチステージで読み出した命令
で指定された、レジスタファイル１０５中のレジスタを
読み出すとともに、デコード回路１０６で命令をデコー
ドするパイプラインステージ２（レジスタリードステー
ジ）と、レジスタリードステージで読み出したレジスタ
の値と命令のデコード情報とによって、演算器１１１で
命令を実行するパイプラインステージ３（実行ステー
ジ）と、メモリロードやストア命令の場合にデータメモ
リ３０をアクセスするパイプラインステージ４（メモリ
ステージ）と、実行ステージでの実行結果あるいはメモ
リロード命令の場合のロードデータをレジスタファイル
１０５へ書き込むパイプラインステージ５（レジスタラ
イトステージ）とを有する。
【００２６】本実施形態のプロセッサコア１０の代表的
な命令としては、例えば、加算命令（ａｄｄ）、データ
メモリロード命令（ｌｏａｄ）、データメモリストア命
令（ｓｔｏｒｅ）、ジャンプ命令（ｊｕｍｐ）、及び拡
張命令（ｅｘｔ）があり、それぞれの命令は３２ビット
長とする。
【００２７】図２は、これら各命令のビットパターンを
示す図であり、同図を参照して各命令の動作を説明す
る。
【００２８】加算命令（ａｄｄ）は、３２ビット命令の
ビット１９〜１６が００００であり、ｓｒｃ１フィール
ドで指定されるレジスタとｓｒｃ２フィールドで指定さ
れるレジスタの値とを加算して、ｄｓｔフィールドで指
定されるレジスタへ書き込む。
【００２９】データメモリロード命令（ｌｏａｄ）は、
命令のビット１９〜１６が０００１であり、命令の動作
は、ｓｒｃ１フィールドで指定されるレジスタの値をデ
ータメモリ３０のアドレスとして、データメモリ３０の
データを読み出し、ｄｓｔフィールドで指定されるレジ
スタへ書き込む。
【００３０】データメモリストア命令（ｓｔｏｒｅ）
は、命令のビット１９〜１６が００１０であり、命令の
動作は、ｓｒｃ１フィールドで指定されるレジスタの値
をデータメモリ３０のアドレスとして、ｓｒｃ２フィー
ルドで指定されるレジスタの値をデータメモリ３０へ書
き込む。
【００３１】ジャンプ命令（ｊｕｍＰ）は、命令のビッ
ト１９〜１６が００１１であり、ｓｒｃ１フィールドで
指定されるレジスタの値を読み出し、ジャンプ先アドレ
スとしてジャンプを行う。
【００３２】拡張命令（ｅｘｔ）は、命令のビット１９
〜１６が０１００であり、ｓｒｃ１フィールドで指定さ
れるレジスタとｓｒｃ２フィールドで指定されるレジス
タの値とを読み出し、外部の拡張演算ユニット２０に出
力する。拡張演算ユニット２０では演算結果をプロセッ
サコア１０へ出力し、その結果をｄｓｔフィールドで指
定されるレジスタへ書き込む。
【００３３】上述した各パイプラインステージの基本的
な動作を説明する。
【００３４】〈パイプラインステージ１の動作〉パイプ
ラインステージ１（命令フェッチステージ）では、フェ
ッチｐｃ１０１の値により命令メモリ１０３から命令を
読み出す。次のクロックの立上りで、命令メモリ１０３
から読み出された命令が命令レジスタ１０４へ書き込ま
れるとともに、命令有効レジスタ１１８の値は１にセッ
トされる。また、フェッチＰＣ１０１の値がアドレスイ
ンクリメンタ１０２で命令ワードのバイト数（命令ワー
ドが４バイトの場合は４）だけ加えられ、次のクロック
の立上りでフェッチｐＣ１０１に格納され、次の命令が
命令メモリ１０３から読み出されるという動作を繰り返
す。
【００３５】〈パイプラインステージ２の動作〉パイプ
ラインステージ２（レジスタリードステージ）では、命
令レジスタ１０４の命令で指定されたレジスタの値をレ
ジスタファイル１０５から読み出す。図２に示した命令
の場合では、命令のビット２７〜２４がｓｒｃ１フィー
ルド、ビット２３〜２０がｓｒｃ２フィールドであり、
このビットで指定されたレジスタの値がレジスタファイ
ル１０５に読み出される。レジスタファイル１０５から
読み出されたレジスタの値は、次のクロックの立上りエ
ッジで、ソース（１）レジスタ１０７及びソース（２）
レジスタ１０８に格納される。
【００３６】また、デコード回路１０６は、命令有効レ
ジスタ１１８の値が１で命令レジスタ１０４に有効な命
令が格納されている場合に、命令レジスタ１０４の命令
をデコードして実行ステージ・コントロールレジスタ１
１０へ、演算器１１１の制御情報と、デスティネーショ
ンレジスタ番号及びその有効情報と、ジャンプ命令によ
るパイプラインフラッシュ情報とを出力する。これらの
情報は、次のクロックの立上りで、実行ステージ・コン
トロールレジスタ１１０に格納される。
【００３７】さらに、デコード回路１０６の動作を詳細
に説明すると、デコード回路１０６は、命令レジスタ１
０４から３２ビットの命令を読み出し、図３に示すよう
に制御情報を出力する。デスティネーションレジスタ番
号（ｄｓｔ番号）としては命令のビット３１〜２８を出
力する。デスティネーション有効情報は、命令実行の結
果、レジスタへの書き込みを行うａｄｄ，ｌｏａｄ，ｅ
ｘｔ命令の場合には１（有効）となる。パイプラインフ
ラッシュ情報（Ｆｌｕｓｈ）はジャンプ命令のとき１
（有効）となる。拡張命令有効情報（ｅｘｔ有効）はｅ
ｘｔ命令の場合に１（有効）となる。また、拡張命令情
報（ｃｏｄｅ１６）としては、命令コードのビット１５
〜０が出力される。
【００３８】〈パイプラインステージ３の動作〉パイプ
ラインステージ３（実行ステージ）では、演算器１１１
はソース（１）レジスタ１０７及びソース（２）レジス
タ１０８からデータを入力して、実行ステージ・コント
ロールレジスタ１１０内の、演算器１１１の制御情報に
従って演算を行う。演算器１１１の制御情報は、図３に
示したデコード回路１０６の出力に対応しており、演算
器１１１は図４に示すような動作を行う。
【００３９】演算器１１１の演算結果は、メモリステー
ジ・データレジスタ１１３に格納されるとともに、デー
タメモリ３０をアクセスするデータロード命令とデータ
ストア命令の場合では演算器１１１の出力をデータメモ
リ３０のアドレスとして出力する。データストア命令の
場合は、セレクタ１０９からの値をデータメモリ３０へ
ストアするデータとして出力する。
【００４０】実行ステージ・コントロールレジスタ１１
０のデスティネーションレジスタ番号とその有効情報
が、次のクロックの立上りでメモリステージ・コントロ
ールレジスタ１１５へ格納される。
【００４１】実行ステージ・コントロールレジスタ１１
０にジャンプ命令によるパイプラインフラッシュ情報が
有効になった場合は、パイプライン制御回路１１２では
パイプラインフラッシュ信号を有効にして、次のクロッ
クの立上りで、命令有効レジスタ１１８及び実行ステー
ジ・コントロールレジスタ１１０の有効情報を無効にし
て、次のクロックでのデコードステージ及び実行ステー
ジが動作しないように制御する。
【００４２】また、パイプラインフラッシュ信号がアク
ティブになると、演算器１１１の出力のジャンプ先アド
レスが次のフェッチｐｃ１０１の値になるように制御す
る。
【００４３】同時に、パイプラインフラッシュ信号を拡
張演算ユニット２０へ出力し、拡張演算ユニット２０内
部の実行ステージレジスタ２０１を無効にできるように
する。
【００４４】パイプライン制御回路１１２は、データメ
モリ３０からのパイプラインストール（停止）要求、あ
るいは拡張演算ユニット２０からのパイプライン停止要
求が発生した場合に、フェッチｐｃ１０１、命令レジス
タ１０４、命令有効レジスタ１１８、ソース（１）レジ
スタ１０７、ソース（２）レジスタ１０８、及び実行ス
テージ・コントロールレジスタ１１０の値が、次のクロ
ックの立上りで更新されないように制御信号を各モジュ
ールへ出力する。
【００４５】データメモリ３０からのパイプラインスト
ール要求の場合は、メモリステージ・コントロールレジ
スタ１１５の値も更新されないように、メモリステージ
・コントロールレジスタ１１５へ制御信号を出力する。
同時に、パイプライン制御回路１１２は、拡張演算ユニ
ット２０へパイプライン停止信号を出力し、拡張演算ユ
ニット２０内部の実行ステージレジスタ２０１の値が更
新されないように制御する。
【００４６】〈パイプラインステージ４の動作〉パイプ
ラインステージ４（メモリステージ）では、データロー
ド命令の場合はデータメモリ３０からデータが読み出さ
れ、次のクロックでレジスタライトステージ・データレ
ジスタ１１６に格納される。その他の命令の場合は、メ
モリステージ・データレジスタ１１３の値が、次のクロ
ックでレジスタライトステージ・データレジスタ１１６
に格納される。また、メモリステージ・コントロールレ
ジスタ１１５の情報が次のクロックで、レジスタライト
ステージ・コントロールレジスタ１１７に格納される。
【００４７】〈パイプラインステージ５の動作〉パイプ
ラインステージ５（レジスタライトステージ）では、レ
ジスタライトステージ・コントロールレジスタ１１７の
デスティネーションレジスタへの書き込みが有効の場合
は、レジスタライトステージ・コントロールレジスタ１
１７内のディスティネーションレジスタ番号で指定され
るレジスタファイル１０５のレジスタへ、レジスタライ
トステージ・データレジスタ１１６の値を書き込むよう
に制御する。
【００４８】次に、本実施形態に係る拡張演算ユニット
２０について説明する。
【００４９】拡張演算ユニット２０は、プロセッサコア
１０と接続されており、プロセッサコア１０のデコード
ステージで、コア１０から、レジスタファイル１０５よ
り読み出した命令のｓｒｃ１，ｓｒｃ２フィールドに対
応するレジスタの値を入力する。
【００５０】デコード回路１０６から、命令の下位１６
ビットに相当する拡張命令情報（ｃｏｄｅ１６）を入力
すると共に、デコードステージの命令が拡張命令ｅｘｔ
の場合に有効（１）になる拡張命令有効情報を入力す
る。これらの情報は、コア１０からのパイプラインフラ
ッシュ信号、あるいはパイプラインストール信号が有効
にならない場合は、次のクロックの立上りで、実行ステ
ージレジスタ２０１へ格納される。プロセッサコア１０
からのパイプラインストール信号が有効なときは、実行
ステージレジスタ２０１の値を更新しない。
【００５１】プロセッサコア１０からのパイブラインフ
ラッシュ信号が有効なときは、次のクロックの立上り
で、拡張命令有効情報を強制的に無効（０）にして、拡
張演算ユニット２０が演算を行わないように制御する。
【００５２】ステージ（１）演算器２０２は、プロセッ
サコア１０のメモリステージに対応したステージで演算
を行うユニットである。このステージ（１）演算器２０
２の動作は、コア１０から入力した拡張命令情報ｃｏｄ
ｅ１６をコントロール回路２０４がデコードして行う。
またステージ（１）演算器２０２は、拡張命令情報の一
部を演算の入力データとして使用することもできる。
【００５３】ステージ（１）の演算結果は、次のクロッ
クの立上りでパイプライン（１）レジスタ２０５に格納
される。パイプライン（１）レジスタ２０５の結果は、
次のステージ（２）演算器２０３の入力データとして使
うことができる。ステージ（２）演算器２０４の結果
は、次のクロックの立上りで、パイプライン（２）レジ
スタ２０６に格納される。
【００５４】本実施形態での拡張命令の例を以下に挙げ
る。
【００５５】１ext dst,srcl,src2,0x0001 acc <− rc1
*src2;dst <− src1 ２ext dst,src1,src2,0x0002 acc <− acc+src1*src2;d
st <− src1 ３ext dst,src1,src2,0x0003 dst <− acc これらの命令を実行するため、拡張演算ユニット２０の
ステージ（１）演算器２０２は乗算を行い、ステージ
（２）演算器２０３は、パイプライン（１）レジスタ２
０５から入力したステージ（１）演算器２０２の乗算の
結果とパイプライン（２）レジスタ２０６とを加算す
る。ステージ（２）演算器２０３の結果は、パイプライ
ン（２）レジスタ２０６（この場合はａｃｃレジスタ）
に再度格納される。
【００５６】上記１の命令では、プロセッサコア１０か
ら入力したソース（１）データとソース（２）データを
入力として、ステージ（１）演算器２０２で乗算を行
う。結果は、次のクロックの立上りでパイプライン
（１）レジスタ２０５に格納される。ステージ（２）演
算器２０３では、処理を行わず、パイプライン（１）レ
ジスタ２０５に格納された乗算結果を次のクロックの立
上りでパイプライン（２）レジスタ２０６に格納する。
また、ステージ（１）演算器２０２から、ソース（１）
データを命令の結果としてプロセッサコア１０へ出力す
る。これは、プロセッサコア１０の実行ステージに相当
し、プロセッサコア１０は、上記１の命令の結果とし
て、レジスタライトステージでレジスタファイル１０５
へ書き込む。
【００５７】上記２の命令では、ステージ１までは、上
記１の命令と同様に動作する。ステージ（２）演算器２
０３では、パイプライン（１）レジスタ２０５の結果と
パイプライン（２）レジスタ２０６の結果とを加算し、
その結果をパイプライン（２）レジスタ２０６へ格納す
る。また、ステージ（１）演算器２０２から、ソース
（１）データを命令の結果としてプロセッサコア１０へ
出力する。これは、プロセッサコア１０の実行ステージ
に相当し、プロセッサコア１０は、上記１の命令の結果
として、レジスタライトステージでレジスタファイル１
０５へ書き込む。
【００５８】上記３の命令では、パイプライン（２）レ
ジスタ２０６を読み出し、ステージ（１）演算器２０２
から、ソース（１）データを命令の結果としてプロセッ
サコア１０へ出力する。これは、プロセッサコア１０の
実行ステージに相当し、プロセッサコア１０は、上記１
の命令の結果として、レジスタライトステージでレジス
タファイル１０５へ書き込む。
【００５９】パイプライン（２）レジスタ２０６には、
上記１あるいは２の命令の結果が格納される。したがっ
て、上記３の命令が実行ステージ・レジスタ２０１に格
納されたとき、パイプライン（１）レジスタ２０５に上
記１あるいは２の命令が格納されることを、コントロー
ル回路２０４はチェックし、この場合は、１サイクルだ
けコア１０へのパイプラインストール信号を有効にし
て、パイプラインを停止させ、次のクロックサイクル
で、上記１あるいは２の命令の結果を読み出して、ステ
ージ（１）演算器２０２を介して、コア１０へ結果を出
力することができる。
【００６０】上述したように、本実施形態では、プロセ
ッサコア１０に、拡張演算ユニット２０を制御するため
の拡張命令を備え、この拡張命令を実行するための制御
回路と、拡張演算ユニット２０を制御しデータを転送す
るインターフェース回路とを内蔵したので、プロセッサ
コア１０の外部に、効率よく拡張演算ユニット２０を接
続することができる。
【００６１】例えば、拡張演算ユニット２０として、レ
イテンシが２サイクルでスループットが１サイクルの積
和演算器を設けた場合を考える。プロセッサコア１０の
乗算命令では実行に５サイクル、加算命令は１サイクル
かかったとする。１０回の積和演算は、拡張演算ユニッ
ト２０の積和演算器を用いることにより、１１サイクル
で実行することができる。これに対して、プロセッサコ
ア１０の乗算命令と加算命令の組合せによる場合では、
（５＋１）×１０＝６０で、６０サイクルかかることに
なる。
【００６２】プロセッサコアに予め積和演算器を内蔵す
ることも考えられるが、ある応用システムで積和演算が
全く実行されない場合、この応用システムでは積和演算
ユニットが無駄なハードウェアとなり、コスト増大の要
因となる。
【００６３】本実施形態では、積和演算の例以外にも、
応用システムに適した演算ユニットをプロセッサコア１
０の外部に接続することによって、システム性能を向上
させることが可能となる。
【００６４】なお、本実施形態では、拡張演算ユニット
２０はステージ（１）演算器２０２とステージ（２）演
算器２０３という２段のパイブライン構成を採ったが、
拡張演算ユニット２０の構成はこれに限定されるもので
はなく、３段以上の多段のパイプラインステージを持つ
ことができる。
【００６５】また、プロセッサコア１０へのパイプライ
ンストール要求の例として、実行に複数ステージが必要
な命令の結果を読み出す場合を示したが、これに限定さ
れるものではない。例えば、内部がパイプライン処理さ
れず、命令の実行に複数サイクルが必要な場合は、次の
命令の実行を、現在実行している命令が終了するまで待
たせることが考えられる。これは、コントロール回路２
０４がこのような命令実行のステートを管理することで
実現できる。
【００６６】［第２実施形態］図５は、本発明の第２実
施形態に係るプロセッサの構成を示すブロック図であ
り、図１と共通の要素には、同一の符合を付しその説明
を省略する。
【００６７】第２実施形態のプロセッサでは、プロセッ
サコア１０の構成は図１と同じであるが、拡張演算ユニ
ット４０のステージ（１）演算器４０２からデータメモ
リ３１へ、アドレス信号、リード／ライトのコントロー
ル信号、及びライトデータ信号が出力され、データメモ
リ３１を直接アクセスできるようになっている。
【００６８】データメモリ３１は、セレクタ３１ａ，３
１ｂによって、コア１０からのアドレス信号、リード／
ライトコントロール信号、及びライトデータ信号を選択
して、ＲＡＭモジュールへ出力することで、コア１０と
拡張演算ユニット４０からのアクセス要求を調停する。
【００６９】データメモリ３１から読み出されたデータ
は、拡張演算ユニット４０へ出力され、ステージ（２）
演算器４０３の出力と選択されてパイプライン（２）レ
ジスタ４０６へ、次のクロックの立上りで格納される。
【００７０】本実施形態の拡張演算ユニット４０では、
ステージ（３）演算器４０７が、パイプライン（２）レ
ジスタ４０６の出力を入力データとして演算に使用して
いる。このように、データメモリ３１から読み出した結
果を拡張演算ユニット４０での演算入力データとして使
用することができる。
【００７１】［第３実施形態］図６は、本発明の第３実
施形態に係るプロセッサの構成を示すブロック図であ
り、図１と共通の要素には、同一の符合を付しその説明
を省略する。
【００７２】本実施形態のプロセッサは、図１に示した
構成において、拡張演算ユニット２０からデスティネー
ションレジスタ有効ビットを出力することにより、プロ
セッサコア１０の実行ステージでの演算結果をプロセッ
サコア１０で無効にし、レジスタライトステージでレジ
スタへ書き込まないようにしたものである。
【００７３】本実施形態では、上記第１実施形態で示し
た拡張命令の例を次のように変更する。
【００７４】 １ext src1,src2,0x0001 acc <− src1*src2; ２ext src1,src2,0x0002 acc <− acc+src1*src2; ３ext dst,src1,src2,0x0003 dst <− acc 上記１及び２の命令では、プロセッサコア１０のレジス
タファイル１０５へ結果を書き戻さないため、拡張演算
ユニット２０のコントロール回路２０４ａは、デスティ
ネーション有効情報を無効として、プロセッサコア１０
へ出力する。プロセッサコア１０の実行ステージ・コン
トロールレジスタ１１０のデスティネーションレジスタ
の有効情報は、この場合には無効（０）として次のクロ
ックの立上りでメモリステージ・コントロールレジスタ
１１５ａへ格納される。
【００７５】上記３の命令では、プロセッサコア１０の
レジスタファイル１０５へ結果を書き戻す。このため、
拡張演算ユニット２０のコントロール回路２０４ａは、
デスティネーション有効情報を有効として、プロセッサ
コア１０へ出力する。
【００７６】プロセッサコア１０は、拡張命令を実行し
ている場合に、拡張演算ユニット２０のコントロール回
路２０４ａから出力されるデスティネーション有効情報
を、次のクロックの立ち上がりでメモリステージ・コン
トロールレジスタ１１５ａに格納するように制御する。
【００７７】プロセッサコア１０のパイプライン制御に
よっては、実行ステージとメモリステージのデスティネ
ーションレジスタが有効で、そのレジスタ番号がレジス
タリードステージで読み出すレジスタ番号と一致したと
き、パイプラインをストールさせる場合がある。拡張命
令で、プロセッサコア１０のレジスタファイル１０５へ
の書き込みを行わない命令がある場合には、デスティネ
ーションレジスタへの書き戻しを無効という情報を、拡
張演算ユニット２０からプロセッサコア１０へ出力する
機能を設けることによって、本来不要であるパイプライ
ンのストールを回避することができる。
【００７８】
【発明の効果】以上詳細に説明したように、本発明よれ
ば、拡張演算ユニットを制御するための命令である拡張
演算ユニット命令をサポートし、この拡張演算ユニット
命令の実行を制御する機能と、拡張演算ユニットを接続
するインターフェース機能とを備えたので、プロセッサ
コアの外部に、効率よく拡張演算ユニットを接続するこ
とが可能になる。これにより、応用システムに適した拡
張演算ユニットを、プロセッサコアの外部に接続するこ
とによって、システム性能を容易に向上させることが可
能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るプロセッサの構成
を示すブロック図である。
【図２】プロセッサコアの命令のビットパターンを示す
図である。
【図３】図１に示したデコード回路１０６の動作を示す
図である。
【図４】図１に示した演算器１１１の動作を示す図であ
る。
【図５】本発明の第２実施形態に係るプロセッサの構成
を示すブロック図である。
【図６】本発明の第３実施形態に係るプロセッサの構成
を示すブロック図である。
【図７】従来のプロセッサの基本構成を示すブロック図
である。
【符号の説明】
１０ プロセッサコア ２０，４０ 拡張演算ユニット ３０，３１ データメモリ １０１ フェッチＰＣ（ｆＰｃ） １０２ アドレスインクリメンタ １０３ 命令メモリ １０４ 命令レジスタ １０５ レジスタファイル １０６ デコード回路 １０７ ソース（１）レジスタ １０８ ソース（２）レジスタ １１０ 実行ステージ・コントロールレジスタ １１１ 演算器 １１２ パイプライン制御回路 １１３ メモリステージ・データレジスタ １１５ メモリステージ・コントロールレジスタ １１６ レジスタライトステージ・データレジスタ １１７ レジスタライトステージ・コントロールレジス
タ １１８ 命令有効レジスタ ２０２，４０２ ステージ（１）演算器 ２０３，４０３ ステージ（２）演算器 ２０５，４０５ パイプライン（１）レジスタ ２０６，４０６ パイプライン（２）レジスタ ４０７ ステージ（３）演算器 ４０８ パイプライン（３）レジスタ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 外部に接続される拡張演算ユニットを制
    御するための命令である拡張演算ユニット制御命令を実
    装したプロセッサコアであって、 命令をデコードする機能を有し、そのデコードした命令
    が前記拡張演算ユニット制御命令であった場合には、前
    記拡張演算ユニットに対して、演算データ、拡張演算コ
    ードの動作を規定する命令コード、及び該命令コードが
    有効であることを示す情報を出力する命令デコード部を
    備えたことを特徴とするプロセッサコア。
  2. 【請求項２】 前記拡張演算ユニットに対して出力する
    前記演算データは、 該拡張演算ユニットを制御する命令の一部で指定された
    レジスタ番号に従って、プロセッサ内部のレジスタファ
    イルから読み出された値であることを特徴とする請求項
    １記載のプロセッサコア。
  3. 【請求項３】 パイプライン停止信号を前記拡張演算ユ
    ニットへ出力して、該パイプライン停止信号が有効なと
    きに、前記拡張演算ユニットの実行を一時停止する手段
    を有することを特徴とする請求項１記載のプロセッサコ
    ア。
  4. 【請求項４】 パイプラインフラッシュ信号を前記拡張
    演算ユニットへ出力して、該パイプラインフラッシュ信
    号が有効なときに、前記拡張演算ユニットへ出力した命
    令の実行を破棄する手段を有することを特徴とする請求
    項１記載のプロセッサコア。
  5. 【請求項５】 前記拡張演算ユニットからパイプライン
    停止信号を入力し、該パイプライン停止信号が有効なと
    きに、命令の実行を一時停止する手段を有することを特
    徴とする請求項１記載のプロセッサコア。
  6. 【請求項６】 複数の演算器を有し、前段の演算器の処
    理結果を次のクロックの立上りで格納する第１のパイプ
    ラインレジスタと、命令の実行をパイプライン的に処理
    する第２のパイプラインレジスタとを有する拡張演算ユ
    ニットと、 命令をデコードする機能を有し、デコードした命令が前
    記拡張演算ユニットを制御する命令であった場合には、
    前記拡張演算ユニットに対して、演算データ、拡張演算
    コードの動作を規定する命令コード、及び該命令コード
    が有効であることを示す情報を出力する命令デコード部
    を有するプロセッサコアとを備えたことを特徴とするプ
    ロセッサ。
  7. 【請求項７】 前記拡張演算ユニットから、アドレス、
    データ、データ書き込みを制御する書き込み制御信号、
    及びデータ読み出しを制御する読み出し制御信号を入力
    し、前記読み出し制御信号が有効でデータ読み出しを行
    う時には、前記アドレスで指定された領域からデータを
    読み出して前記拡張演算ユニットへ出力し、前記書き込
    み制御信号が有効でデータ書き込みを行う場合には、前
    記アドレスで指定された領域に、前記拡張演算ユニット
    からのデータを書き込むメモリを有することを特徴とす
    る請求項６記載のプロセッサ。
  8. 【請求項８】 前記メモリは、前記プロセッサコア及び
    前記拡張演算ユニットからアクセス可能に構成したこと
    を特徴とする請求項７記載のプロセッサ。
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