JPH07219774A - データ処理装置および例外処理方法 - Google Patents

データ処理装置および例外処理方法

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JPH07219774A
JPH07219774A JP6013421A JP1342194A JPH07219774A JP H07219774 A JPH07219774 A JP H07219774A JP 6013421 A JP6013421 A JP 6013421A JP 1342194 A JP1342194 A JP 1342194A JP H07219774 A JPH07219774 A JP H07219774A
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JP
Japan
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instruction
coprocessor
exception
storage unit
unit
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JP6013421A
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English (en)
Inventor
Tomoshi Nishigami
知史 西上
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPH07219774A publication Critical patent/JPH07219774A/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor

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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 【目的】ＣＰＵ１と，ＣＰＵ１からのコプロセッサ命令
を非同期的に実行するコプロセッサ２を備えたデータ処
理装置に関し，特に例外発生時に例外処理を適確に行う
ための手段を提供することを目的とする。また，コプロ
セッサ２の正常動作を容易に検証できるようにすること
を目的とする。 【構成】ＣＰＵ１のプログラムから，コプロセッサ命令
記憶部６に対するアクセス命令を用いることにより，例
外発生時にコプロセッサ命令記憶部６の内容を調べ，必
要であれば命令をクリアしたり編集して書き戻すことに
より，コプロセッサ命令の再試行等を行う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は，命令を高速で実行する
ために，命令実行を非同期的に処理するコプロセッサを
持つデータ処理装置および例外処理方法に関する。
【０００２】例えば，浮動小数点演算装置などのコプロ
セッサを持つデータ処理装置において，例外処理を適確
に行うためには，コプロセッサ内の演算器で発生した例
外の情報を必要に応じてプログラムに対し詳細に報告し
なければならない。また，例外発生時において予測され
る動作が正しく行われるかどうかを検証するためには，
異常状態をプログラムによって設定し，その結果を確認
する手段が必要になる。
【０００３】
【従来の技術】従来の非同期型コプロセッサの例外処理
システムとして，例えば特開平４−１０６６５２号公報
に示されるようなものがある。このような従来の例外処
理システムにおいては，コプロセッサから中央処理装置
（以下，ＣＰＵという）に対して，例外が発生したコプ
ロセッサ命令に関する直接の情報だけが通知されてい
た。なお，ここで例外の発生とは，例えばある値を０で
除算するとか，命令中のオペランドでアクセスできない
領域を指定するというような命令を正常に実行できない
事象が発生することをいう。
【０００４】図６は，その従来技術の構成を示すブロッ
ク図である。図６中，６０はＣＰＵ，６１は命令制御
部，６２は汎用レジスタ，６３は演算器，６４はメモ
リ，７０はコプロセッサ，７１は制御部，７２は単数ま
たは複数のコプロセッサ演算器，７３はコプロセッサ命
令キュー，７４は例外フラグ用レジスタである。８１は
命令制御部６１からコプロセッサ命令キュー７３にコプ
ロセッサ命令を通知するコプロセッサ命令バス，８２は
制御部７１から汎用レジスタ６２へ書き込みレジスタ番
号および読み出しレジスタ番号等を通知するレジスタ番
号バス，８３は汎用レジスタ６２からコプロセッサ演算
器７２にソースデータを通知するソースデータバス，８
４はコプロセッサ演算器７２の出力を汎用レジスタ６２
に通知する出力バスを表す。
【０００５】コプロセッサ演算器７２で演算処理中に例
外が発生した場合，コプロセッサ命令キュー７３内に設
けた例外フラグ用レジスタ７４に例外の種類を書き込
み，コプロセッサ７０内の制御部７１は，コプロセッサ
命令キュー７３での例外発生位置を認識し，例外フラグ
用レジスタ７４から例外の種類を判別して例外の種類に
応じた例外処理を行う。そして，制御部７１は，ＣＰＵ
６０に対して例外が発生したコプロセッサ命令に関する
情報を通知する。
【０００６】
【発明が解決しようとする課題】以上のような従来の技
術では，例外が起こったコプロセッサ命令の情報だけし
かＣＰＵには報告できない。したがって，例外発生時点
における一連の命令によるコプロセッサ内の処理の流れ
が容易には把握できないという問題があった。また，Ｃ
ＰＵからコプロセッサに対して指示されたコプロセッサ
命令が，コプロセッサ命令を記憶するキュー内に正常に
保持されているかどうかの検証も同様に困難であった。
さらに，例外処理から復帰する場合に，ＣＰＵがコプロ
セッサ命令を記憶するキュー内の情報を任意に変更する
ことができず，ＣＰＵにおける柔軟な対応が望めなかっ
た。
【０００７】本発明は上記問題点の解決を図り，コプロ
セッサ内のコプロセッサ命令を記憶する部分をＣＰＵか
らアクセスするための手段となるハードウェアおよびそ
れを実行するための命令群を提供することにより，例外
発生時におけるＣＰＵの柔軟な対応およびコプロセッサ
の正常動作の検証を可能にすることを目的とする。
【０００８】
【課題を解決するための手段】図１は，本発明の原理説
明図である。図１において，１は中央処理装置（ＣＰ
Ｕ），２はコプロセッサ，３はメモリ，４は命令制御
部，４０はコプロセッサ命令記憶部アクセス命令制御
部，５は演算対象となるデータを保持する汎用レジス
タ，６はコプロセッサ命令記憶部，７はコプロセッサ命
令制御部，８はコプロセッサ演算器，９は命令で指定さ
れた加減算等の演算を行う演算器，１０はコプロセッサ
命令バス（以下，命令バスという），１１はコプロセッ
サ命令記憶部アクセスバス（以下，アクセスバスとい
う），１２は汎用レジスタ番号／割込み情報バス（以
下，レジスタ番号バスという），１３は汎用レジスタ読
み出しデータバス（以下，読み出しデータバスとい
う），１４は汎用レジスタ書き込みデータバス（以下，
書き込みデータバスという）を表す。
【０００９】命令制御部４は，メモリ３に格納されてい
るプログラム命令を同期的に順次読み出してシーケンシ
ャルに実行し，これら一連の命令の実行中に，コプロセ
ッサ２に演算させるべき命令があれば，命令バス１０を
介してコプロセッサ２へ通知する制御手段である。コプ
ロセッサ命令記憶部アクセス命令制御部４０は，アクセ
スバス１１を介してコプロセッサ２におけるコプロセッ
サ命令記憶部６の内容を参照または更新する命令の命令
実行制御手段である。
【００１０】コプロセッサ命令記憶部６は，ＣＰＵ１か
ら指示されたコプロセッサ命令を記憶する手段である。
コプロセッサ命令制御部７は，コプロセッサ命令記憶部
６に記憶されている命令の実行を制御し，レジスタ番号
バス１２を介して汎用レジスタ番号，割り込み情報等を
ＣＰＵ１へ通知する手段である。
【００１１】コプロセッサ演算器８は，汎用レジスタ５
から読み出しデータバス１３を介して通知されたデータ
についてコプロセッサ命令で指定された演算を行い，そ
の結果を書き込みデータバス１４を介して汎用レジスタ
５へ出力する手段である。
【００１２】命令バス１０は，命令制御部４からコプロ
セッサ命令記憶部６へコプロセッサ命令を通知するバス
である。アクセスバス１１は，コプロセッサ命令記憶部
アクセス命令制御部４０からコプロセッサ命令記憶部６
へのアクセスに使用されるバスである。
【００１３】レジスタ番号バス１２は，コプロセッサ命
令制御部７から汎用レジスタ５へ汎用レジスタ番号また
は割込み情報を通知するバスである。読み出しデータバ
ス１３は，汎用レジスタ５から読み出したデータをコプ
ロセッサ演算器８へ通知するバスである。書き込みデー
タバス１４は，コプロセッサ演算器８の演算結果を汎用
レジスタ５へ通知するバスである。
【００１４】本発明では，コプロセッサ命令記憶部６の
内容を参照または更新するコプロセッサ命令記憶部アク
セス命令が用意され，この命令の実行によって，コプロ
セッサ命令記憶部６の内容を，ＣＰＵ１で動作するプロ
グラムからアクセス可能になっている。
【００１５】コプロセッサ命令記憶部６は，１つの命令
キューまたはコプロセッサ命令の種類に応じた複数の命
令キューからなり，コプロセッサ命令記憶部アクセス命
令は，オペランドによってその命令キューにおけるアク
セス対象の位置を指定することができる。このコプロセ
ッサ命令記憶部アクセス命令として，コプロセッサ命令
記憶部６の内容をＣＰＵ１内のプログラムがアクセス可
能な汎用レジスタ５（またはメモリ３）にロード／スト
アする命令がある。また，このコプロセッサ命令記憶部
アクセス命令の一つとして，コプロセッサ命令記憶部６
の一部または全部をクリアする命令がある。
【００１６】ＣＰＵ１は，コプロセッサ２内でコプロセ
ッサ命令の実行に関する例外が発生した場合に，例外発
生時点で実行中であったもの以降の後続のコプロセッサ
命令を，例えばコプロセッサ命令記憶部６の内容を編集
することによりキャンセルして例外処理を行う。
【００１７】また，ＣＰＵ１は，コプロセッサ命令記憶
部アクセス命令を用いることにより，自分で発行したコ
プロセッサ命令の内容を確認し，さらにその内容に対し
て行った変更を確認することによって，コプロセッサ２
における各部の正常な動作を検証するプログラムを動作
させる。
【００１８】以上のように，本発明は，コプロセッサ２
内のコプロセッサ命令記憶部６をＣＰＵ１からアクセス
するための手段と，コプロセッサ命令記憶部６へのアク
セスを実行するための新たな命令群とを提供する。
【００１９】
【作用】ＣＰＵ１のプログラムから目的とするコプロセ
ッサ２内にあるコプロセッサ命令記憶部６の内容を読み
出す命令を発行することにより，指定されたコプロセッ
サ命令記憶部６の内容が汎用レジスタ５またはメモリ３
等を通じてプログラムに通知される。プログラムはその
内容を判断して，適切な処理を行うことができる。さら
に，コプロセッサ命令記憶部６の内容を直接，または内
容を読み出してからそれを編集して書き戻すことができ
るので，コプロセッサ２の動作，特にコプロセッサ命令
記憶部６の動作の正常性を，診断プログラム等によって
容易に検証することができる。
【００２０】
【実施例】以下，本発明の実施例を図面を用いて詳細に
説明する。図２は本発明の一実施例を示す構成図であ
る。実施例としてＣＰＵ内部に同期的に整数演算命令等
の処理を行う演算器６があり，非同期的に動作するコプ
ロセッサとして浮動小数点演算器３３を持つ浮動小数点
演算装置３０が備えられている構成を用いて説明する
が，非同期的に動作するコプロセッサであれば同様に動
作可能である。例えば，コプロセッサは，ベクトル演算
装置や特殊な整数演算器を有するものなどであってもよ
い。
【００２１】図２において，１は中央処理装置（ＣＰ
Ｕ），３はメモリ，３０は浮動小数点演算装置，５は汎
用レジスタ，６は演算器，１０は命令バス，１２はレジ
スタ番号バス，１３は読み出しデータバス，１４は書き
込みデータバス，２１は命令アドレス発生装置，２２は
命令制御装置，２３は一般命令制御部，２４はコプロセ
ッサ命令制御部，２５は命令キューアクセス命令制御
部，３１は浮動小数点命令キュー，３２は浮動小数点命
令制御部，３３は浮動小数点演算器，３４は命令コード
レジスタ，３５は第１オペランド・レジスタ，３６は第
２オペランド・レジスタ，３７は第３オペランド・レジ
スタ，３８は例外フラグ用レジスタ，４１は浮動小数点
命令キュー番号バス（以下，命令キュー番号バスとい
う），４２は浮動小数点命令キュー読み出しデータバス
（以下，命令キュー読み出しデータバスという），４３
は浮動小数点命令キュー書き込みデータバス（以下，命
令キュー書き込みデータバスという）を表す。
【００２２】命令制御装置２２は，命令アドレス発生装
置２１から命令のアドレスを得て，メモリ３に格納され
たプログラム命令を順次読み出し，その命令実行の制御
を行う装置である。読み出された命令は，まず一般命令
制御部２３においてデコードされ，それが通常の整数演
算命令等であれば，ＣＰＵ１の演算器６により実行さ
れ，結果が汎用レジスタ５またはメモリ３等に書き込ま
れる。
【００２３】命令が浮動小数点演算装置３０に実行させ
るべき浮動小数点演算命令である場合には，コプロセッ
サ命令制御部２４は，命令バス１０を介してその浮動小
数点演算命令を浮動小数点命令キュー３１へ送る。
【００２４】浮動小数点命令キュー３１の各エントリ
は，浮動小数点演算命令の命令コードを格納する命令コ
ードレジスタ３４，命令の第１オペランドを指定する第
１オペランド・レジスタ３５，命令の第２オペランドを
指定する第２オペランド・レジスタ３６，演算結果を格
納する第３オペランドを指定する第３オペランド・レジ
スタ３７，例外フラグを格納する例外フラグ用レジスタ
３８から構成される。これらの使い方は，特開平４−１
０６６５２号公報等に示されている従来技術と同様であ
る。
【００２５】浮動小数点命令制御部３２は，浮動小数点
命令キュー３１から順次命令を読み出し，命令コードに
応じて浮動小数点演算器３３を制御する。浮動小数点演
算器３３は，読み出しデータバス１３を介して第１オペ
ランドおよび第２オペランドで指定された汎用レジスタ
５から得たデータについて演算を実行し，その演算結果
を書き込みデータバス１４を介して第３オペランドで指
定された汎用レジスタ５に書き込む。
【００２６】このような浮動小数点演算装置３０の動作
中に例外が発生すると次のように動作する。浮動小数点
演算器３３は，例外がどのような種類の例外であったか
を例外フラグ用レジスタ３８に書き込む。浮動小数点命
令制御部３２は，浮動小数点演算器３３での例外を検出
するとＣＰＵ１に例外発生を通知する。これにより，Ｃ
ＰＵ１の命令制御装置２２は特定の例外割込みを発生さ
せて例外処理ルーチンを起動する。
【００２７】命令キューアクセス命令制御部２５は，一
般命令制御部２３により判読した命令が浮動小数点命令
キュー３１にアクセスする命令であるときに起動され
る。命令キューアクセス命令制御部２５は，命令キュー
番号バス４１，命令キュー読み出しデータバス４２，命
令キュー書き込みデータバス４３を用いて，浮動小数点
命令キュー３１の内容の読み出し，書き出し，クリア等
の処理を制御する。
【００２８】本発明の実施例において，コプロセッサ命
令キュー（浮動小数点命令キュー３１等）にアクセスす
るために用意された命令の例を，図３に示す。図３にお
いて（Ａ），（Ｂ），（Ｃ）はコプロセッサが浮動小数
点演算装置の場合の例であるが，他の例としてコプロセ
ッサが整数演算装置である場合の命令の例についても
（Ｄ），（Ｅ）に示す。
【００２９】図３の（Ａ）は命令キュークリア命令，
（Ｂ）は命令キューへのムーブ命令，（Ｃ）は命令キュ
ーからのムーブ命令，（Ｄ）は命令キューへのロード命
令，（Ｅ）は命令キューからのストア命令である。特
に，ここでは（Ｂ），（Ｃ）は汎用レジスタとのｍｏｖ
ｅ型命令，（Ｄ），（Ｅ）はメモリとの間のｌｏａｄ／
ｓｔｏｒｅ型命令の例を示しているが，もちろんコプロ
セッサの演算装置の種類およびアクセス命令の種類によ
って，別の命令セットを用いることも可能である。命令
中，‘ＧＲｉ’は４バイト長のｉ番目の汎用レジスタ，
‘ＦＱｊ’は３２段・４バイト長または８バイト長で構
成される浮動小数点命令キューのｊ番目のエントリを表
す。また，‘ＮＱｋ’はコプロセッサが特殊な整数演算
を実行する整数演算器を持つものである場合の４バイト
長で構成される整数演算命令キューのｋ番目のエントリ
を表す。これらのバイト長は一例であるので，本発明は
これに限られるわけではない。
【００３０】図３（Ａ）の命令キュークリア命令“ｃ
ｌ．ｆｑ ＧＲｉ”は，ｉ番目の汎用レジスタＧＲｉの
値中で‘１’の立っているアドレスに対応する位置の
‘ＦＱｊ’をクリアする命令である。すなわち，ＧＲｉ
における第０ビット目が‘１’であれば，命令キューの
先頭エントリを，第１ビット目が‘１’であれば，２番
目のエントリを，…というように該当するエントリをク
リアする。
【００３１】図３（Ｂ）の命令キューへのムーブ命令
“ｍｖ．ｇｒｆｑ ＧＲｉ，ＦＱｊ”は，‘ＧＲｉ’と
‘ＧＲｉ＋１’の内容を８バイト長の‘ＦＱｊ’へ転送
する命令である。
【００３２】図３（Ｃ）の命令キューからのムーブ命令
“ｍｖ．ｆｑｇｒ ＦＱｊ，ＧＲｉ”は，８バイト長の
‘ＦＱｊ’の内容を‘ＧＲｉ’と‘ＧＲｉ＋１’へ転送
する命令である。
【００３３】図３（Ｄ）の命令キューへのロード命令
“ｌｄｎｑ ＧＲｉ，ＧＲｊ，ＮＱｋ”は，‘ＧＲｉ’
と‘ＧＲｊ’とで求められるアドレスの語データを‘Ｎ
Ｑｋ’にロードする命令である。
【００３４】図３（Ｅ）の命令キューからのストア命令
“ｓｔｎｑ ＮＱｋ，ＧＲｉ，ＧＲｊ”は，‘ＮＱｋ’
の語データを‘ＧＲｉ’と‘ＧＲｊ’とで求められるア
ドレスにストアする命令である。
【００３５】（Ｄ）および（Ｅ）の命令は，コプロセッ
サが整数演算を実行する整数演算器を持つものである場
合などに用意される。図４は，実施例における例外処理
のフローチャートを示す。図４の左側は中央処理装置
（ＣＰＵ）による処理，右側はコプロセッサ（浮動小数
点演算装置）による処理を示す。ＣＰＵとコプロセッサ
とは非同期で動作する。
【００３６】(1) ＣＰＵ１は読み出した命令中にコプロ
セッサ命令があると，そのコプロセッサ命令を発行して
コプロセッサ２に通知し，コプロセッサ２を起動する。 (2) コプロセッサ２はコプロセッサ命令記憶部６（キュ
ー）に命令を入れ，命令を順次実行する。
【００３７】(3) ＣＰＵ１は，コプロセッサ命令をコプ
ロセッサ２に引き渡した後，その完了を待たずに次の命
令を実行する。 (4) コプロセッサ２において例外が発生すると，ＣＰＵ
１に対し例外発生を通知し，コプロセッサ命令記憶部６
（キュー）の対応する位置（例外フラグ用レジスタ３
８）に例外情報を格納する。その後，コプロセッサ２は
命令実行状態から保留状態に遷移する。
【００３８】(5) ＣＰＵ１は特定の例外割込みを発生さ
せ，プログラムの処理を割込みハンドラに移す。例外処
理ルーチンが以降の処理を行う。 (6) 例外が発生したコプロセッサ２内のコプロセッサ命
令記憶部６（キュー）の内容を読み出し，処理を継続で
きる例外か継続できない例外かを，例外の種類により判
断する。
【００３９】(7) 例えば，ある値を０で除算すると
いうような不当な命令処理が発行されていた場合には，
プロセスを異常終了させる。 (7) 命令自体に問題はない場合，コプロセッサ命令
を再実行（リトライ）させ，リトライ等でコプロセッサ
２の固定障害と判断した場合には，システムをダウンさ
せる（この場合はここで処理は終了する）。
【００４０】(8) コプロセッサ２内のコプロセッサ命令
記憶部６（キュー）の内容をクリアして，次の命令の実
行に備える。 (9) コプロセッサ２は，コプロセッサ命令記憶部６（キ
ュー）の内容を指定に従ってクリアする（場合によって
は一部を書き換える）。コプロセッサ２は待機状態また
は実行状態となる。
【００４１】(10)ＣＰＵ１は例外処理から復帰して，次
の処理を行う。 次に，処理装置の保守点検等のために，動作確認用テス
トプログラムで命令キューアクセス命令を使用する場合
の例を説明する。図５はコプロセッサ２の動作テスト処
理方法のフローチャートを示す図である。ここでは，正
しく書かれた通常のコプロセッサ命令では例外が発生し
ないので，まず正常系のテストを行った後に，プログラ
ムで故意に例外を発生させ，例外発生に伴う動作の正当
性を評価する。
【００４２】まず，ステップＳ１において，例外が発生
しない通常の処理で，正常系の動作を確認する。ステッ
プＳ２において，異常が発生したかどうかを判断する。
異常が発生した場合には，ステップＳ８で障害通知の処
理を行い，異常が発生しない場合には，次のステップＳ
３の処理へ進む。
【００４３】ステップＳ３において，故意に不当な命令
を発行することにより例外を起こし，期待した例外と割
込みが発生することを確認する。ステップＳ４におい
て，期待した例外と割込みが発生したかどうかを調べ，
期待した例外と割込みが発生しなかった場合には異常で
あるので，ステップＳ８で障害通知の処理を行う。期待
した例外と割込みが発生した場合には，次のステップＳ
５の処理へ進む。
【００４４】ステップＳ５において，例外割込みで停止
しているコプロセッサ２のコプロセッサ命令記憶部６
（キュー）に対して命令キューアクセス命令を用いて読
み書きを行い，内容を確認する。
【００４５】ステップＳ６において，内容に異常がある
かどうかを判断し，異常がある場合には，ステップＳ８
で障害通知の処理を行う。異常がない場合には，ステッ
プＳ７の処理へ進む。
【００４６】ステップＳ７において，正常動作を確認し
た旨のメッセージを出力し，処理を終了する。
【００４７】
【発明の効果】以上説明したように，本発明によれば，
例えばＣＰＵ上で動作するプログラム，特に割込みハン
ドラは，例外発生時に非同期型コプロセッサに対して，
以下のような処理を行うことが可能となる。
【００４８】 割込みの種類を判断し，コプロセッサ
命令記憶部内に命令が残る可能性のない割込みの場合に
はコプロセッサ命令記憶部に対する操作は行わない。 各コプロセッサ命令記憶部内に命令が残っているか
どうかを調べ，残っていなければコプロセッサ命令記憶
部に対する操作は行わない。
【００４９】 コプロセッサ命令記憶部内に命令の残
余が存在した場合，割込みがそのコプロセッサからのも
のでなければ，単にコプロセッサ命令記憶部の内容を退
避／復旧するだけで例外処理を済ませる。
【００５０】 コプロセッサ命令記憶部内に命令が残
っているコプロセッサからの割込みである場合，発生し
た例外の種類に応じて，退避したコプロセッサ命令記憶
部の内容を編集し，割込みからの復旧時に復元する。
【００５１】このような割込み処理を行う場合，コプロ
セッサ命令記憶部の内容全体を把握することにより，よ
り適切な判断に基づいた処理を行うことが可能となる。
また，任意の時点のコプロセッサ命令記憶部の内容を調
査できるので，プログラムの開発における処理手順の最
適化に有効な情報を得ることができる。
【００５２】さらに，コプロセッサ命令記憶部の内容を
プログラムから直接アクセスできるので，故障検出を自
動的に行うテスト・プログラムを容易に作成できるよう
になり，それを用いることにより，障害発見を効率よく
行うことが可能になる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の実施例における構成を示す図である。
【図３】本発明の実施例によるアクセス命令の例を示す
図である。
【図４】実施例における例外処理のフローチャートであ
る。
【図５】コプロセッサの動作テスト処理方法のフローチ
ャートである。
【図６】従来技術の例を示す図である。
【符号の説明】
１ 中央処理装置（ＣＰＵ） ２ コプロセッサ ３ メモリ ４ 命令制御部 ５ 汎用レジスタ ６ コプロセッサ命令記憶部 ７ コプロセッサ命令制御部 ８ コプロセッサ演算器 ９ 演算器 １０ コプロセッサ命令バス（命令バス） １１ コプロセッサ命令記憶部アクセスバス（アクセス
バス） １２ 汎用レジスタ番号／割込み情報バス（レジスタ番
号バス） １３ 汎用レジスタ読み出しデータバス（読み出しデー
タバス） １４ 汎用レジスタ書き込みデータバス（書き込みデー
タバス） ４０ コプロセッサ命令記憶部アクセス命令制御部

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 命令を実行する中央処理装置(1) と，そ
    の中央処理装置(1)に接続され，中央処理装置(1) から
    指示されたコプロセッサ命令を非同期的に実行する１個
    以上のコプロセッサ(2) とを有するデータ処理装置であ
    って，前記コプロセッサ(2) 内に中央処理装置(1) から
    指示されたコプロセッサ命令を記憶するコプロセッサ命
    令記憶部(6) と，コプロセッサ命令記憶部(6) に記憶さ
    れている命令の実行を制御するコプロセッサ命令制御部
    (7) と，コプロセッサ命令の演算を実行するコプロセッ
    サ演算器(8) とを備えたデータ処理装置において，前記
    中央処理装置(1) は，前記コプロセッサ(2) におけるコ
    プロセッサ命令記憶部(6) の内容を参照または更新する
    命令の命令実行制御手段(40)を持ち，コプロセッサ命令
    記憶部(6) の内容を中央処理装置(1) で動作するプログ
    ラムから前記命令によりアクセス可能に構成されたこと
    を特徴とするデータ処理装置。
  2. 【請求項２】 請求項１記載のデータ処理装置におい
    て，前記コプロセッサ命令記憶部(6) は１つの命令キュ
    ーまたはコプロセッサ命令の種類に応じた複数の命令キ
    ューからなり，前記中央処理装置(1) がコプロセッサ命
    令記憶部(6) にアクセスする命令は，コプロセッサ命令
    記憶部(6) 内の位置を指定する手段を持つことを特徴と
    するデータ処理装置。
  3. 【請求項３】 請求項１または請求項２記載のデータ処
    理装置において，前記中央処理装置(1) がコプロセッサ
    命令記憶部(6) にアクセスする命令として，コプロセッ
    サ命令記憶部(6) の一部または全部をクリアする命令を
    有することを特徴とするデータ処理装置。
  4. 【請求項４】 請求項１，請求項２または請求項３記載
    のデータ処理装置による例外処理方法において，前記中
    央処理装置(1) は，前記コプロセッサ(2) 内でコプロセ
    ッサ命令の実行に関する例外が発生した場合に，例外発
    生時点で実行中であったもの以降の後続のコプロセッサ
    命令をキャンセルして例外処理を行うことを特徴とする
    例外処理方法。
  5. 【請求項５】 請求項１，請求項２または請求項３記載
    のデータ処理装置による例外処理方法において，前記中
    央処理装置(1) は，前記コプロセッサ命令記憶部(6) を
    アクセスする命令を用いたプログラムにより，自分で発
    行したコプロセッサ命令の内容を確認し，さらにその内
    容に対して行った変更を確認することによって，前記コ
    プロセッサ(2) における各部の正常な動作を検証するこ
    とを特徴とする例外処理方法。
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