JPS5829549B2 - レジスタ干渉制御方式 - Google Patents
レジスタ干渉制御方式Info
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- JPS5829549B2 JPS5829549B2 JP18225280A JP18225280A JPS5829549B2 JP S5829549 B2 JPS5829549 B2 JP S5829549B2 JP 18225280 A JP18225280 A JP 18225280A JP 18225280 A JP18225280 A JP 18225280A JP S5829549 B2 JPS5829549 B2 JP S5829549B2
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- JP
- Japan
- Prior art keywords
- processing unit
- instruction
- general
- flag
- register
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- Expired
Links
- 238000000034 method Methods 0.000 title claims description 8
- 230000010365 information processing Effects 0.000 claims description 5
- 230000004913 activation Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明は従属処理装置を有する情報処理システムにおい
て、従属処理装置専用の命令を主処理装置が処理する際
、従属処理装置が主処理装置内の汎用レジスタへの書込
みを含めて全て完了するまで、汎用レジスタを使用する
該一般命令のパイプラインサイクルにインターロックす
るようにしたレジスタ干渉制御方式に関するものである
。
て、従属処理装置専用の命令を主処理装置が処理する際
、従属処理装置が主処理装置内の汎用レジスタへの書込
みを含めて全て完了するまで、汎用レジスタを使用する
該一般命令のパイプラインサイクルにインターロックす
るようにしたレジスタ干渉制御方式に関するものである
。
複数の命令を同時に並行処理するパイプライン制御方式
は知られている。
は知られている。
このような制御方式において、従属処理装置を有する主
処理装置は、主記憶装置から読出された命令を解読する
際、それが従属処理装置専用の命令である場合には、そ
れらの命令コード、オペランドコードおよび演算レジス
タの内容が従属処理装置に送られる。
処理装置は、主記憶装置から読出された命令を解読する
際、それが従属処理装置専用の命令である場合には、そ
れらの命令コード、オペランドコードおよび演算レジス
タの内容が従属処理装置に送られる。
また、それらの命令の実行開始を指令する起動信号も従
属処理装置に送られるようになっている。
属処理装置に送られるようになっている。
しかしながら、従来のこの種の装置においては、複数の
命令が処理される際、その処理結果が主処理装置内に設
けられた汎用レジスタに入れられるものであるかどうか
が判らず、かつそれらの命令が汎用レジスタを使用する
命令であるかどうか識別できなかった。
命令が処理される際、その処理結果が主処理装置内に設
けられた汎用レジスタに入れられるものであるかどうか
が判らず、かつそれらの命令が汎用レジスタを使用する
命令であるかどうか識別できなかった。
本発明は上記の如き問題を解決するもので、従属処理装
置専用の命令が特定の汎用レジスタを使用するものであ
るかどうかをチェックして該レジスタへの入力が行なわ
れるべき命令である場合には、それを示すフラグビット
を付加し、従属処理装置専用命令の送出が全て終了して
主処理装置が一般命令を実行する際に、上記フラグビッ
トがセットされていると、前記特定の汎用レジスタを使
用する一般命令のパイプラインサイクルにインターロッ
クがかけられ、従属処理装置によるレジスタ使用終了後
に一般命令の処理を再開するようにしたレジスタ干渉制
御方式を提供するものである。
置専用の命令が特定の汎用レジスタを使用するものであ
るかどうかをチェックして該レジスタへの入力が行なわ
れるべき命令である場合には、それを示すフラグビット
を付加し、従属処理装置専用命令の送出が全て終了して
主処理装置が一般命令を実行する際に、上記フラグビッ
トがセットされていると、前記特定の汎用レジスタを使
用する一般命令のパイプラインサイクルにインターロッ
クがかけられ、従属処理装置によるレジスタ使用終了後
に一般命令の処理を再開するようにしたレジスタ干渉制
御方式を提供するものである。
そしてこのために本発明におけるレジスタ干渉制御方式
では、主処理装置および従属処理装置を備えた情報処理
システムにおいて、主処理装置に従属処理装置に伝達す
る命令を解読する解読手段と、フラグ部を設け、前記従
属処理装置専用の命令に対して、該命令が前記主処理装
置内の特定の汎用レジスタを使用するものである際に前
記フラグ部に予め定めたフラグを付加し、該フラグが記
入されているか否かにしたがって、罰記汎用レジスタを
用いる他の一般命令にインターロックをかけることを特
徴とする。
では、主処理装置および従属処理装置を備えた情報処理
システムにおいて、主処理装置に従属処理装置に伝達す
る命令を解読する解読手段と、フラグ部を設け、前記従
属処理装置専用の命令に対して、該命令が前記主処理装
置内の特定の汎用レジスタを使用するものである際に前
記フラグ部に予め定めたフラグを付加し、該フラグが記
入されているか否かにしたがって、罰記汎用レジスタを
用いる他の一般命令にインターロックをかけることを特
徴とする。
次に本発明の実施例を、添付の図面を参照して説明する
。
。
図は本発明によるレジスタ干渉制御方式を実現する実施
例の情報処理システムを示す。
例の情報処理システムを示す。
図において、１は主処理装置、２は主処理装置１と各信
号、データ、および命令の送受信を行なうとともに、こ
れらに応じた演算を行なう従属処理装置、３は主記憶装
置をそれぞれ示す。
号、データ、および命令の送受信を行なうとともに、こ
れらに応じた演算を行なう従属処理装置、３は主記憶装
置をそれぞれ示す。
主処理装置１には汎用レジスタ４、命令デコーダ５の他
に、本発明によるレジスタ書込みフラグ（ロードフラグ
）部６が設けられている。
に、本発明によるレジスタ書込みフラグ（ロードフラグ
）部６が設けられている。
このフラグ部６は命令デコーダ５で解読された命令中に
、特定の汎用レジスタ４を使用すべきことが検出された
場合にセットされるようになっている。
、特定の汎用レジスタ４を使用すべきことが検出された
場合にセットされるようになっている。
このように構成された本発明の実施例の動作を次に説明
する。
する。
従属処理装置２は主処理装置１から送出された命令を解
読して実行し、その演算結果は主記憶装置３または自己
の演算レジスタ（図示せず）、あるいは主処理装置１内
の汎用レジスタ４などにそれぞれの命令にしたがって適
宜、記憶される。
読して実行し、その演算結果は主記憶装置３または自己
の演算レジスタ（図示せず）、あるいは主処理装置１内
の汎用レジスタ４などにそれぞれの命令にしたがって適
宜、記憶される。
一方、主処理装置１は主記憶装置３から読出された命令
を解読し、それが従属処理装置２専用の命令である場合
には、それらの命令コード、オペランドアドレス、ある
いは演算レジスタ（データ）の内容と共に、それらの命
令の実行開始を示す起動信号を従属処理装置２へ送り出
す。
を解読し、それが従属処理装置２専用の命令である場合
には、それらの命令コード、オペランドアドレス、ある
いは演算レジスタ（データ）の内容と共に、それらの命
令の実行開始を示す起動信号を従属処理装置２へ送り出
す。
また、従属処理装置２から命令終了信号が主処理装置１
へ向けて送られるが、該命令終了信号は一命令ごとに送
出されるのでなく、処理結果が主記憶装置３および主処
理装置１内の汎用レジスタ４への記憶を含めて全て終了
したあとで、まとめて送出される。
へ向けて送られるが、該命令終了信号は一命令ごとに送
出されるのでなく、処理結果が主記憶装置３および主処
理装置１内の汎用レジスタ４への記憶を含めて全て終了
したあとで、まとめて送出される。
このようにして主処理装置１が従属処理装置専用の命令
を解読する際、当該命令が特定の汎用レジスタ４を使用
するものであるときに、フラグビットを付加するように
しておいて、その命令が解読された際に、フラグ部６を
セットする。
を解読する際、当該命令が特定の汎用レジスタ４を使用
するものであるときに、フラグビットを付加するように
しておいて、その命令が解読された際に、フラグ部６を
セットする。
そして従属処理装置専用命令の送出が全て終り、主処理
装置１が従属処理装置２からの命令終了信号を待つ状態
になるとき、主処理装置１はそれ自身が実行する一般命
令の実行を一部開始する。
装置１が従属処理装置２からの命令終了信号を待つ状態
になるとき、主処理装置１はそれ自身が実行する一般命
令の実行を一部開始する。
しかし前記フラグがセットされているとき主処理装置１
は従属処理装置２から前記命令終了信号を受けるまで前
記汎用レジスタ４を使用する一般命令中におけるパイプ
ラインサイクルにインターロックをかけてこれを一時停
止させる。
は従属処理装置２から前記命令終了信号を受けるまで前
記汎用レジスタ４を使用する一般命令中におけるパイプ
ラインサイクルにインターロックをかけてこれを一時停
止させる。
そして従属処理装置２から汎用レジスタ４へのレジスタ
書込みが終了した後、送出される命令終了信号を受ける
ことによってフラグをリセットし、インターロックを解
除して汎用レジスタ４の正しい内容を使用して主処理装
置１の一般命令の処理を再開する。
書込みが終了した後、送出される命令終了信号を受ける
ことによってフラグをリセットし、インターロックを解
除して汎用レジスタ４の正しい内容を使用して主処理装
置１の一般命令の処理を再開する。
以上述べたように、本発明においては、従属処理装置専
用の命令にレジスタ書込がある場合フラグを付けること
によって汎用レジスタが使用されるか否かが判定され、
一般命令のパイプラインサイクルにインターロック制御
が行ないうる効果を奏する。
用の命令にレジスタ書込がある場合フラグを付けること
によって汎用レジスタが使用されるか否かが判定され、
一般命令のパイプラインサイクルにインターロック制御
が行ないうる効果を奏する。
図は本発明のレジスタ干渉制御方式を実現する情報処理
システムの一実施例を示す。 図中、１は主処理装置、２は従属処理装置、３は主記憶
装置、４は汎用レジスタ、５は命令デコーダ、６はフラ
グ部を夫々示す。
システムの一実施例を示す。 図中、１は主処理装置、２は従属処理装置、３は主記憶
装置、４は汎用レジスタ、５は命令デコーダ、６はフラ
グ部を夫々示す。
Claims (1)
- １ 主処理装置および従属処理装置を備えた情報処理シ
ステムにおいて、主処理装置に従属処理装置に伝達する
命令を解読する解読手段と、フラグ部を設け、前記従属
処理装置専用の命令に対して、該命令が前記主処理装置
内の特定の汎用レジスタを使用するものである際に前記
フラグ部に予め定めたフラグを付加し、該フラグがセッ
トされているか否かにしたがって、前記汎用レジスタを
用いる他の一般命令にインターロックをかけることを、
特徴とするレジスタ干渉制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18225280A JPS5829549B2 (ja) | 1980-12-23 | 1980-12-23 | レジスタ干渉制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18225280A JPS5829549B2 (ja) | 1980-12-23 | 1980-12-23 | レジスタ干渉制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57105070A JPS57105070A (en) | 1982-06-30 |
| JPS5829549B2 true JPS5829549B2 (ja) | 1983-06-23 |
Family
ID=16115000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18225280A Expired JPS5829549B2 (ja) | 1980-12-23 | 1980-12-23 | レジスタ干渉制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829549B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233105B2 (ja) * | 1981-11-16 | 1987-07-18 | Nissan Motor | |
| JPS63108874U (ja) * | 1987-01-07 | 1988-07-13 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0526911B1 (en) * | 1983-04-18 | 1998-01-14 | Motorola, Inc. | A method and apparatus for coordinating execution of an instruction by a coprocessor |
| JPS61170830A (ja) * | 1985-01-25 | 1986-08-01 | Fujitsu Ltd | レジスタ参照方法 |
| JPS61170829A (ja) * | 1985-01-25 | 1986-08-01 | Fujitsu Ltd | レジスタ書き込み制御方法 |
| JP2610821B2 (ja) * | 1986-01-08 | 1997-05-14 | 株式会社日立製作所 | マルチプロセツサシステム |
| JP2001092662A (ja) | 1999-09-22 | 2001-04-06 | Toshiba Corp | プロセッサコア及びこれを用いたプロセッサ |
-
1980
- 1980-12-23 JP JP18225280A patent/JPS5829549B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233105B2 (ja) * | 1981-11-16 | 1987-07-18 | Nissan Motor | |
| JPS63108874U (ja) * | 1987-01-07 | 1988-07-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57105070A (en) | 1982-06-30 |
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