JPH0128416B2 - - Google Patents
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- Publication number
- JPH0128416B2 JPH0128416B2 JP57037364A JP3736482A JPH0128416B2 JP H0128416 B2 JPH0128416 B2 JP H0128416B2 JP 57037364 A JP57037364 A JP 57037364A JP 3736482 A JP3736482 A JP 3736482A JP H0128416 B2 JPH0128416 B2 JP H0128416B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- output
- word
- port
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010365 information processing Effects 0.000 claims description 6
- 238000012360 testing method Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 5
- 230000003213 activating effect Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明は命令を解読してその結果に応じて情報
を処理する情報処理装置に関する。情報処理装置
を制御する命令のビツト数は一般に固定されてい
る。例えば1命令当り4ビツトでコード化されて
いれば、16種類の命令をメモリにセツトすること
ができる。しかしながら、複雑な処理を実行させ
るためには命令の種類を増さなければならない。
従つて、4ビツトコードを複数個使用して一つの
命令とすることが行なわれている。例えば2語命
令や3語命令等がそれである。この結果、限られ
たビツト数で命令の種類を増すことは可能となつ
たが、反面命令実行時間が長くなるという欠点が
生じた。何故ならば例えば2語命令を実行するに
は少くとも2回メモリをアクセスしなければなら
ないため、最低2マシンサイクルの時間を要し、
それだけ処理時間が長くなるからである。しかし
従来では処理時間よりも処理能力を向上させるこ
とに努力をはらつていたため、処理時間の増加は
やむを得ないことであつた。
を処理する情報処理装置に関する。情報処理装置
を制御する命令のビツト数は一般に固定されてい
る。例えば1命令当り4ビツトでコード化されて
いれば、16種類の命令をメモリにセツトすること
ができる。しかしながら、複雑な処理を実行させ
るためには命令の種類を増さなければならない。
従つて、4ビツトコードを複数個使用して一つの
命令とすることが行なわれている。例えば2語命
令や3語命令等がそれである。この結果、限られ
たビツト数で命令の種類を増すことは可能となつ
たが、反面命令実行時間が長くなるという欠点が
生じた。何故ならば例えば2語命令を実行するに
は少くとも2回メモリをアクセスしなければなら
ないため、最低2マシンサイクルの時間を要し、
それだけ処理時間が長くなるからである。しかし
従来では処理時間よりも処理能力を向上させるこ
とに努力をはらつていたため、処理時間の増加は
やむを得ないことであつた。
又、1つの処理を実行させるための命令として
は単に1種類だけしか用意されていなかつた。こ
れはメモリ容量の有効利用という観点からすれば
当然の設計事項といえる。
は単に1種類だけしか用意されていなかつた。こ
れはメモリ容量の有効利用という観点からすれば
当然の設計事項といえる。
一方、かかる情報処理装置の実際の処理を詳し
く分析してみると、1命令の中に含まれる全ての
情報を用いなくともその一部を用いれば実行でき
るようなものもある。即ち、あえて2語命令を用
いなくとも1語命令で実行できる処理もある。例
えば出力命令がそれである。この命令はポート
(出力部)からデータを出力する処理を制御する
命令であるが、ポートを制御して出力動作を実行
させるための第1命令部とポートを選択するため
のアドレス情報をもたらす第2命令部とからの2
語命令としてメモリにセツトされている場合があ
る。
く分析してみると、1命令の中に含まれる全ての
情報を用いなくともその一部を用いれば実行でき
るようなものもある。即ち、あえて2語命令を用
いなくとも1語命令で実行できる処理もある。例
えば出力命令がそれである。この命令はポート
(出力部)からデータを出力する処理を制御する
命令であるが、ポートを制御して出力動作を実行
させるための第1命令部とポートを選択するため
のアドレス情報をもたらす第2命令部とからの2
語命令としてメモリにセツトされている場合があ
る。
かかる命令はポートの選択機能をもつているた
め処理に応じて、複数の周辺機器を任意に制御で
き有効な命令ではあるが、データを出力すべきポ
ートが予め特定されている場合にはポートの選択
を行なう必要がなく、ポートの出力制御だけで十
分である。すなわち1マシンサイクルあれば十分
である。しかし、命令そのものが2語命令である
ため、当然2マシンサイクルが費されなければな
らなかつた。これは2語命令を読み出さない限り
は、出力処理が実行できないようにハードウエア
が設計されているためであつた。
め処理に応じて、複数の周辺機器を任意に制御で
き有効な命令ではあるが、データを出力すべきポ
ートが予め特定されている場合にはポートの選択
を行なう必要がなく、ポートの出力制御だけで十
分である。すなわち1マシンサイクルあれば十分
である。しかし、命令そのものが2語命令である
ため、当然2マシンサイクルが費されなければな
らなかつた。これは2語命令を読み出さない限り
は、出力処理が実行できないようにハードウエア
が設計されているためであつた。
具体的には通常動作時に於いてはポートを選択
してそこからデータを出力する2語命令を必要と
するマイクロコンピユータにおいてその動作テス
トを実行する時がそうである。即ち、テスト結果
を出力するポートは予め決つているが、2語命令
であるが故に命令の読み出しに時間がかかり、結
果としてテスト時間が長くなり、かつテストをす
るための装置のハードウエア、例えばテストパタ
ーンを記憶するメモリの容量等をより多く必要と
する事になり効率が悪く不利である。
してそこからデータを出力する2語命令を必要と
するマイクロコンピユータにおいてその動作テス
トを実行する時がそうである。即ち、テスト結果
を出力するポートは予め決つているが、2語命令
であるが故に命令の読み出しに時間がかかり、結
果としてテスト時間が長くなり、かつテストをす
るための装置のハードウエア、例えばテストパタ
ーンを記憶するメモリの容量等をより多く必要と
する事になり効率が悪く不利である。
本発明の目的は処理能力を低下させることなく
処理時間を短縮し、各種の処理に最適の形で適用
可能な情報処理装置を提供することにある。
処理時間を短縮し、各種の処理に最適の形で適用
可能な情報処理装置を提供することにある。
本発明の情報処理装置は互いに語長の異なる少
なくとも2種類の命令を解読して実質的に同様の
処理を実行させるための制御信号を発生する制御
回路を有することを特徴とする。
なくとも2種類の命令を解読して実質的に同様の
処理を実行させるための制御信号を発生する制御
回路を有することを特徴とする。
本発明によれば例えば2語命令と1語命令との
少なくとも2つの命令に対して同様の処理を実行
させるような制御信号を発生することができるの
で、処理内容に応じていづれか一方を選択してや
ることによつて処理能力を低下させることなく、
最適の時間で処理することができる。
少なくとも2つの命令に対して同様の処理を実行
させるような制御信号を発生することができるの
で、処理内容に応じていづれか一方を選択してや
ることによつて処理能力を低下させることなく、
最適の時間で処理することができる。
例えば、命令コード上に空きコードがあればそ
れを用いてテスト時に使用する1語命令として割
り当てて実用させると、テスト時にテスト結果を
出力するように決められている特定のポートに対
して1語の出力命令として使用することができ、
1マシンサイクルでテスト結果を出力することが
できる。一方、2語命令からなる出力命令に対し
ては、少なくとも2マシンサイクル以上の要求さ
れるサイクルを用いてポート選択および出力制御
を実行することができ、処理能力を低下させるこ
とはない。尚、前記のように空きコードが無い場
合には、そのシステムが有するある特定命令に対
してこれをテスト時に使用する1語の出力命令と
して切換えて用いるようにすればよい。
れを用いてテスト時に使用する1語命令として割
り当てて実用させると、テスト時にテスト結果を
出力するように決められている特定のポートに対
して1語の出力命令として使用することができ、
1マシンサイクルでテスト結果を出力することが
できる。一方、2語命令からなる出力命令に対し
ては、少なくとも2マシンサイクル以上の要求さ
れるサイクルを用いてポート選択および出力制御
を実行することができ、処理能力を低下させるこ
とはない。尚、前記のように空きコードが無い場
合には、そのシステムが有するある特定命令に対
してこれをテスト時に使用する1語の出力命令と
して切換えて用いるようにすればよい。
次に本発明の一実施例を図面を用いて説明す
る。
る。
第1図に於いて、データバス1は、出力ラツチ
4とドライバ5とからなり外部端子2に接続され
ている出力ポート3に結合されている。命令デコ
ーダ部15は、第1の命令デコーダ8と第2の命
令デコーダ9とを有し、夫々のデコード信号1
1,12は出力ポート3の出力動作を制御する信
号を発生させるためのポート制御回路7に供給さ
れる。13は命令デコーダ部15から出力ラツチ
4に送られデータバス1上のデータを取り込むた
めのラツチ制御信号、14は命令デコーダ部15
からドライバ5に送られ、これを活性化するため
の制御信号である。10は第2の命令デコーダを
駆動するための制御信号であり、処理の内容に応
じて例えば外部のスイツチから入力されたり、あ
るいは処理内容を判断して内部で作り出されるよ
うになされている。
4とドライバ5とからなり外部端子2に接続され
ている出力ポート3に結合されている。命令デコ
ーダ部15は、第1の命令デコーダ8と第2の命
令デコーダ9とを有し、夫々のデコード信号1
1,12は出力ポート3の出力動作を制御する信
号を発生させるためのポート制御回路7に供給さ
れる。13は命令デコーダ部15から出力ラツチ
4に送られデータバス1上のデータを取り込むた
めのラツチ制御信号、14は命令デコーダ部15
からドライバ5に送られ、これを活性化するため
の制御信号である。10は第2の命令デコーダを
駆動するための制御信号であり、処理の内容に応
じて例えば外部のスイツチから入力されたり、あ
るいは処理内容を判断して内部で作り出されるよ
うになされている。
この実施例の動作は次のようになる。
出力ポート3からデータを出力する場合、ポー
ト制御回路7はデコーダ出力を受けると、出力ラ
ツチ4を能動とするための信号13と、ドライバ
5を能動とするための信号14とを発生する。こ
れらの信号13と14とが発生されると、データ
バス1上のデータが出力ラツチ4に読み込まれ、
この出力6がドライバ5に入力され、データは外
部端子2に出力される。ここで、出力ポート3に
データを出力するための2語命令は命令デコーダ
8で解読されポート制御回路7にデコード信号1
1を送る。この結果、ポート制御回路7から制御
信号13,14が発生される。一方、一語命令に
対しては命令デコーダ9が選択され(信号10に
応答して)、この一語命令が命令デコーダ9で解
読され、信号11と同様の信号12が発生され
る。従つて、例えば1語の出力命令を実行させる
と、命令デコーダ9からのデコード信号12が制
御回路7に送られ、制御回路7からポート3を能
動とする様な制御信号13,14が発生される。
これはたかだか1マシンサイクルあれば十分で、
例えばテスト結果を出力するような時に用いられ
出力すべきポート3が既に決定されているような
場合である。
ト制御回路7はデコーダ出力を受けると、出力ラ
ツチ4を能動とするための信号13と、ドライバ
5を能動とするための信号14とを発生する。こ
れらの信号13と14とが発生されると、データ
バス1上のデータが出力ラツチ4に読み込まれ、
この出力6がドライバ5に入力され、データは外
部端子2に出力される。ここで、出力ポート3に
データを出力するための2語命令は命令デコーダ
8で解読されポート制御回路7にデコード信号1
1を送る。この結果、ポート制御回路7から制御
信号13,14が発生される。一方、一語命令に
対しては命令デコーダ9が選択され(信号10に
応答して)、この一語命令が命令デコーダ9で解
読され、信号11と同様の信号12が発生され
る。従つて、例えば1語の出力命令を実行させる
と、命令デコーダ9からのデコード信号12が制
御回路7に送られ、制御回路7からポート3を能
動とする様な制御信号13,14が発生される。
これはたかだか1マシンサイクルあれば十分で、
例えばテスト結果を出力するような時に用いられ
出力すべきポート3が既に決定されているような
場合である。
また、テスト以外の時には信号10が発生され
ないので、命令デコーダ9は非能動となり、1語
の出力命令を実行しようとしても無効となる。但
し、この時命令デコーダ8は有効でありポート選
択情報を要する2語出力命令が例えば2マシンサ
イクルでもつて実行される。
ないので、命令デコーダ9は非能動となり、1語
の出力命令を実行しようとしても無効となる。但
し、この時命令デコーダ8は有効でありポート選
択情報を要する2語出力命令が例えば2マシンサ
イクルでもつて実行される。
以上の様に信号10により命令デコーダ9を能
動あるいは非能動となる様に制御する事に依り、
システムに影響を与える事無く語長の異なる少な
くとも2種類の出力命令に対して最適の時間で処
理することが可能となり極めて効率的である。
動あるいは非能動となる様に制御する事に依り、
システムに影響を与える事無く語長の異なる少な
くとも2種類の出力命令に対して最適の時間で処
理することが可能となり極めて効率的である。
また、かかる一語命令を割り当てられる空きコ
ードが無い様な場合には、第1図において、別の
命令例えば2語出力命令のうちの出力制御を行な
う命令部分(ポート選択情報を読み出すことな
く)を命令デコーダ9へ入力するように信号10
で切換える制御回路を付加する事に依り、同様の
効果を得ることができる。
ードが無い様な場合には、第1図において、別の
命令例えば2語出力命令のうちの出力制御を行な
う命令部分(ポート選択情報を読み出すことな
く)を命令デコーダ9へ入力するように信号10
で切換える制御回路を付加する事に依り、同様の
効果を得ることができる。
尚、本発明は語長の異なる少なくとも2種類の
命令に対して、夫々を解読することによつて同様
の機能をもつた制御信号を発生させるようにして
処理時間の短縮化を計つたものであり、実施例の
出力命令以外の命令に対して有効であり、かつテ
スト処理以外の正常のプログラム処理においても
同様に適用できる。
命令に対して、夫々を解読することによつて同様
の機能をもつた制御信号を発生させるようにして
処理時間の短縮化を計つたものであり、実施例の
出力命令以外の命令に対して有効であり、かつテ
スト処理以外の正常のプログラム処理においても
同様に適用できる。
第1図は本発明の一実施例によるマイクロコン
ピユータの要部ブロツク図である。 1……データバス、2……外部端子、3……出
力ポート、4……出力ラツチ、5……バツフア、
7……ポート制御回路、8……第1の命令デコー
ダ、9……第2の命令デコーダ、10……制御信
号、15……命令デコーダ部。
ピユータの要部ブロツク図である。 1……データバス、2……外部端子、3……出
力ポート、4……出力ラツチ、5……バツフア、
7……ポート制御回路、8……第1の命令デコー
ダ、9……第2の命令デコーダ、10……制御信
号、15……命令デコーダ部。
Claims (1)
- 1 制御信号がないときは所定語長の命令を受け
取つて機能制御信号を発生する第1の命令デコー
ダと、前記制御信号があるときは前記命令の語長
よりも短かい語長の命令を受け取つて前記機能制
御信号と同一の機能制御信号を発生する第2の命
令デコーダとを設けたことを特徴とする情報処理
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57037364A JPS58155457A (ja) | 1982-03-10 | 1982-03-10 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57037364A JPS58155457A (ja) | 1982-03-10 | 1982-03-10 | 情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58155457A JPS58155457A (ja) | 1983-09-16 |
JPH0128416B2 true JPH0128416B2 (ja) | 1989-06-02 |
Family
ID=12495473
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57037364A Granted JPS58155457A (ja) | 1982-03-10 | 1982-03-10 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58155457A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2307072B (en) | 1994-06-10 | 1998-05-13 | Advanced Risc Mach Ltd | Interoperability with multiple instruction sets |
JP5045692B2 (ja) * | 2003-07-31 | 2012-10-10 | 富士通セミコンダクター株式会社 | 動作モード制御回路、及びマイクロコンピュータ |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5330841A (en) * | 1976-09-03 | 1978-03-23 | Nippon Signal Co Ltd:The | Control method of computer |
JPS5532155A (en) * | 1978-08-29 | 1980-03-06 | Fujitsu Ltd | Data processor |
-
1982
- 1982-03-10 JP JP57037364A patent/JPS58155457A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5330841A (en) * | 1976-09-03 | 1978-03-23 | Nippon Signal Co Ltd:The | Control method of computer |
JPS5532155A (en) * | 1978-08-29 | 1980-03-06 | Fujitsu Ltd | Data processor |
Also Published As
Publication number | Publication date |
---|---|
JPS58155457A (ja) | 1983-09-16 |
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