JPS63244104A

JPS63244104A - プログラマブル・コントロ−ラの演算装置

Info

Publication number: JPS63244104A
Application number: JP7684287A
Authority: JP
Inventors: Hisao Toyama; 外山　久雄
Original assignee: Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1987-03-30
Filing date: 1987-03-30
Publication date: 1988-10-11
Anticipated expiration: 2011-08-21
Also published as: JP2526894B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の分野）この発明は、演算速度の高速化を達成し得るプログラマ
ブル・コントローラの演算装置に関する。

（発明の概要）この発明では、Ｍ行×Ｎ列の仮想ラダー図空間を複数に
等分したときの各分割エリアに対応して複数のユーザプ
ログラムメモリを設けるとともに、各ユーザプログラム
メモリにはユーザ仕様に相当するラダー図上の各単位ラ
ダー図を前記仮想ラダー図空間上に展開した場合に当該
分割エリアに存在すべき各回路要素情報を順次に記憶さ
せ、前記複数のユーザプログラムメモリから各回路要素
情報を同時並列的に読出し、読出された回路要素情報に
より指定される１単位ラダー図分の論理演算を一括して
処理するようにしたものであるる（従来技術とその問題
点）従来、ラダー図入力式プログラマブル・コントローラの
演算装置は一般に次のように構成されている。

すなわち、ユーザの制御仕様に相当するラダー図を所定
の命令語列に変換して１個のユーザプログラムメモリに
格納しておく。この命令語はＬＤ。

ＡＮＤ、ＯＲ，ＯＵＴ等のオペコードとＩ１０番号であ
るオペランドとからなっている。

そして、ユーザ命令の実行に際しては、ユーザプログラ
ムメモリから各命令語を順次に読出し、これをマイクロ
プロセッサで構成された１ビツトブール演算器によって
順次処理し、ＯＵＴ命令の読出を検出して、プール演算
器による演算結果を、Ｉ１０データメモリの該当出カニ
リアに書込むようにしている。

このような演算装置における演算速度の高速化を図るた
めには、１ビツトブール演痺器として専用に設計された
ハードウェア回路を採用したり、あるいはユーザプログ
ラムメモリとして高速読出が可能な素子を採用すること
が行なわれている。

しかしながら、このような演算速度高速化対策にあって
は、ユーザプログラムを構成する命令語列を１語ずつ順
次読出し、これを１ビツトブール演算器で処理するとい
う基本構成になおも依存するため、設計変更による高速
化には限界があり、また高速素子の採用には温度上昇及
び消費電力の増大を伴うという問題点があった。

（発明の目的）この発明の目的は、高速素子に依存することなく演算速
度の高速化を達成できるようにしたプログラマブル・コ
ントローラの演算装置を提供することにある。

（発明の構成と効果）この発明は上記の目的を達成するために、Ｍ行×Ｎ列の
仮想ラダー図空間を複数に等分したときの各分割エリア
に対応して設けられ、かつそれぞれにはユーザ仕様に相
当するラダー図上の各単位ラダー図を前記仮想ラダー図
空間上に展開した場合に当該分割エリアに存在すべき各
回路要素情報が順次に記憶された複数のユーザプログラ
ムメモリと、前記複数のユーザプログラムメモリから各回路要素情報
を同時並列的に読出すプログラム読出手段と、前記読出された回路要素情報により指定される１単位ラ
ダー図分の論理演算を一括して処理可能な演算回路と、を具備することを特徴とするものである。

このような構成によれば、ユーザプログラムをラダー図
のまま複数のメモリに分散して記憶させる一方、演算回
路の構成として回路要素情報により指定される１単位ラ
ダー図分の論理演算を一括して処理可能とし、更に各ユ
ーザプログラムメモリから各回路要素情報を同時並列的
に読出して演算回路に与えるようにしているため、高速
動作が可能なメモリ素子等を採用せずとも、従来装置に
比べ演算速度を飛躍的に向上させることができる。

（実施例の説明）第１図は本発明に係る演算装置の一実施例を示すハード
ウェアブロック図である。

周知の如く、プログラマブル・コントローラに要求され
る基本動作としては、所定のキー操作で作成されたユー
ザプログラムを、ユーザプログラムメモリに書込むプロ
グラム書込動作、外部から入力された入力データをＩ１
０データメモリに書込む入力更新動作、ユーザプログラ
ムメモリから各命令語を順次読出しながら、指定された
入出力データについて指定された論理演算を行ない、最
終的な演算結果をＩ１０データメモリの出カニリアに書
込む論理演算動作、タイマヤカウンタに相当する処理を
行なう応用演算動作、全ての命令実行により書替が終了
したＩ１０データメモリの出力データを外部へと送出す
る出力更新動作、指定された入出力データをＩ１０デー
タメモリから読出し、これをユーザプログラムに重ねて
ＣＲＴ等に表示させるモニタ動作、その他各種のシステ
ムサービス動作等が存在する。

これらの動作の中で、第１図に示される演算装置が受は
持つ範囲は、主として論理演算動作であり、その伯の動
作については従前通り汎用マイクロプロセッサ（以下、
ＭＰＵという）によって実行される。

まず、第１図に示される演算装置の構成を、各回路要素
毎に概略的に説明する。

この演算装置は、５個のユーザプログラムメモリ１１〜
１５．４＠のＩ１０データメモリ２１〜２４．４個の命
令デコーダ３１〜３４．４個の条件翻訳回路４１〜４４
，４個の列単位演算回路５１〜５４，３個の列間演算回
路６１〜６３．タイミング発生回路７０及びプログラム
カウンタ８０を備えている。

そして、これらの各回路要素はタイミング発生回路７０
から発生されるタイミング信号Ｔ１〜Ｔ４、歩進信号５
ＴＥＰ、初期リセット信号Ｒ３Ｔ。

ライトタイミング信号ＷＴによって制御されるように構
成されている。

なお、各タイミング信号の詳細については、第９図を参
照しながら後に詳細に説明する。

ユーザプログラムメモリ１１〜１５は、後述するように
ラダー図の各列毎のユーザプログラムを格納するもので
、そのアドレスバス端子はアドレスバス切替器ＡＳ１１
〜ＡＳ１５を介して、プログラムカウンタ８０側とＭＰ
Ｕバス側とに切替接続可能になされている。

また、各ユーザプログラムメモリ１１〜１５のデータバ
ス端子は、データバス切替器ＤＳ１１〜ＤＳ１５を介し
て、命令デコーダ３１〜３４及びＩ１０データメモリ２
１〜２４側とＭＰＬＪバス側とに切替接続が可能になさ
れている。

従って、ＭＰＵからの制御でアドレスバス切替器ＡＳ１
１〜ＡＳ’１５及びデータバス切替器０８１１〜ＤＳ１
５をともにＭＰｔＪバス側へと切替えれば、ＭＰＵ側か
ら各ユーザプログラムメモリ１１〜１５を個別にアクセ
スすることができ、これを利用してプログラム書込動作
、モニタ動作等が行なわれる。

また、アドレスバス切替器ＡＳ１１〜ＡＳ１５をプログ
ラムカウンタ８０側へと切替えるとともに、データバス
切替器ＤＳ１１〜ＤＳ１５を命令デコーダ３１〜３４及
びＩ１０データメモリ２１〜２４側へと切替えれば、プ
ログラムカウンタ８０の出力によって各ユーザプログラ
ムメモリ１１〜１５を同時にアクセスして各メモリに記
憶された命令語を並列に読出し、これを命令デコーダ３
１〜３４及びＩ１０データメモリ２１〜２４へ供給可能
になされている。

次に、Ｉ１０データメモリ２１〜２４は外部入出力の状
態を各Ｉ１０番号と対応させて記憶しているもので、そ
のアドレスバス端子はアドレスバス切替器ＡＳ２１〜Ａ
Ｓ２４を介してユーザプログラムメモリ１１〜１５側と
第５列目のユーザプログラムメモリ１５のデータバス及
びＭＰＵバス側へと切替接続可能になされている。

また、各Ｉ１０データメモリ２１〜２４のデータバス端
子は、データバス切替器０８２１〜ＤＳ２４を介して、
条件翻訳回路４１〜４４側と４列目の列単位演算回路５
４の出力側及びＭＰＵバス側とに切替接続が可能になさ
れている。

従って、アドレスバス切替器ＡＳ２１〜ＡＳ２４及びデ
ータバス切替器ＤＳ２１〜ＤＳ２４を共にＭＰＵバス側
へと切替えれば、ＭＰＵバス側から各１１０データメモ
リ２１〜２４に対しアクセスを行なうことができ、これ
を利用して入力更新動作、出力更新動作、モニタ動作等
が行なわれる。

また、アドレスバス切替器ＡＳ２１〜ＡＳ２４をユーザ
プログラムメモリ１１〜１４のデータバス下位桁に接続
する一方、データバス切替器０８２１〜０５２４を条件
翻訳回路４１〜４４に接続すれば、各ユーザプログラム
メモリ１１〜１５から読出された命令語のオペランドに
よってＩ１０データメモリ２１〜２４をアクセスし、続
出された入出力データ（オンオフデータ）を条件翻訳回
路４１〜４４へと与えることができる。

更に、各アドレスバス切替器ＡＳ２１〜ＡＳ２４は５列
目のユーザプログラムメモリ１５からオペコードｒＯＵ
ＴＪが読出されるのに応答して、ユーザプログラムメモ
リ１１〜１５側から５列目ユーザプログラムメモリ１５
のオペランドデータライン側へと切替えられるとともに
、データバス切替器ＤＳ２１〜ＤＳ２４についても、同
様に５列目ユーザプログラムメモリ１５からオペコード
ｒＯＵＴＪが読出されるのに応答して、条件翻訳回路４
１〜４４側から４列目列単位演算回路５４の出力側へと
切替えられるようになされている。

従って、５列目ユーザプログラムメモリ１５からオペコ
ードｒＯＵＴＪが続出されるのに応答して、各Ｉ１０デ
ータメモリ２１は５列目ユーザプログラムメモリ１５か
ら読出されたオペランドによってアクセスされ、当該ア
クセスされたアドレスについて４列目列単位演算回路５
４の出力データが書込まれるようになされている。

命令デコーダ３１〜３４は、ユーザプログラムメモリ１
１〜１５から読出された各命令語のオペコードをそれぞ
れ６種類の信号にデコードする。

なお、第１列目の命令デコーダ３１だけは以上６種類の
信号に加え、ＥＮＤ命令をデコードするようになされて
いる。

そして、ＭＰＵではこのＥＮＤデコード信号を検出する
ことによって、論理演算動作が終了したことを判定する
ようになされている。

条件翻訳回路４１〜４４では、命令デコーダ３１〜３４
及びＩ１０データメモリ２１〜２４から４回に分けて時
系列的に送られてくる４個のデコード信号及びオンオフ
データに基づいて、それぞれラダー図１列分の回路条件
を認識する。

そして、認識された回路条件を更に論理演算に便利な形
に翻訳した俊、後段の列単位演算回路５１〜５４及び列
間演算回路６１〜６３へと供給する。

列単位演算回路５１〜５４及び列間演算回路６１〜６３
は、全体として４行×５列分のラダー図を一括処理可能
な演算回路として機能しており、各条件翻訳回路４１〜
４４から与えられる列単位の回路条件に従って４行×５
列分のラダー図全体を認識し、これに相当する論理演算
を一括して処理する。

そして、４列目の列単位演算回路５４の出力側から得ら
れる演算結果を、前述したように全ての１１０データメ
モリ２１〜２４に並列に書込むわけでおる。

このようにして、ユーザプログラムを単位ラダー図（１
出力リレーに関するラダー図）毎に実行する間に、命令
デコーダ３１においてＥＮＤ命令がデコードされると、
制御権はＭＰＵへと手渡され、以後入力更新動作、出力
更新動作、各種のシステムサービス動作等が従来通り行
なわれるわけである。

次に、以上説明した演算装置の動作を、更に具体的な例
を挙げながらより詳細に説明する。

まず、ラダー図に基づいてユーザプログラムを作成し、
これを各ユーザプログラムメモリ１１〜１５に分割して
記憶させる動作から説明する。

この場合オペレータは、第５図に示されるように、キー
ボード９１を操作しながらＣＲＴ画面９２上にユーザ仕
様に相当するラダー図を描き出す。

キーボード９１には、常開接点キー９１１２行間短絡付
常開接点キー９１２．常閉接点キー９１３、行間短絡付
常閉接点キー９１４２行間短絡キー９１５．列間短絡キ
ー９１６等のシンボルキーのほかに、テンキー９１７及
びカーソルキー９１８が設けられており、これらのキー
を適宜操作することにより、公知のエディタを使用して
ＣＲＴ画面９２上に所望のラダー図を描き出すわけであ
る。

なお、この種の描画処理を行なうためのハードウェア構
成及びエディタの構成については、プログラマブル・コ
ントローラの技術者においては周知であるから詳細な説
明は省略する。

このようにして、ユーザの制御仕様に相当するラダー図
が完成すると、これにより得られたラダー図データはコ
ンパイラにかけられ、列単位にデータに整理される。

すなわち、コンパイラではまず得られたラダー図データ
を先頭から検索することによって単位ラダー図会のラダ
ー図データを読出し、これを第６図に示されるように、
４行×５列の仮想ラダー図空間上に展開する。

次いで、コンパイラでは第７図に示されるように、１単
位ラダー図分のラダー図データを、第６図に示される仮
想ラダー図空間の各列毎に整理して記憶させる。

次いで、得られた各列毎のラダー図データは、ＭＰＵの
制御によって、第１図に示される各ユーザプログラムメ
モリ１１〜１５に、第８図に示されるように順に格納さ
れる。

前述したように、このプログラム書込に際しては、ＭＰ
Ｕからの制御によって、アドレスバス切替器ＡＳ１１〜
ＡＳ１５及びデータバス切替器０３１１〜ＤＳ１５は何
れもＭＰＬＩバス側へと切替接続されている。

次に、プログラム実行動作について具体的に説明を行な
う。

ユーザプログラムメモリ１１〜１５に、第８図に示され
る如くラダー図データを書込んだ状態において、図示し
ないＲＵＮキーの操作が行なわれると、ＭＰＵからの制
御でアドレスバス切替器ＡＳ１１〜ＡＳ１５はプログラ
ムカウンタ８０側へと切替接続され、同時にデータバス
切替器ＤＳ１１〜ＤＳ１５についても命令デコーダ３１
〜３４及びＩ１０データメモリ２１〜２４側へと切替接
続される。

この状態において、ＭＰｔＪから実行開始信号５ＴＡＲ
Ｔが与えられると、タイミング発生回路７０では歩進信
号５ＴＥＰの禁止が解かれ、第９図に示されるように、
プログラムカウンタ８０は歩進信号５ＴＥＰを受けて歩
進開始される。

すると、ユーザプログラムメモリ１１〜１５はプログラ
ムカウンタ８０の出力によって同時にアドレス指定され
、各ユーザプログラムメモリ１１〜１５のデータバス端
子上には、第８図に示される如く所定のオペコード及び
オペランドからなる命令語が順次並列に読出される。

そして、当該命令語のオペコードについては命令デコー
ダ３１〜３４へと送られ、またオペランドについてはア
ドレスバス切替器ＡＳ２１〜Ａｓ２４を経由してＩ１０
データメモリ２１のアドレス入力へと送られる。

なお、この際５列目のユーザプログラムメモリ１５から
読出されたデータについては、オペコードはアドレスバ
ス切替器ＡＳ２４．データバス切替器ＤＳ２４に対する
切替制御信号となり、オペランドは各アドレスバス切替
器ＡＳ２１〜ＡＳ２４に対するアドレス入力となる。

ただし、この状態ではアドレスバス切替器ＡＳ２１〜Ａ
Ｓ２４はユーザプログラムメモリ１１〜１４側へと切替
接続されているため、５列目ユーザプログラムメモリ１
５から続出されたオペランドがＩ１０データメモリ２１
〜２４のアドレス入力に供給されることはない。

このようにして、Ｉ１０データメモリ２１〜２４のアド
レス入力に対しユーザプログラムメモリ１１〜１４から
読出されたオペランドが供給されると、各Ｉ１０データ
メモリ２１〜２４からはオペランドで指定されたＩ１０
番号のオンオフデータが読出され、データバス切替器Ｄ
Ｓ２１〜ＤＳ２４を経由して条件翻訳回路４１〜４４へ
と供給される。

また、命令デコーダ３１〜３４に対し、ユーザプログラ
ムメモリ１１〜１４から続出されたオペコードが同様に
供給されると、各命令デコーダ３１〜３４からはオペコ
ードのデコード結果たる６個のデコード信号が出力され
、これらのデコード信号は条件翻訳回路４１〜４４へと
供給される。

条件翻訳回路４１〜４４のそれぞれでは、命令デコーダ
３１〜３４及びＩ１０データメモリ２１〜２４から４回
に分けて送られてくるデコード信号及びオンオフデータ
に基づいて各１列分の回路状態を認識し、これを演算に
便利な形に翻訳して、列単位演算回路５１〜５４及び列
間演算回路６１〜６３へと供給する。

条件翻訳回路４１の一例を第２図に示す。この条件翻訳
回路の特徴は、６個のデコード信号と１個のオンオフデ
ータとで表わされる各回路要素を、全て常開接点を用い
た回路要素に翻訳することにある。

すなわち、命令デコーダ３１からは６種類のデコード信
号（書間接点信号、常閉接点信号２行間短絡付常開接点
信号１行間短絡付常閉接点信号。

列間短絡信号２行間短絡信号）が得られるとともに、■
１０データメモリ２１からは１個のオンオフデータが得
られるわけであるが、これらのデコード信号及びオンオ
フデータで表わされる回路要素情報を、全て単純な書間
接点信号、１つ上の行との短絡を示す行間短絡有無信号
、オンオフデ−夕の３種類の信号に翻訳するわけである
。

例えば、デコード信号の内容が常閉接点でかつオンオフ
データの内容がオンの場合には、デコード信号の内容は
“常開接点″オンオフデータの内容は“オフ″２行間短
絡有無信号の内容は゛行間短絡無し″と翻訳される。

また、デコード信号の内容が゛′行間短絡付常閉接点″
でかつオンオフデータの内容が“オフ″の場合には、デ
コード信号の内容は“常開接点″。

オンオフデータの内容は“オン″２行間短絡有無信号の
内容は゛行間短絡有り″と翻訳されるわけである。

そして、このような翻訳処理は、第２図に示されるロジ
ックゲートで構成された翻訳部４１１１において行なわ
れる。

第２図において、翻訳部４１１１から得られるオンオフ
データ信号９行間短絡有無信号、常開接点信号は４個の
ラッチ回路４１２１〜４１２４に対し並列に供給される
。

また、これらのラッチ回路４１２１〜４１２４には、初
期リセット信号Ｒ３Ｔが並列に供給されるとともに、タ
イミング信号Ｔ１〜Ｔ４が個別に供給されている。

ここで、第９図に示されるように、各タイミング信号Ｔ
１〜Ｔ４は、Ｉ１０データメモリのデータバス上にデー
タが安定に存在する状態の初期の時点でそれぞれ゛′１
″パルスを生ずるように設定されており、また初期リセ
ット信号Ｒ３Ｔは５列目のユーザプログラムメモリ１５
からオペコードＯＵＴが読出されたタイミングよりもわ
ずかに遅れて“１″パルスを生ずるようになされている
。

従って、ラッチ回路４１２１〜４１２４にタイミング信
号Ｔ１〜Ｔ４が順に到来すると、ラッチ回路４１２１〜
４１２４には、１列目のデータについての１行目、２行
目、３行目、４行目の各回路要素情報が順にラッチされ
るわけである。

勿論この回路要素情報とは、前）本の翻訳結果たるオン
オフデータ信号１行間短絡有無信号、常開接点信号であ
る。

このようにして条件翻訳回路４１〜４４のそれぞれから
出力されるオンオフデータ信号２行間短絡有無信号、常
開接点信号は、列単位演算回路５１〜５４及び列間演算
回路６１〜６３へと供給される。

なお、１列目の条件翻訳回路４１から得られるオンオフ
データについては、列間演算回路を経由することなく直
接に列単位演算回路５１へと供給される。

列単位演算回路の詳細を第３図に示す。同図に示される
ように、列単位演算回路５１には４本の行ラインし１〜
し４と４本の行間短絡ライン！。

〜！４とが設けられている。

そして各行ラインし１〜Ｌ４にはアンドゲート５１１１
〜５１１４を経由して、常開接点信号とオンオフ信号と
の論理積が供給されている。

また、各行ラインＬ１〜し４と各行間短絡ラインｌ＋〜
！４とはダイオード５１２１〜５１２４を介して接続さ
れている。

従って、１列分の回路要素の中で何れかの回路要素が常
開接点でオンの場合、必ずこれと対応する行間短絡ライ
ン、すなわち出力ラインにはＷｅが生ずるようになされ
ている。

更に、相隣接する行間短絡ライン、すなわち！、と１，
２．ｌｚと１３．ｌ！３と！、との間には、それぞれ行
間短絡有無信号の内容が゛行間短絡有り″のときに限り
開くアンドゲート５１３２〜５１３４が介在されている
。

そして、これらのアンドゲート５１３２〜５１３４が開
かれると、ダイオード５１４２〜５１４４及びダイオー
ド５１６２〜５１６４を経由する導通路及びダイオード
５１５２〜５１５４及びダイオード５１７２〜５１７４
を経由する導通路が形成され、これにより行間短絡ライ
ン！！１と１２との間、！！２とで３との間、！３と！
４との間がそれぞれ導通することとなる。

従って、今仮に１行目の回路要素が常開接点及びオンで
あり、かつ２行目の回路要素が常開接点及びオフで行間
短絡有りと仮定すると、１行目の行間短絡ライン１１の
“Ｈｔｅはダイオード５１４２、アンドゲート５１３２
．ダイオード５１６２を経由して２行目の行間短絡ライ
ンｉ！、２へと現れ、この結果いわゆる並列回路演算が
自動的に行なわれることとなる。

このように列単位演算回路５１〜５４では、１列分の並
列演算を一括して同時に処理することができるわけでお
る。

次に、列間演算回路６１〜６３の詳細を第４図に示す。

列間演算回路６１〜６３の特徴は、相前後する列単位演
算回路間を従属接続することにある。

すなわち、第４図に示されるように、列間演算回路６２
は、２列１行目〜２列４行目のオンオフデータと１列１
行目〜１列４行目のオンオフデータとの論理積を得る４
個のアンドゲート６２１１〜６２１４から構成されてい
る。

従って、２列１行目〜２列４行目のオンオフデータが゛
オンパであったとしても、１列１行目〜１列４行目のオ
ンオフデータが゛オン″でない限り、該当する行番号の
オンオフデータはオンとならず、これにより従属接続機
能が達成されるわけである。

以上説明した列単位演算回路５１〜５４及び列間演算回
路６１〜６３を第１図に示されるように交互に配置して
なる演算回路全体の機能は、第１０図に示されるように
、ソフト的にワイヤリング可能なプログラマブルラダー
図と等価な構成となるのである。

すなわち、第１０図に示されるラダー図は１６個の常開
接点及び実線で示される固定配線部分からなっており、
その他の部分は任意に配線変更が可能になされている。

そして、先に第６図で説明した単位ラダー図を、このプ
ログラマブルラダー図に適用すると、入出力データの内
容が第１１図に示される状態であれば、第１０図中の点
線で示される如く配線を行ないかつオンオフ設定を行な
うことにより、第６図の単位ラダー図と等価な回路を構
成できるわけである。

このように、列単位演算回路５１〜５４及び列間演算回
路６１〜６３からなる演算回路全体によれば、４行×５
列分のラダー図に相当する論理演算を同時一括に処理す
ることができるわけである。

一方、第８図を参照しながら説明したように、５列目の
ユーザプログラムメモリ１５内には、４行目毎にオペコ
ードｒＯＵＴＪが書込まれているから、各ユーザプログ
ラムメモリ１１〜１５から４行目のデータを読出すと同
時に、アドレスバス切替器ＡＳ２１〜ＡＳ２４は全て５
行目のユーザプログラムメモリ１５から読出されたオペ
ランドデータラインに接続され、またデータバス切替器
ＤＳ２１〜ＤＳ２４は全て４列目の列単位演算回路５４
の出力ラインに接続される。

また、第９図に示されるように、５列目のユーザプログ
ラムメモリ１５からオペコードｒＯＵＴＪが読出される
のにわずかに遅れて、タイミング発生回路７０からはラ
イトタイミング信＠ＷＴが出力され、このライトタイミ
ング信＠Ｗ丁は各■１０データメモリ２１〜２４に並列
に供給される。

この結果、各ユーザプログラムメモリ１１〜１５から４
行目のデータが読出され、これに応じて列単位演算回路
５４から最終演算結果たる出力データが出力されると、
この出力データは全てのＩ１０データメモリ２１〜２４
の該当アドレスに並列に書込まれることとなる。

そして、第９図に示されるように、この書込が終了する
とこれよりわずかに遅れて初期リセット信号Ｒ３Ｔが出
力され、この初期リセット信号Ｒ３Ｔによって各条件翻
訳回路４１〜４４内のラッチ回路４１２１〜４１２４が
クリアされるわけである。

このように、各ユーザプログラムメモリ１１〜１５から
４行分のラダー図に相当する命令語を並列に読出すたび
に、４行×５列分のラダー図に相当する論理演算が同時
一括に処理され、その処理結果によってＩ１０データメ
モリ２１〜２４の出力データ書替が行なわれる。

以上を繰り返す間に、１列目のユーザプログラムメモリ
１１からＥＮＤ命令が読出されると、命令デコーダ３１
からはＥＮＤ信号が得られ、このＥＮＤ信号をＭＰＵ側
で検出することによって、ユーザプログラムの一巡実行
が終了したことが判定される。

すると、制御権はＭＰＵ側へ受は渡され、ＭＰＵではア
ドレスバス切替器ＡＳ２１〜ＡＳ２４及びデータバス切
替器ＤＳ２１〜ＤＳ２４をＭＰＵバス側へと切替える。

そして、Ｉ１０データメモリ２１〜２４の出力データを
外部へ送出する出力更新動作を行なった後、外部から取
込まれた入力データをＩ１０データメモリ２１〜２４の
該当エリアに書込むことにより入力更新動作を行なう。

その後、モニタ処理、各種のシステムサービス処理等を
実行し、再びタイミング発生回路７０に対し実行開始信
号５ＴＡＲＴを与える。

すると、前）本と同様にして歩道信号５ＴＥＰの禁止が
解かれ、プログラムカウンタ８０が再び起動されて、前
述した命令実行動作が繰り返されるわけである。

このように、本実施例に係る演算装置によれば、４行Ｘ
５列の仮想ラダー図空間を列毎に５等分したときの各列
に対応して５個のユーザプログラムメモリ１１〜１５を
設け、それぞれにはユーザ仕様に相当するラダー図上の
各単位ラダー図を前記仮想ラダー図空間上に展開した場
合に該光列に存在すべき各回路要素情報を順次記憶させ
る一方、５個のユーザプログラムメモリ１１〜１５から
各回路要素情報を同時並列的にプログラムカウンタ８０
で読出し、読出された回路要素情報により指定される最
大４行Ｘ５列分の単位ラダー図に相当する論理演算を列
単位演算回路５１〜５４及び列間演算回路６１〜６３か
うなる演算回路によって一括して処理するようにしてい
る。

このため、最大４行Ｘ５列分の仮想ラダー図に相当する
単位ラダー図を４回の続出タイミングによって一括実行
することができ、高速メモリ等を採用することなく演算
速度を飛躍的に向上させることができるのである。

なお、前記実施例においては、一括実行可能な単位ラダ
ー図の規模を４行Ｘ５列としたが、より大規模なラダー
図も容易に実施が可能であることは勿論である。

また、前記実施例では４行Ｘ５列の仮想ラダー図空間を
５列に等分し、それぞれにユーザプログラムメモリを割
当てたが、例えばこれを縦横１６個のエリアに等分し、
それぞれにユーザプログラムメモリを割当てれば、１回
の続出タイミングによって４行Ｘ５列分のラダー図に相
当する論理演算を一括して処理することができ、更に演
算速度の高速化を達成することができる。

また、この実施例で示される列単位演算回路及び列間演
算回路は単純な論理回路の組合せであるから、容易に高
集積化が可能であって、演算装置の小型化が可能である
。

また、以上の実施例では命令デコーダ及びＩ１０データ
メモリから得られる信号を、更に条件翻訳回路によって
より簡潔な信号に翻訳した後、列単位演算回路及び列間
演算回路に与えるように構成したが、列単位演算回路及
び列間演算回路の複雑化が許容されるのであれば、条件
翻訳回路は省略することができる。

【図面の簡単な説明】

第１図は本発明に係るプログラマブル・コントローラの
演算装置の一実施例を示すハードウェアブロック図、第
２図は条件翻訳回路の詳細を示す回路図、第３図は列単
位演算回路の詳細を示す回路図、第４図は列間演算回路
の詳細を示す回路図、第５図はプログラミング装置の概
略構成を示す説明図、第６図は仮想ラダー図空間上に１
単位分のラダー図を展開した状態を示す説明図、第７図
は第６図に示されるラダー図データを列毎に整理した状
態を示す説明図、第８図は各ユーザプログラムメモリの
内容を示すメモリマツプ、第９図はタイミング発生回路
から得られる各種信号の状態を示すタイムチャート、第
１０図は列単位演算回路と列間演算回路とで構成される
演算部の等価回路、第１１図はＩ１０データメモリ内の
データ例を示す説明図である。１１〜１５・・・ユーザプログラムメ［す２１〜２４・
・・Ｉ１０データメモリ３１〜３４・・・命令デコーダ４１〜４４・・・条件翻訳回路５１〜５４・・・列単位演算回路６１〜６３・・・列間演算回路７０・・・タイミング発生回路８０・・・プログラムカウンタＡＳ１１〜ＡＳ１５・・・アドレスバス切替器ＡＳ２１
〜ＡＳ２４・・・アドレスバス切替器ＤＳ１１〜ＤＳ１
５・・・データバス切替器ＤＳ２１〜ＤＳ２４・・・デ
ータバス切替器第４回６２（列Ｐｆｌ清膵回話）第５図第６図第１１目）

Claims

【特許請求の範囲】

（１）Ｍ行×Ｎ列の仮想ラダー図空間を複数に等分した
ときの各分割エリアに対応して設けられ、かつそれぞれ
にはユーザ仕様に相当するラダー図上の各単位ラダー図
を前記仮想ラダー図空間上に展開した場合に当該分割エ
リアに存在すべき各回路要素情報が順次に記憶された複
数のユーザプログラムメモリと、前記複数のユーザプログラムメモリから各回路要素情報
を同時並列的に読出すプログラム読出手段と、前記読出された回路要素情報により指定される１単位ラ
ダー図分の論理演算を一括して処理可能な演算回路と、を具備することを特徴とするプログラマブル・コントロ
ーラの演算装置。