JPS6172303A

JPS6172303A - シーケンス論理演算制御方法

Info

Publication number: JPS6172303A
Application number: JP19255984A
Authority: JP
Inventors: Hiromasa Yamaoka; 弘昌山岡; Tadashi Okamoto; 正岡本; Yuzaburo Iwasa; 岩佐　勇三郎; Kiyoshi Miura; 清三浦
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-09-17
Filing date: 1984-09-17
Publication date: 1986-04-14
Also published as: JPH0334084B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は論理シーケンス制御に係シ、特にそのシーケン
スの高速処理方法および装置に関する。

〔発明の背景〕

汎用ディジタル計算機は語単位の処理をしているから、
例えば同一語中の第１番目のビットと第２番目のビット
の論理和を演算するような場合は次のように処理する。

対象となるデータ語を一部レジスタに記憶し、次にデー
タ語をシフトして第２番目のビットを第１査目のビット
位置に合わせた後に、先にレジスタに記憶していた内容
との論理和をとるという処理が必要である。

また１ビットごとにアドレス付けをし、演算は１ビット
のアキュムレータで行なうように構成している例もある
。ところがこの方法では同時に処理できるデータは１ビ
ットでおって、その処理速度には自ずと限界がある。さ
らにシーケンス制御で頻繁に発生するいわゆるカッコ演
算（例えば出力０１は入カニ１と工２のＯＲと入力Ｉ３
と■４（ＤＯＲ，とのＡＮＤ、０１＝（１１＋Ｉ２）　
・（Ｉ３＋Ｉ４）にはメタ。ツクメモリを用意するか、
ワーキングメモリを用意する必要があり処理が複雑にな
るとともに処理速度の低下をもたらすおそれがある。さ
らにそれぞれのビットに対応して専用ｐ　ｒｏｃｅｓｓ
ｏｒを設けた場合については日本国特許出願公開公報特
開昭５５−１１６１４１　、特開昭５４−１２４６４６
　　などがある。

〔発明の目的〕

本発明の目的は計算機によるシーケンスプログラム処理
の〜】連化をはかることにある。

〔発明の＆安〕

本発明はラダーシーケンス回路を構成する１列１行の構
成要素のうちｉ列をあらかじめ定められた複数列ごとに
分割し、分割された列について順次行単位にビット情報
を１台の中央処理装置で並列処理することに特徴がある
。

具体例にはシーケンスラダー回路の並列処理においてビ
ット情報の列間演算手段を設け、列間接続演算をおこな
うこと、シーケンスプログラムの７　　　　　命令語の
一部のビットを列間接続の有無の識別ビットに割当てて
プログラム命令語を構成すること、である。そして中央
処理装置を、入力データの任意のビットの論理反転をお
こなうことができる論理反転手段と、該反転された信号
とアキュムレータの内容とを入力して論理積演算をおこ
なう論理積演算手段と、該論理積演算手段の出力信号と
記憶されているプログラムのオペコードの内容によシ各
隣接カラムビット間の演算をおこなうビット情報の列間
演算手段と、該演算結果をラッチするアキュムレータと
、該アキュムレータの内容を出力するドライバとから構
成したことにある。

〔発明の実施例〕

はじめに第１図、第２図を用いてプログラマプルシーケ
ンスコントローラトラダーシーケンスの概要を説明する
。

第１図において１は中央処理装置、２はタイマ装置、３
はプロセス入出力装置（ＰＩｌｏ）を示している。Ｐ　
　Ｉｌｏは入力情報２０００ｔ−取込むとともにプロセ
ス側のアクチェエータ２００１に操作信号を出力する。

そして中央処理装置１とのデータの伝送はバス１００で
行なうように構成されている。

一部２図はラダーシーケンスの例を示したものである。

Ｉｌｌ、１１２・・・等は入力を表わし、０１゜０３・
・・等は出力を表わす。この様な表記法はプログラマブ
ルコントローラでは極く標準的なものであり、入力はリ
レーの接点に、出力はリレーの励磁コイルに、入出力間
の接続はリレー間の配線に対応している。また、入力の
記号には斜線のあるものと無いものの２徳類あるが、斜
線のあるものは、いわゆるＢ接点、すなわち入力が０”
のとき導通、入力が′１′のとき非導通となることを表
わし、入力に斜線の無いものは、いわゆるＡ接点、すな
わち入力が１″のとき導通、”０”のとき非導通となる
ことを表わしている。言葉を変えれば、入力に斜線があ
る場合は、その入力の論理反転をとるということになる
。

第２図の例で具体的に説明すると、例えば出力０１示”
１”となるφ件は、Ｉ１１又はＩ２１が導通しかつ、１
１２．ＩＯ２共尋通となるときであり、Ｉｌｌ、１１２
はＡ接点、Ｉ２１．ＩＯ’２けＢ接点でめるから、論理
式では０１＝（１１１＋Ｉ２１）・１１２・ＩＯ２と表わすこ
とができる。

同様にして、出力０３，０５．Ｑ６は０３＝Ｉ３０・Ｉ４４＋Ｉ４τ・ＩＯ３０５＝Ｉ　５８
・Ｉ４２・ｌ５３０６＝Ｉ４３・（Ｉ４４＋Ｉ４τ）＋Ｉ４９と表わすこ
とができる。

上記から判るように、ラダーシーケンスは論理関数を電
気の流れによって表わすものであり、論理を直感として
とらえ易いという長所があり、シーケンス制御分野では
広く一般に用いられている。

本発明は、上記のようなラダー７−ケンスをラダーの各
要素と１対１に対応したプログラムにより、ラダーの複
数列を１ブロツクとして、各ブロックの上の段から順に
実行するものである。

すなわち第２図に示すようなラダーシーケンス回路の数
数列の並列処理をおこない、処理速度の向上をはかるこ
とのできるシーケンス制御用中央処理装置を構成するこ
とが本発明の特徴である。

以下の実施例では簡単のため、４列のラダーを並列実行
させる場合を説明する。

第３図は本発明の一実施例であるプログラマブルコント
ローラの中央処理装置１の構成を示す。

クロック発生部１４から発生されたクロック信号２０６
はプログラムカウンタ１３０更新、アキュムレータ１１
４のラッチパルス信号および入出力バスのタイミング信
号１０４として用いられる。

タイミングの詳細は後程述べることとして、以下制御の
流れを説明する。プログラムカウンタ１３はプログラム
メモリ１２のアドレス２０１を与えるカウンタであシ、
１つの演算ステップ毎に＋１される。プログラムメモリ
１２は実行すべきラダーシーケンスの情報をプログラム
として記憶しておく部分であシ、本実施例の場合は１６
ピツトのデータ幅を有する。

ここで、第４図（Ａ）〜（ｃ）を用いてプログラムメモ
リ１２の各ビットの意味を説明しておく。

イ　　　　　　第４図（Ａ）に示すように本実施例では
命令はコントロール部（ｃＴＬ）、ｉｆオペコード部（
ＯＰＩ）、第２オペコード部（ＯＦ２）およびＩＯアド
レス部（ＩＯＡＤＤＲ，）の４つの部分から構成されて
いる。各部分の意味は次の通シである。

ＣＴＬ部：ＰＯ，Ｐｉの２ビットより成る。

ＰＯはシーケンススタートを示すビットである、シーケ
ンスの開始すなわちラダーシーケンスの電源母線の部分
に対応している。

Ｐｌは入出力の転送方向を制御するビットであり、リレ
ー接点を取り込む場合は０″、リレーコイルに出力する
場合は１″とする。

ＯＰＩ部：Ｐ２〜Ｐ５の４ビットより成る。

Ｐ２〜Ｐ５はラダーシーケンスの入力接点がＡ接点かＢ
接点かを示すビットであシ、Ｂ接点の場合は１″とする
。該当入力が無い場合にはこの例ではＡ接点入力とみな
し、′０″とする。

ＯＦ２部：Ｐ６〜Ｐ８の３ビットより成る。

Ｐ６〜Ｐ８はラダーシーケンスの″ＯＲ接続”の有無を
示すビットであり、ＯＲ接続が有る場合（すなわち５ｈ
ｏｒｔ　　ｂａｒあシ）“１”とする。

ｌｏＡＤＤＲ部二Ｐ９〜Ｐ１５の７ビットよりなる。

Ｐ９〜Ｐ１５は接点の入力番地およびコイルの出力番地
を示すビットであシ、第１図におけるタイマ装置２やプ
ロセス入出力装置３のアドレスを示す。

第２図の例について４カラムすなわちｃｏｔ、１〜ｃｏ
ｔ、４の並列処理とし、プログラムステップａ　、　　
ａ　＋　１　、　　ａ　＋　２　、　　ａ　＋　３と、
ａ＋４．ａ＋５゜ａ＋６．ａ＋７の２つのグループの直
列処理とした例を第４図（ｃ）に示す。第４図（Ｂ）は
１６ピツトで一語を構成したときのプログラムステップ
ａ　％　ａ　＋４までのビット構成の例を示している。

すなわち第４図（ｃ）は第２図のラダーシーケンスを４
列毎のブロックに分割したものである。各ブロック内を
関のように４段に分けてプログラムステップａ、ａ＋１
．・・・・・・、ａ＋７としその情報をプログラムとし
てビットパターンに変更したのが第４図（Ｂ）である。

例えば、ステップａでは、シーケンスの開始であるから
ＰＯ＝”　１″であシ、データは入力方向であるためＰ
１＝“０″である。

また接点Ｉｌｌ、Ｉ２１．Ｉ３０．Ｉ４１は各々Ｐ２（
ｃｏｔ、１）、Ｐ３（ｃｏｔ、２）、Ｐ４（ｃｏＡ、３
）、Ｐ５　（ｃｏｔ、４）に対応し、Ｉ２１とＩ４１が
Ｂ接点でりるためＰ３．Ｐ５＝″ｌ”となっている。さ
らに、工１１とＩ２１の間は″ＯＲ接続”されているた
めＰ６時”１″とし、Ｉ２１とＩ３０の間、Ｉ３０とＩ
４１の間に”ＯＲ接続”　（５ｈｏｒｔ　　ｂａｒ　）
は無いためＰ７゜Ｐ８叫″０”となっている。

また、第４図（Ｂ）は接点Ｉｌｌ、Ｉ２１゜Ｉ３０．Ｉ
４１についてＰｌ２−Ｉｓの４ビットをアドレスとして
割当てた場合を示している。

ここで第３図にもどって動作説明をおこなう。

入力反転部１１１は入力データ２２５のうちプログラム
メモリ１２の出力信号すなわちＰ２〜５の値が′１″で
あればそれに対応するデータの論理反転をおこなう。

入力反転部１１１の出力２２０とアキュムレータの内容
２２３Ｖ！論理演算器１１７によυ論理積がｔられる。

但し、シーケンスの開始部ではプログラムメモリ１２の
出力ＰＯによりアキュムレータ出力を強制的に′ｌ”と
し論理演算器出力２２１を入力２２０と同一の値とさせ
る。ビット間演算器１１３はプログラムメモリＰ６〜Ｐ
８が１″の場合、対応する隣接ビット間の論理和がとら
れその出力２２２はアキュムレータ１１４にクロックパ
ルス２０６と共にラッチされる。命令が出力命令のとき
は、アキュムレータ１１４の内容２２３は出力ゲート１
１５を介して出方信号２２４としてデータバス１０２（
Ｄ）に出力される。

以上、各部の１す］御の流れを説明した。次に、第５図
のメイムチャートに従って、本実施例がラダーノーケン
ス通りの演算を行うことを示す。

Ｔ１ニブログラムステップａの命令を実行する。

データ出力ビットＰ１＝”０″故■ｏアドレスＰ９〜Ｐ
１５の内容（Ｉｌｌ、Ｉ２１゜）　　　　　　　　　１
３０．Ｉ４１）が入力データ２２５として取り込まれる
。

入力反転ビットＰ２〜Ｐ５＝（０，１゜０．１）である
から入力反転部１１１の出’ｊＥｆ−夕２２０は（Ｉｌ
ｌ、Ｉ２１．Ｉ３０゜工４１）となる。

さらに、スタートビットｐｏ＝”　１”故アキュムレー
タ出カ２２３は（１，１，１゜１）となり、論理演ｎ器
１１７の出力２２１は（Ｉｌｌ、１２１．Ｉ３０．Ｉ４
１）、ｌ！：なる。

ビット間演算ビットＰ６〜Ｐ８＝（１゜０．０）である
ため、ピット間演算器１１３の出力２２２は（１１１＋
Ｉ；汀、■１１＋Ｉ２１．Ｉ３０．丁τ］）となる。

この値は次のクロックの立上がシに同期してアキュムレ
ータ１１４に保持される。

Ｔ２ニブログラムステップａ＋１の命令を実行する。デ
ータ出力ビットＰ１＝″′θ″故■０アドレスＰ９〜Ｐ
１５の内容（１１２゜Ｏ”、１３５．ｌ０３）が入力デ
ータとして取り込まれる。

入力反転ビットＰ２〜Ｐ５＝（０，０゜１．０）である
から入力反転部１１１の出力データ２２０は（１１２，
”０”、「Ｂ。

ｌ０３）となる。

さらに、スタートビットＰＯ＝”　１　”故アキュムレ
ータ出カ２２３は前回イ直を保持しており（１１１＋Ｉ
２１．１１１＋Ｉ２１゜Ｉ３０．Ｉ４１）であう、論理
積演算器１１７の出力２２１は（１１２（Ｉ工１＋Ｉ２
１　　ン　、　″　０　″　、　　Ｉ３５　　・　１３
０．　１０３・Ｉ４１）となる。

ビット間演算ビットＰ６〜Ｐ８＝（０゜０．１）である
ため、ピット間演算器」１３の出力２２２は（Ｉ１２・
（Ｉ　１１＋Ｉ２１）。

０、Ｉ３５・Ｉ　３０＋Ｉ　Ｏ３・「口。

Ｉ３５・Ｉ３０＋ＩＯ３・「１ゴ）となる。

この値は次のクロックの立上が９に同期してアキュムレ
ータ１１４に保持される。

Ｔ３ニブログラムステップａ＋２の命令を実行する。Ｉ
２の場合と同様に考えるとビット間演Ｗ、器１１３の出
力２２２は（ｒＴ７・１１２−（１１１＋Ｉ２１）、”
Ｏ″。

（ｒ了ｓ・Ｉ３０＋ＩＯ３−Ｉ４了）。

”ｏ’）となる。

この値は次のり覧ツクの立上がシに同期してアキュムレ
ータ１１４に保持される。

Ｔ４ニブログラムステップａ＋ａの命令を実行する。デ
ータ出力ビットＰ１＝″１”故ＩＯアドレスＰ９〜Ｐ１
５にアキュムレータ１１４の値が出力される。

以上はプログラムステップａ〜ａ＋ａステップの処理で
める。これは第４図（ｃ）の左半分のラダー回路の処理
で、これに続くステップも同様である。

次に第３図の各部の構成要素について説明する。

第６図は入力反転部１１１０回路構成例を示す。

排他融理オロゲート５００〜５０３によシ侮成され、入
力データ信号２２５と入力反転ピッ）Ｐ２〜５との排他
調理、１１Ｉがとられる。

第７図は論理ｆｉｔ演算器１１７の構成であり、オープ
ンコレクタ形のＮＡＮＤゲート５１０〜５１３によシ構
成されておシ、出力は寛仁のプルアップ抵抗５１４〜５
１７を介してプルアップされている。ＶＣＣはコレクタ
電圧である。

第８図（Ａ）はビット間演算器１１３の構成例であシ、
トランスファーゲート５２０〜５２２と反転ゲート５２
３〜５２６によ多構成されている。

トランスファーｖ−ト５ｚｏ〜５２２のコントロールは
各々Ｐ６〜Ｐ８の信号によシ行われ、Ｐ６〜Ｐ８が１”
となるとアナログスイッチは導通するように構成されて
いる。この働きにより、ビット間のワイヤードオア論理
が成立し、所定の演算を行うことができる。

第８図（Ｂ）にトランスファゲートの構成例を示す。こ
れはＦＥＴを用いた場合の例である。

第９図はアキュムレータ１１４の構成例であシ、エツジ
トリガー型の７リツプフロツプ５３０と論理和ゲート５
３１〜５３４から構成されている。

′　　　　　　データ２２２はクロック２０６の立上が
シでラッチされ論理和ゲート５３１〜５３４に出力され
る。

スタートピッ）ＰＯが１”のときは論理和ゲート５３１
〜５３４に依シ出力２２３はオール″′１″となる。ス
タートビットＰＯが０″のときはフリップ７０ツブ５３
０の出力がそのまま出力２２３として現れる。

以上述べた実施例によると、ラダーシーケンスを並列的
に実行することができるので処理速度を向上させる効果
がある。

例えばｎビットの演算器を用いた場付、１列３行のシー
ケンスラダー回路を実行するのに要する処理時間はｎ列
ごとに分割すればよいからＣｊＸ（ｉｌｏ）］スステラ
となる。

一般には１列１行のラダーの全てに構成要素が存在する
わけではない。いまその１／２の数の入出力要素で構成
されているとすれば、平均的な１点当りの実行速度はＴｓＸｊＸ　（ｉｌｏ）／（ｊｘｉ／２）となる。ただ
しＴｓは本演算器の１ステップ当りの処理速度である。

いまｎ＝１６、Ｔ　ｓ＝１　（μ５ｅｌｊ）、ｉ＝５１
２、ｊ＝８でその構成要素が約１／２とすると１点当り
の処理速度はｌＸ５ｘ［５１２／１６）／（８Ｘ５１２
／２）＝０．１２５μ式となシ、ビット毎の直列処理に
比較して約８倍の高速化がはかれる。

ハードウェア構成を考えても規則的に構成することがで
きるからＬＳＩ化にも好適である。また、システムエツ
ジニャが作成するシーケンスラダー情報と１対１に対応
したイメージでプログラムを作成することができるので
、シーケンスプログラムの保守がしやすいという効果も
ある。

第１０図（Ａ）、　ＣＢ）は本発明の他の実施例を示す
。第３図と異なる点はシーケンススタート信号Ｐｏとデ
ータ出力信号Ｐ１をプログラムメモリ１２からではなく
プログラムカウンタ１３から作成する点である。

これは、シーケンススタートから演算出力までのステッ
プ数を固定化する代シに、メモリのビット幅を２ビット
削減したものである。本例では、４ステツプおきにシー
ケンススタートがくり返される場合の例を示している。

制御部１５は２ｔ。

４デコーダで実現できる。

さらに　２　ｍステップおきにシーケンススタートがく
り返される場合はプログラムカウンタの下位ｎビットが
オール”０”のときＰＯ＝″１”、下位ｎビットがオー
ル″１″のトキＰ　１＝”１”とするような論理を組め
ば良い。

このようにすることにより、プログラムメモリ各音を削
減できる。

第１１図はさらに本発明の他の実施例で、前記他の実施
例と異なる点はデータメモリ１６、入出力制御部１７、
入出力管理テーブル１８が追加された点である。演算部
１１は、第３図の１１１゜１１７．１１３，１１４、お
よび１１５を１つのブロック１１として示したものであ
る。

第１２図は入出力制御部１７の内部構成例を示す。入出
力制御部１７は入出力管理テーブル１８の内容に基づい
て、データメモリ１６の内容をバス１０１，１０２を介
してプロセス入出力に転送したシ、プロセス入出力の内
容をデータメモリに転送し、プロセス入出力のビット位
置とラダーシーケンス上の入出力のビット位置を論理的
に切離し、プログラミングの自由度を高めるものである
。

第１３図（Ａ）は第１２図の例に対応した入出力管理テ
ーブル１８の内容を第１３図（Ｂ）はデータメモリ１６
の内容を示す。

この方式をとることによシ、入出力の変更がおきたとき
でも入出力管理テーブルのみの変更ですみシステム拡張
が容易になる。

〔発明の効果〕

本発明によればシーケンス論理演算を高速におこなうこ
とができる。

【図面の簡単な説明】

第１図は本願発明のシーケンス制御の全体構成図、第２
図はリレーシーケンスラダー回路の説明図を、第３図は
本願発明に係るシーケンス制御用中央処理装置の実施例
を、第４図（Ａ）は命令の構成を、第合図（Ｂ）は第２
図のシーケンスラダー回路の処理プログラムの例を、第
４図（ｃ）はΔ　　　　第２図のシーケンスラダー回路
を４列ごとに２つに分割した例を、第５図は第４図（ｃ
）の処理の流れを示すタイムチャートを、第６図は入力
反転部の回転構成例を、第７図は論理積演算器の構成例
を、第８図（Ａ）はビット間演算器の回路構成の例を、
第８図（Ｂ）はトランスファゲートの回路構成例を、第
９図はアキュムレータの回路構成例を、第１０図（Ａ）
は本発明の他の実施例を、第１０図（Ｂ）はその制御部
の構成例を、酊１１図は本発明のさらに他の実施例を、
第１２図は入出力制御部の構成例を、第１３図（Ａ）は
第１２図の例に対応した入出力管理テーブル１８の内容
を、第１３図（Ｂ）はデータメモリ１６の内容の例を、
それぞれ示す。１・・・処理装置、２・・・タイマ、３・・・プロセス
入出力装置、１２・・・プログラムメモリ、１３・・・
プログラムメモリタ。

Claims

【特許請求の範囲】１、ｉ列、ｊ行の構成要素から取るラダーシーケンス回
路のシーケンス制御処理をおこなう方法において（ａ）該ｉ列、ｊ行の構成要素のうち該ｊ列をあらかじ
め定めた複数の列ごとに分割し、（ｂ）該分割された列の行単位にシーケンスのスタート
を示すビットとリレー接点情報を取り込むか、あるいは
出力するかの識別をおこなうビットから成るコントロー
ル部と、ラダーシーケンスの入力接点がＡ接点かＢ接点
かを示す第１オペコード部と、隣接カラム間の接続の有
無を識別するビットから成る第２オペコード部と、入力
接点および出力コイル、の番地を示す入出力アドレス部
とから成る命令を記憶装置に記憶し、（ｃ）該分割され
た列の行単位に接点のＯＮ、ＯＦＦに対応したビット情
報を取込み、（ｄ）該あらかじめ記憶されている命令にしたがつて順
次行ごとにかつ該分割された列ごとに処理をおこなうこ
と、を特徴とするシーケンス論理演算制御方法。２、前記特許請求の範囲第１項記載において、該第１オ
ペコードにしたがつて入力信号のビットを反転した信号
を、アキュムレータの内容との論理積演算をし、該論理
積演算された信号と該記憶されている命令の第２オペコ
ードによる論理和演算をし、その結果を前記アキュムレ
ータにラッチするステップを含むことを特徴とするシー
ケンス論理演算制御方法。３、ｉ列、Ｊ行の構成要素から成るラダーシーケンス回
路のうち該ｊ列をあらかじめ定た複数の列ごとに分割し
該分割された列の行単位のＯＮ、ＯＦＦ状態信号を入力
データとし、あらかじめ記憶装置に記憶されている命令
にしたがつて演算処理をおこないその結果を出力する中
央処理装置において、（ａ）演算処理命令をあらかじめ記憶し、読出しアドレ
スに応じて当該命令を出力することができるプログラム
メモリと、（ｂ）該入力データに対して該記憶装置から読出された
命令の、当該入力データに対応する構成要素がＡ接点か
Ｂ接点かの識別ビットから成る第１オペコードにより該
入力データビットを反転させて出力するかそのままの信
号を出力するかの処理をおこなう入力信号反転処理手段
と、（ｃ）該入力信号反転処理手段の出力信号とアキュ
ムレータの内容とを入力信号とし論理積演算処理をおこ
なう論理積演算手段と、（ｄ）該論理積演算手段の出力データの各ビットについ
て、該読出された演算処理命令の、当該入力データに対
応する構成要素の論理和（ＯＲ）接続の有無を識別する
ビットから成る第２オペランドにより隣接カラムビット
間の演算をおこなうカラムビット間演算手段と、（ｅ）該ビット間演算手段の出力信号をラッチするアキ
ュムレータとから成ることを特徴とするシーケンス論理演算制御用処
理装置４、前記特許請求の範囲第３項の記載において、該入力
信号反転処理手段を、当該命令の第１オペコード信号と
該分割された列のＯＮ、ＯＦＦ状態信号との排他的論理
和手段で構成したことを特徴とするシーケンス論理演算
制御用処理装置。５、前記特許請求の範囲第３項記載において該論理積演
算手段を、該反転処理手段の出力信号とアキュムレータ
の信号を入力信号とするオープンコレクタ形のＮＡＮＤ
ゲートで構成したことを特徴とするシーケンス論理演算
制御用処理装置。６、前記特許請求の範囲第３項の記載においてカラムビ
ット間演算手段を、相隣り合うカラムのビット信号を入
力信号とし該読出された命令の当該入力データに対応す
る構成要素の論理和（ＯＲ）接続の有無を識別するビッ
トから成る第２オペランドによりＯＮ、ＯＦＦするトラ
ンスファゲートにより構成したことを特徴とするシーケ
ンス論理演算制御用処理装置。７、前記特許請求の範囲第３項記載においてプログラム
メモリに記憶する命令の、シーケンスのスタートビット
と入出力装置におけるデータの転送方向を決めるビット
から成る制御部の信号を、該プログラムメモリから読出
すアドレスを決めるためのプログラムカウンタの最小ビ
ット（ＬＳＢ）からの２ビットを入力信号とするＮＡＮ
ＤゲートおよびＡＮＤゲートから成る制御手段（１５）
から得ることを特徴とするシーケンス論理演算制御用処
理装置。８、前記特許請求の範囲第３項記載において、入出力管
埋テーブル（１８）と、入出力制御部（１７）と、デー
タメモリ（１６）とを設け、プログラムカウンタ（１３
）の出力ビットの一部をデータメモリのアドレス指定信
号とすることを特徴とするシーケンス論理演算制御用処
理装置。