JPS60118940A - 論理回路のシミユレ−シヨン装置 - Google Patents
論理回路のシミユレ−シヨン装置Info
- Publication number
- JPS60118940A JPS60118940A JP58225968A JP22596883A JPS60118940A JP S60118940 A JPS60118940 A JP S60118940A JP 58225968 A JP58225968 A JP 58225968A JP 22596883 A JP22596883 A JP 22596883A JP S60118940 A JPS60118940 A JP S60118940A
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- logical
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、論理回路の動作をシミュレーションして機能
を検ｉ１［−３−る、論理回路のシミュレーション装置
に関する。
を検ｉ１［−３−る、論理回路のシミュレーション装置
に関する。
従来、論３）旧１ｑ路の設計、検証等は、汎用大型計算
機のソフトウェアによって論理回路をプログラムし、シ
ミュレーションをすることによりなされている。このよ
りなソフトウェア・シミュレーションとしては１例えば
論理ゲート（論理素子）の種類、入出力間際、ノード値
等の情報をテーブル形式で記憶し、このテーブルを回路
の接続関係に応じてプログラムによって順次読出して処
理するようにした、テーブル駆動型のアルゴリズムかよ
く知られている。
機のソフトウェアによって論理回路をプログラムし、シ
ミュレーションをすることによりなされている。このよ
りなソフトウェア・シミュレーションとしては１例えば
論理ゲート（論理素子）の種類、入出力間際、ノード値
等の情報をテーブル形式で記憶し、このテーブルを回路
の接続関係に応じてプログラムによって順次読出して処
理するようにした、テーブル駆動型のアルゴリズムかよ
く知られている。
しかし、上記の如きテーブル駆動型のアルゴリズムでは
、シミュレーションの対象となる論理回路の回路素子１
段の処理時間は、実回路に比較して著しく長くなるとい
う欠点がある。そこで、これらの欠点を克服するために
、近年、論理回路の設＝−ｔ、検証のためのシミュレー
ション装置か種々提案されている（例えば、電子通信学
会箱１８回設計自動化研究会論文集等）。また、本発明
者らは先に特願昭５７−１．８５１０５において、テー
ブル駆動型アルゴリズムで用いる各素子の種類、入出力
関係、ノード値等の情報をデータとして用いすに、命令
として実行することにより処理速度を高速化した論理回
路のシミュレーション装置を提案した。
、シミュレーションの対象となる論理回路の回路素子１
段の処理時間は、実回路に比較して著しく長くなるとい
う欠点がある。そこで、これらの欠点を克服するために
、近年、論理回路の設＝−ｔ、検証のためのシミュレー
ション装置か種々提案されている（例えば、電子通信学
会箱１８回設計自動化研究会論文集等）。また、本発明
者らは先に特願昭５７−１．８５１０５において、テー
ブル駆動型アルゴリズムで用いる各素子の種類、入出力
関係、ノード値等の情報をデータとして用いすに、命令
として実行することにより処理速度を高速化した論理回
路のシミュレーション装置を提案した。
上記のようなシミュレーション装置では１通常は論理ゲ
ートあるいはＩＣのパッケージを単位としてシミュレー
ションを実行している。そして、こｎ、らシミュレーシ
ョンの単位の論理機能は、あらかじめ定められているか
、あるいはシミュレーションの開始に先立って外部から
の入力によシ与えられている。
ートあるいはＩＣのパッケージを単位としてシミュレー
ションを実行している。そして、こｎ、らシミュレーシ
ョンの単位の論理機能は、あらかじめ定められているか
、あるいはシミュレーションの開始に先立って外部から
の入力によシ与えられている。
〔背景技術の問題点〕
ところで、論理ゲートをシミュレーションの単位とし、
ゲートレベルで機能を検証する装置では、論理ゲートを
複数組合せた下位の論理ブロック（例えばカウンタ）を
シミュレーションの単位として扱うことはできない。こ
のため、論理ゲートの数が増大し、回路規模が太ぎくな
るにつれて、計算に要する時間が長くなるという欠点が
ある。
ゲートレベルで機能を検証する装置では、論理ゲートを
複数組合せた下位の論理ブロック（例えばカウンタ）を
シミュレーションの単位として扱うことはできない。こ
のため、論理ゲートの数が増大し、回路規模が太ぎくな
るにつれて、計算に要する時間が長くなるという欠点が
ある。
また、ＩＣのパッケージの如き下位の論理ブロックをシ
ミュレーションの単位として扱うことができる装置では
、あらかじめその下位の論理ブロックの機能が全て判明
していて、入出力の関係か真理値表、論理式等で表現さ
れている必要かある。
ミュレーションの単位として扱うことができる装置では
、あらかじめその下位の論理ブロックの機能が全て判明
していて、入出力の関係か真理値表、論理式等で表現さ
れている必要かある。
そして、シミュレーションを実行する前に、それら全て
の入出力の関係をシミュレーション装置に入力しなけれ
ばならない。このため、論理回路の設計を階層的に行い
、複数の下位の論理ブロックを組合せて構成した上位の
論理ブロックの機能をボトムアップ的に検証する場合に
は、下位の論理ブロックの全ての機能をあらかじめめて
おぎ、かつシミュレーションの実行にあたってこれを入
力しなげればならない。従って、回路規模の増大ニラし
てシミュレーションに要する時間が長くなる等の欠点が
ある。
の入出力の関係をシミュレーション装置に入力しなけれ
ばならない。このため、論理回路の設計を階層的に行い
、複数の下位の論理ブロックを組合せて構成した上位の
論理ブロックの機能をボトムアップ的に検証する場合に
は、下位の論理ブロックの全ての機能をあらかじめめて
おぎ、かつシミュレーションの実行にあたってこれを入
力しなげればならない。従って、回路規模の増大ニラし
てシミュレーションに要する時間が長くなる等の欠点が
ある。
本発明は上記の従来技術の欠点を克服するためＫなされ
たもので、論理回路の機能検証をボトムアップ的に行う
にあたって、検証に要する時間を短縮し、高速化できる
ようにした論理回路のシミュレーション装置を提供する
ことを目的とする。
たもので、論理回路の機能検証をボトムアップ的に行う
にあたって、検証に要する時間を短縮し、高速化できる
ようにした論理回路のシミュレーション装置を提供する
ことを目的とする。
上記の目的を実現するため本発明は、下位の論理ブロッ
クの機能をゲートレベルで検証する掬埋回路ノシミュレ
ーション装置に、下位の論理ブロックの入力状態値およ
び出力状態値を記憶する機能と、上位の論理ブロックの
シミュレーション実行中に入力状態値が与えられると出
力状態値を読出す機能とを付加し、下位の論理ブロック
の検証結果を利用して上位の論理ブロックの機能を検証
できるようにした論理回路のシミュレーション装置を提
供するものである。
クの機能をゲートレベルで検証する掬埋回路ノシミュレ
ーション装置に、下位の論理ブロックの入力状態値およ
び出力状態値を記憶する機能と、上位の論理ブロックの
シミュレーション実行中に入力状態値が与えられると出
力状態値を読出す機能とを付加し、下位の論理ブロック
の検証結果を利用して上位の論理ブロックの機能を検証
できるようにした論理回路のシミュレーション装置を提
供するものである。
以下、添付図面を参照して本発明の一実施例を説明する
。なお、以下の図面の説明において同一要素は同一符号
で示す。第１図は同実施例のブロック図で、特願昭５７
−１８５１０３０論理回路のシミュレーション装置に記
憶および読出手段を付加したものである。シミュレーシ
ョンを行う論理回路の回路状態を記憶する回路状態値記
憶装置（データメモリ）１の記憶内容は、必要に応じて
演算装置２に与えられる。演算装置２は接続情報記憶装
置（命令メモリ）３から与えられる接続情報を命令とし
て解読し、論理素子のシミュレーションを行う。そして
、命令カウンタ４およびこれに直列に設けられた命令ア
ドレスキュー５によシ、Ｗ４次シミュレーション動作（
ケートレベルの論理シミュレーション）か実行さ牡る。
。なお、以下の図面の説明において同一要素は同一符号
で示す。第１図は同実施例のブロック図で、特願昭５７
−１８５１０３０論理回路のシミュレーション装置に記
憶および読出手段を付加したものである。シミュレーシ
ョンを行う論理回路の回路状態を記憶する回路状態値記
憶装置（データメモリ）１の記憶内容は、必要に応じて
演算装置２に与えられる。演算装置２は接続情報記憶装
置（命令メモリ）３から与えられる接続情報を命令とし
て解読し、論理素子のシミュレーションを行う。そして
、命令カウンタ４およびこれに直列に設けられた命令ア
ドレスキュー５によシ、Ｗ４次シミュレーション動作（
ケートレベルの論理シミュレーション）か実行さ牡る。
ここで、上記の如きシミュレーション装置に付加される
論理機１１ヒ記憶装置６は、ある論理ブロック（複数の
論理ゲートからなる下位の論理ブロツり）のシミュレー
ションを実行する際の、その論理ブロックへの入力の状
態値と、それに対応する出力の状態値とを記憶する機能
を有している。また、当該下位の論理ブロックを含む上
位の論理ブロックのシミュレーションを実行する際に、
入力の状態値が与えられるとそれに対応する出力の状態
値を取出す機能をも有している。
論理機１１ヒ記憶装置６は、ある論理ブロック（複数の
論理ゲートからなる下位の論理ブロツり）のシミュレー
ションを実行する際の、その論理ブロックへの入力の状
態値と、それに対応する出力の状態値とを記憶する機能
を有している。また、当該下位の論理ブロックを含む上
位の論理ブロックのシミュレーションを実行する際に、
入力の状態値が与えられるとそれに対応する出力の状態
値を取出す機能をも有している。
第２図は第１図に示す実施例の演算装置および論理機能
記憶装置の詳細７よ構成図である。データメモリ１から
出力された人力にあたる信号のイ直なよ、人力値レジス
タ２１ ａ〜２１ ｆを介して演算ユニット２２に−与
えられる。演算ユニット２２は命令デコーダハから与え
られる命令にもとづいて入力値を演算し、結果を演算結
果レジスタ２４に出力する。また、もとの出力状態はデ
ータメモリ１から出力値レジスタ５に転送されており、
比較器２６でこれらの比較がなされる。７．ｃお、不一
致のとぎはファンアウトのアドレスが命令アドレスキュ
ー５に転送される。
記憶装置の詳細７よ構成図である。データメモリ１から
出力された人力にあたる信号のイ直なよ、人力値レジス
タ２１ ａ〜２１ ｆを介して演算ユニット２２に−与
えられる。演算ユニット２２は命令デコーダハから与え
られる命令にもとづいて入力値を演算し、結果を演算結
果レジスタ２４に出力する。また、もとの出力状態はデ
ータメモリ１から出力値レジスタ５に転送されており、
比較器２６でこれらの比較がなされる。７．ｃお、不一
致のとぎはファンアウトのアドレスが命令アドレスキュ
ー５に転送される。
アドレス変換回路６１は＠算ユニットＵを介して与えら
れた入力値レジスタ２１ ａ〜２１ ｆの値をアドレス
に変換し、結果を論理機能メモリ６２に与える。
れた入力値レジスタ２１ ａ〜２１ ｆの値をアドレス
に変換し、結果を論理機能メモリ６２に与える。
論理機能メモリ６２は与えられたアドレスにもとづき、
出力値レジスタ５からの情報を記憶し、あるいは記憶内
容全演算結果レジスタ冴に出力する。
出力値レジスタ５からの情報を記憶し、あるいは記憶内
容全演算結果レジスタ冴に出力する。
次に、下位の論理ブロックの入力、出力の状態値を、論
理機Ｎ’Ｑ Ｆｆｅ憶装置６で保存する動作を説明する
。論理ブロックの機能の検証過程において、ある入力の
パターンに対応する変化が全て完了すると、命令アドレ
スキュー５にはデータがなくなる。すると、制御は次の
入カバターンの読込み処理に渡される。入カバターンは
命令の一部として命令メモリ３に記憶されてお９、そこ
には、論理ブロックの入力のデータアドレスと出力のデ
ータアドレスとを持った論理機能のストア命令を保持さ
せることができる。
理機Ｎ’Ｑ Ｆｆｅ憶装置６で保存する動作を説明する
。論理ブロックの機能の検証過程において、ある入力の
パターンに対応する変化が全て完了すると、命令アドレ
スキュー５にはデータがなくなる。すると、制御は次の
入カバターンの読込み処理に渡される。入カバターンは
命令の一部として命令メモリ３に記憶されてお９、そこ
には、論理ブロックの入力のデータアドレスと出力のデ
ータアドレスとを持った論理機能のストア命令を保持さ
せることができる。
ストア命令がフェッチされると、指定されたデータアド
レスから論理ブロックの入力、出力の状態値か、それぞ
れ入力値レジスタ２１ａ〜２１ｆ、出力値レジスタ乙に
転送される。入力値レジスタ２１ａ〜２１ ｆの値は合
成されて、アドレス変換回路６１で変換され、論理機能
メモリ６２のアドレスが計算される。そして、その計算
されたアドレスに出力値レジスタ５の内容が転送される
。
レスから論理ブロックの入力、出力の状態値か、それぞ
れ入力値レジスタ２１ａ〜２１ｆ、出力値レジスタ乙に
転送される。入力値レジスタ２１ａ〜２１ ｆの値は合
成されて、アドレス変換回路６１で変換され、論理機能
メモリ６２のアドレスが計算される。そして、その計算
されたアドレスに出力値レジスタ５の内容が転送される
。
このようにして、下位の論理ブロックのシミュレーショ
ンの実行中に、論理ブロックの入力の状態値と、それに
対応する出力の状態値とが論理機能メモリ６２に式己１
７社さ才する。
ンの実行中に、論理ブロックの入力の状態値と、それに
対応する出力の状態値とが論理機能メモリ６２に式己１
７社さ才する。
次に、下位の６１を埋ブロックを含む上位の（よシ太規
模Ｔ（）論Ｊ４１ｉブロックのシミュレーションヲ央行
１−る際の、入力、出力の状態値の読出し動作を説明す
る。データメモリ１から入力値レジスタ２１ ａ〜２１
ｆに与えられる入力値を揃えると、演算ユニット２２
では演算が行なわれず、アドレス変換回路６１で出力値
のアドレスかめられる。すると、そのアドレスの記憶内
容は論理機能メモリ６２から読出され、演算結果レジス
タ屓に転送される。
模Ｔ（）論Ｊ４１ｉブロックのシミュレーションヲ央行
１−る際の、入力、出力の状態値の読出し動作を説明す
る。データメモリ１から入力値レジスタ２１ ａ〜２１
ｆに与えられる入力値を揃えると、演算ユニット２２
では演算が行なわれず、アドレス変換回路６１で出力値
のアドレスかめられる。すると、そのアドレスの記憶内
容は論理機能メモリ６２から読出され、演算結果レジス
タ屓に転送される。
ところで、特定の上位の論理ブロックにおける下位の論
理ブロックの役割、機能は、限定される場合ＩＪ・ある
。このような場合には、下位の論理ブロックは上位の論
理ブロックにおいて、自らの機能の一部のみを発揮する
。従って、限定された役割、機能を果す下位の論理ブロ
ックを含む上位の論理ブロックのシミュレーションをす
る場合には、下位の論理ブロックの全ての機能があらか
じめ判明している必要はないので、論理機能メモリ６２
には全ての入力の状態値と出力の状態値を保持する必要
はない。
理ブロックの役割、機能は、限定される場合ＩＪ・ある
。このような場合には、下位の論理ブロックは上位の論
理ブロックにおいて、自らの機能の一部のみを発揮する
。従って、限定された役割、機能を果す下位の論理ブロ
ックを含む上位の論理ブロックのシミュレーションをす
る場合には、下位の論理ブロックの全ての機能があらか
じめ判明している必要はないので、論理機能メモリ６２
には全ての入力の状態値と出力の状態値を保持する必要
はない。
なお、本発明は上記実施例に限定されるものではなく、
一般に論理回路のシミュレーションを目的としたハード
ウェアに広く応用できる。また、論理機能記憶装置は半
導体メモリ装置に限らず、磁気ディスク装置等の種々の
態様で実現できる。
一般に論理回路のシミュレーションを目的としたハード
ウェアに広く応用できる。また、論理機能記憶装置は半
導体メモリ装置に限らず、磁気ディスク装置等の種々の
態様で実現できる。
上記の如く本発明によれば、下位の論理ブロックの検証
結果を利用して上位の論理ブロックの機能を検証できる
ようにしたので、機能の検証に要する時間を大幅に短縮
することができ、更に設計検証を容易に行うことができ
るようにした論理回路のシミュレーション装置を提供で
きる。
結果を利用して上位の論理ブロックの機能を検証できる
ようにしたので、機能の検証に要する時間を大幅に短縮
することができ、更に設計検証を容易に行うことができ
るようにした論理回路のシミュレーション装置を提供で
きる。
すなわち、ボトムアップ的な設計検証をする場合でも、
全体をゲートレベルに展開する必要がない。そのため、
小規模な（下位の）論理回路ブロックについてまずシミ
ュレーションを行い、その結果を大規模な（上位の）論
理回路のシミュレーションに用いることによシ、シミュ
レーションする回路素子（単位）を減少させることがで
き、シミュレーションの効率を高め、計算時間を短縮す
ることかできる。また、あらかじめ論理ブロックの機能
を全てめて゛おく必要はなく、またその機能を入力する
必鮫もないので、どのような論理ブロックでもひとつの
基本素子と同様に扱うことができる。
全体をゲートレベルに展開する必要がない。そのため、
小規模な（下位の）論理回路ブロックについてまずシミ
ュレーションを行い、その結果を大規模な（上位の）論
理回路のシミュレーションに用いることによシ、シミュ
レーションする回路素子（単位）を減少させることがで
き、シミュレーションの効率を高め、計算時間を短縮す
ることかできる。また、あらかじめ論理ブロックの機能
を全てめて゛おく必要はなく、またその機能を入力する
必鮫もないので、どのような論理ブロックでもひとつの
基本素子と同様に扱うことができる。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示す実施例のよシ詳細な構成図である。 ２１、 ａ〜２１ ｆ・・・入力値レジスタ、囚・・・
演算結果レジスタ、 ５・・・出力値レジスタ、 ２６・・・比較器。 出願人代理人 猪 股 清 手続補正書 昭和５８年１２月ムろ日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和閏年６許願第２２５９６８号 ２、発明の名称 論理回路のシミュレーション装置 ３、補正をする者 事件との関係特許出願人 （３０７）東京芝浦電気株式会社
図に示す実施例のよシ詳細な構成図である。 ２１、 ａ〜２１ ｆ・・・入力値レジスタ、囚・・・
演算結果レジスタ、 ５・・・出力値レジスタ、 ２６・・・比較器。 出願人代理人 猪 股 清 手続補正書 昭和５８年１２月ムろ日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和閏年６許願第２２５９６８号 ２、発明の名称 論理回路のシミュレーション装置 ３、補正をする者 事件との関係特許出願人 （３０７）東京芝浦電気株式会社
Claims (1)
- 【特許請求の範囲】 １、複数の論理ゲートを有してなる下位の論理ブロック
の機能の検証をゲートレベルで実行する論理回路のシミ
ュレーション装置において、＋ｉｊ前記下位の論理ブロ
ックのシミュレーションの実行中に、入力の状態値およ
びこれに対応する出力の状態値を記憶する記１．は手段
と、Ａｉ前記下位の論理ブロックを複数性してなる上位
の論理ブロックのシミュレーションの実行中に、ｔ］’
Ｊ 記入力の状態値か与えられると＠ｉＪ記出力出力態
値をＭＪ記記憶手段から読出す読出手段とを備え、 ＭｉＪ記ト位の論理ブロックの機能の検証結果を前記上
位の論理ブロックの機能の検証に利用でさる６「うにし
たことをｔ特徴とする論理回路のシミュレーション装置
。 ２４大規模集績回路で構成した特許請求の範囲第１項記
載の論理回路のシミュレーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225968A JPS60118940A (ja) | 1983-11-30 | 1983-11-30 | 論理回路のシミユレ−シヨン装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225968A JPS60118940A (ja) | 1983-11-30 | 1983-11-30 | 論理回路のシミユレ−シヨン装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60118940A true JPS60118940A (ja) | 1985-06-26 |
Family
ID=16837703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58225968A Pending JPS60118940A (ja) | 1983-11-30 | 1983-11-30 | 論理回路のシミユレ−シヨン装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60118940A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03266119A (ja) * | 1990-03-16 | 1991-11-27 | Nec Corp | ループ処理方法 |
| JPH04359376A (ja) * | 1991-06-05 | 1992-12-11 | Mitsubishi Electric Corp | 論理検証方法 |
-
1983
- 1983-11-30 JP JP58225968A patent/JPS60118940A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03266119A (ja) * | 1990-03-16 | 1991-11-27 | Nec Corp | ループ処理方法 |
| JPH04359376A (ja) * | 1991-06-05 | 1992-12-11 | Mitsubishi Electric Corp | 論理検証方法 |
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