JP3453068B2 - 半導体集積回路およびテストパターン作成方法 - Google Patents
半導体集積回路およびテストパターン作成方法Info
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- JP3453068B2 JP3453068B2 JP24151398A JP24151398A JP3453068B2 JP 3453068 B2 JP3453068 B2 JP 3453068B2 JP 24151398 A JP24151398 A JP 24151398A JP 24151398 A JP24151398 A JP 24151398A JP 3453068 B2 JP3453068 B2 JP 3453068B2
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Description
【０００１】
【発明の属する技術分野】この発明は、少ないピン数で
効果的にテストが行われる半導体集積回路およびテスト
パターン作成方法に関するものである。
効果的にテストが行われる半導体集積回路およびテスト
パターン作成方法に関するものである。
【０００２】
【従来の技術】従来汎用マイコンでは、ピン数の少ない
品種でも４２ピン程度のピン数を有していたため、命令
入力用に８ビット、アドレス出力用に１６ビットのピン
を確保することは容易であった。近年半導体の集積度が
上りＩＣカードにマイコンが使用されるようになった
が、ＩＣカードで使用される半導体は、電源端子、発振
端子、リセット端子の他には、データ通信のためにシリ
アルポートを有する程度で、多くのピン数を必要としな
い。そのため、テスト信号の入力を４ピン程度で行わな
ければならない。
品種でも４２ピン程度のピン数を有していたため、命令
入力用に８ビット、アドレス出力用に１６ビットのピン
を確保することは容易であった。近年半導体の集積度が
上りＩＣカードにマイコンが使用されるようになった
が、ＩＣカードで使用される半導体は、電源端子、発振
端子、リセット端子の他には、データ通信のためにシリ
アルポートを有する程度で、多くのピン数を必要としな
い。そのため、テスト信号の入力を４ピン程度で行わな
ければならない。
【０００３】従来の技術で少ないピン数でテストを行う
には、８ビットの命令を４ビットづつ２回に分けて供給
する方法と、内蔵のテストＲＯＭでテストする方法と、
スキャンパスを作り込んでテストする方法とがある。
には、８ビットの命令を４ビットづつ２回に分けて供給
する方法と、内蔵のテストＲＯＭでテストする方法と、
スキャンパスを作り込んでテストする方法とがある。
【０００４】
【発明が解決しようとする課題】しかし、８ビットの命
令を４ビットづつ２回に分けて供給する方法では、テス
ト時間が長くなる。また、内蔵のテストＲＯＭでテスト
する方法では、限られたＲＯＭ容量では故障検出率を向
上させることはできない。そして、スキャンパスを作り
込んでテストする方法では、回路の一部をスキャンパス
用のレジスタで置き換えて設計する必要があり、チップ
面積が増大してしまう。
令を４ビットづつ２回に分けて供給する方法では、テス
ト時間が長くなる。また、内蔵のテストＲＯＭでテスト
する方法では、限られたＲＯＭ容量では故障検出率を向
上させることはできない。そして、スキャンパスを作り
込んでテストする方法では、回路の一部をスキャンパス
用のレジスタで置き換えて設計する必要があり、チップ
面積が増大してしまう。
【０００５】この発明は、このような問題を解決するた
めになされたもので、比較的小さなテスト回路を設ける
ことで、テスト時間を長くすることなく、故障検出率を
向上させることができる半導体集積回路およびテストパ
ターン作成方法を提供することを目的とする。
めになされたもので、比較的小さなテスト回路を設ける
ことで、テスト時間を長くすることなく、故障検出率を
向上させることができる半導体集積回路およびテストパ
ターン作成方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１記載の半導体集
積回路は、外部からの信号を入力する入力端子と、テス
トプログラムを格納した第１の記憶手段と、入力端子か
らの値を用いて第１の記憶手段から読み出した値を一部
変更するビット置換制御手段とを備えたものである。
積回路は、外部からの信号を入力する入力端子と、テス
トプログラムを格納した第１の記憶手段と、入力端子か
らの値を用いて第１の記憶手段から読み出した値を一部
変更するビット置換制御手段とを備えたものである。
【０００７】請求項１記載の半導体集積回路によれば、
入力端子から値を与えることで第１の記憶手段以外のテ
ストを行うことができ、比較的小さなテスト回路を設け
ることで、テスト時間を長くすることなく、故障検出率
を向上させることができる。請求項２記載の半導体集積
回路は、請求項１において、データを読み書きする第２
の記憶手段を備え、置換制御手段は、さらに入力端子か
らの値と第２の記憶手段から読み出された値とを用いて
第１の記憶手段から読み出した値を一部変更し、変更内
容を第２の記憶手段へ格納するものである。
入力端子から値を与えることで第１の記憶手段以外のテ
ストを行うことができ、比較的小さなテスト回路を設け
ることで、テスト時間を長くすることなく、故障検出率
を向上させることができる。請求項２記載の半導体集積
回路は、請求項１において、データを読み書きする第２
の記憶手段を備え、置換制御手段は、さらに入力端子か
らの値と第２の記憶手段から読み出された値とを用いて
第１の記憶手段から読み出した値を一部変更し、変更内
容を第２の記憶手段へ格納するものである。
【０００８】請求項２記載の半導体集積回路によれば、
請求項１と同様な効果のほか、第１の記憶手段から読み
出した値を一部変更するために第２の記憶手段から読み
出された値も用いるので、さらに多くのテストを行うこ
とができる。請求項３記載のテストパターン作成方法
は、命令実行サイクルおよび命令長の一致する命令群を
総称する疑似命令と変数表現されたオペランド対とを用
いて記述されたプログラムを読み込むプログラム読み込
みステップと、疑似命令を命令群のそれぞれの命令に置
き換えるオペコード置き換えステップと、変数表現され
たオペランド対を全てのオペランドの組み合わせに変換
するオペランド置き換えステップと、オペコード置き換
えステップとオペランド置き換えステップとによって得
られた複数の実プログラムを実行してＣＰＵに供給され
る命令バスパターンを複数求める命令バスパターン生成
ステップと、命令バスパターン同士の差分を抽出する置
換情報生成ステップとを含むものである。
請求項１と同様な効果のほか、第１の記憶手段から読み
出した値を一部変更するために第２の記憶手段から読み
出された値も用いるので、さらに多くのテストを行うこ
とができる。請求項３記載のテストパターン作成方法
は、命令実行サイクルおよび命令長の一致する命令群を
総称する疑似命令と変数表現されたオペランド対とを用
いて記述されたプログラムを読み込むプログラム読み込
みステップと、疑似命令を命令群のそれぞれの命令に置
き換えるオペコード置き換えステップと、変数表現され
たオペランド対を全てのオペランドの組み合わせに変換
するオペランド置き換えステップと、オペコード置き換
えステップとオペランド置き換えステップとによって得
られた複数の実プログラムを実行してＣＰＵに供給され
る命令バスパターンを複数求める命令バスパターン生成
ステップと、命令バスパターン同士の差分を抽出する置
換情報生成ステップとを含むものである。
【０００９】請求項３記載のテストパターン作成方法に
よれば、小さなサイズのテストＲＯＭと多くのテストパ
ターンを効率良く生成することができ、比較的小さなテ
スト回路を設けることで、テスト時間を長くすることな
く、故障検出率を向上させることができる。
よれば、小さなサイズのテストＲＯＭと多くのテストパ
ターンを効率良く生成することができ、比較的小さなテ
スト回路を設けることで、テスト時間を長くすることな
く、故障検出率を向上させることができる。
【００１０】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図１から図４を用いて説明する。まず、図１から
図３を用いて、この発明の一実施の形態における半導体
集積回路の構成を説明する。図１は、この発明の一実施
の形態における半導体集積回路の構成を示すブロック図
である。１はこの発明の一実施の形態のマイコンの半導
体集積回路、２はＣＰＵ、４はＣＰＵ２が実行する命令
コードが置かれたＲＯＭで、ユーザのプログラムを収め
た領域とテストプログラムを収めた領域とからなり、テ
ストモード時にはテストプログラムを収めた領域から命
令コードがＲＯＭバス１０６へ読み出される。７〜１０
は半導体集積回路１の外部と信号を入出力するための汎
用入出力回路、１０９は汎用入出力端子７〜１０にデー
タを出力するときに出力されるデータ出力制御信号、５
は通常はデータを読み書きする目的で使用され、テスト
モード時はビットごとに読み出し動作か書き込み動作の
いずれかを行うことができるＲＡＭ、３はＲＡＭ５から
の値と汎用入出力回路７〜１０からの値を用いてＲＯＭ
４から読み出された８ビットのＲＯＭバス１０６の値の
各ビットを反転させるためのビット反転データ１０５を
出力し、そのとき汎用入出力回路７〜１０により与えら
れた情報をデータバス１０４へ出力しＲＡＭ４へ格納す
るビット置換制御回路、６はビット反転データ１０５と
ＲＯＭバス１０６の値との排他論理和をとって命令バス
１０３に出力する排他論理和回路、１０８はＣＰＵ２が
データアクセスを行ってデータバス１０４を使用してい
るときに出力されるデータアクセス制御信号、１１はデ
ータアドレスバス１０１と命令アドレスバス１０２とを
入力し、データアクセス制御信号１０８が出力されてい
れば、データアドレスバス１０１の値をＲＡＭ５へ与
え、データアクセス制御信号１０８が出力されていなけ
れば、命令アドレスバス１０２の値をＲＡＭ５へ与える
アドレス選択回路である。
いて、図１から図４を用いて説明する。まず、図１から
図３を用いて、この発明の一実施の形態における半導体
集積回路の構成を説明する。図１は、この発明の一実施
の形態における半導体集積回路の構成を示すブロック図
である。１はこの発明の一実施の形態のマイコンの半導
体集積回路、２はＣＰＵ、４はＣＰＵ２が実行する命令
コードが置かれたＲＯＭで、ユーザのプログラムを収め
た領域とテストプログラムを収めた領域とからなり、テ
ストモード時にはテストプログラムを収めた領域から命
令コードがＲＯＭバス１０６へ読み出される。７〜１０
は半導体集積回路１の外部と信号を入出力するための汎
用入出力回路、１０９は汎用入出力端子７〜１０にデー
タを出力するときに出力されるデータ出力制御信号、５
は通常はデータを読み書きする目的で使用され、テスト
モード時はビットごとに読み出し動作か書き込み動作の
いずれかを行うことができるＲＡＭ、３はＲＡＭ５から
の値と汎用入出力回路７〜１０からの値を用いてＲＯＭ
４から読み出された８ビットのＲＯＭバス１０６の値の
各ビットを反転させるためのビット反転データ１０５を
出力し、そのとき汎用入出力回路７〜１０により与えら
れた情報をデータバス１０４へ出力しＲＡＭ４へ格納す
るビット置換制御回路、６はビット反転データ１０５と
ＲＯＭバス１０６の値との排他論理和をとって命令バス
１０３に出力する排他論理和回路、１０８はＣＰＵ２が
データアクセスを行ってデータバス１０４を使用してい
るときに出力されるデータアクセス制御信号、１１はデ
ータアドレスバス１０１と命令アドレスバス１０２とを
入力し、データアクセス制御信号１０８が出力されてい
れば、データアドレスバス１０１の値をＲＡＭ５へ与
え、データアクセス制御信号１０８が出力されていなけ
れば、命令アドレスバス１０２の値をＲＡＭ５へ与える
アドレス選択回路である。
【００１１】なお、図には示されていないが、半導体集
積回路１には、いくつかのテストモードがあり、リセッ
ト直後の初期化の段階で、汎用入出力回路７〜１０を用
いるなどして所定のテストモードにしている。この実施
の形態のテストモードもそのうちの１つであり、あらか
じめ初期化の段階で設定されたものとする。以下、動作
を説明する。
積回路１には、いくつかのテストモードがあり、リセッ
ト直後の初期化の段階で、汎用入出力回路７〜１０を用
いるなどして所定のテストモードにしている。この実施
の形態のテストモードもそのうちの１つであり、あらか
じめ初期化の段階で設定されたものとする。以下、動作
を説明する。
【００１２】テストモード時は、ＲＡＭ５の値と汎用入
出力回路７〜１０からの値とを用いて、ＲＯＭ４に置か
れた命令列を変更してＣＰＵ２に与えることで、ＲＯＭ
４に置かれた命令列以外の様々な命令列をＣＰＵ２に実
行させることが可能となる。テストモードにおいてＣＰ
Ｕ２は命令アドレスバス１０２に命令アドレスを出力し
てＲＯＭ４に置かれた命令列を読み出す。データアクセ
ス制御信号１０８が出力されていなければ、このときの
命令アドレスバス１０２の値がアドレス選択回路１１に
よってＲＡＭ５に与えられる。ビット置換制御回路３
は、ＲＡＭ５から読み出される８ビットデータのうち、
汎用入出力回路７、８からの値で示された位置の２ビッ
トを、汎用入出力回路９、１０からの値で置き換えてビ
ット反転データとして出力すると同時に、ＲＡＭ５に汎
用入出力回路９、１０からの値を書き込む。
出力回路７〜１０からの値とを用いて、ＲＯＭ４に置か
れた命令列を変更してＣＰＵ２に与えることで、ＲＯＭ
４に置かれた命令列以外の様々な命令列をＣＰＵ２に実
行させることが可能となる。テストモードにおいてＣＰ
Ｕ２は命令アドレスバス１０２に命令アドレスを出力し
てＲＯＭ４に置かれた命令列を読み出す。データアクセ
ス制御信号１０８が出力されていなければ、このときの
命令アドレスバス１０２の値がアドレス選択回路１１に
よってＲＡＭ５に与えられる。ビット置換制御回路３
は、ＲＡＭ５から読み出される８ビットデータのうち、
汎用入出力回路７、８からの値で示された位置の２ビッ
トを、汎用入出力回路９、１０からの値で置き換えてビ
ット反転データとして出力すると同時に、ＲＡＭ５に汎
用入出力回路９、１０からの値を書き込む。
【００１３】図２は、この発明の一実施の形態における
排他論理和回路およびビット置換制御回路の具体的な構
成例を示すブロック図である。以下では、汎用入出力回
路７〜１０からの値をそれぞれP3,P2,P1,P0 と呼ぶこと
にする。２００は(P3,P2) が(0,0) であればビット0,1
を、(0,1) であればビット2,3を、(1,0) であればビッ
ト4,5 を、(1,1) であればビット6,7 を選択する選択信
号を出力するデコーダ回路、２０１〜２０８は、汎用入
出力回路７〜１０が出力状態でないときは、選択信号が
入力された場合は、P1,P0 をデータバス２３１〜２３８
およびビット反転データ２１１〜２１８へ出力し、選択
信号が入力されない場合は、データアクセスが行われて
いなければ、ＲＡＭ５からデータバス２３１〜２３８へ
データを読みだしてビット反転データ２１１〜２１８へ
出力するビット反転データ出力回路である。
排他論理和回路およびビット置換制御回路の具体的な構
成例を示すブロック図である。以下では、汎用入出力回
路７〜１０からの値をそれぞれP3,P2,P1,P0 と呼ぶこと
にする。２００は(P3,P2) が(0,0) であればビット0,1
を、(0,1) であればビット2,3を、(1,0) であればビッ
ト4,5 を、(1,1) であればビット6,7 を選択する選択信
号を出力するデコーダ回路、２０１〜２０８は、汎用入
出力回路７〜１０が出力状態でないときは、選択信号が
入力された場合は、P1,P0 をデータバス２３１〜２３８
およびビット反転データ２１１〜２１８へ出力し、選択
信号が入力されない場合は、データアクセスが行われて
いなければ、ＲＡＭ５からデータバス２３１〜２３８へ
データを読みだしてビット反転データ２１１〜２１８へ
出力するビット反転データ出力回路である。
【００１４】図３は、この発明の一実施の形態における
ビット反転データ出力回路の具体的な構成例を示す図で
ある。３０４は図２のビット反転データ２１１〜２１８
と接続されるビット反転データ、３０５は図１のデータ
アクセス制御信号１０８と同一の信号であるデータアク
セス制御信号、３０６は図２のデータバス２３１〜２３
８と接続されるデータ、３０７は図２のデコーダ回路２
００の出力する選択信号、３０８は図１のデータ出力制
御信号１０９と同一の信号であるデータ出力制御信号、
３０９はビット反転データ出力回路が図２のビット反転
データ出力回路２０１、２０３、２０５、２０７である
場合はP1と接続されており、ビット反転データ出力回路
が図２のビット反転データ出力回路２０２、２０４、２
０６、２０８である場合はP0と接続されている。また、
３１０はテストモードのときには値が1であるテストモ
ード信号である。
ビット反転データ出力回路の具体的な構成例を示す図で
ある。３０４は図２のビット反転データ２１１〜２１８
と接続されるビット反転データ、３０５は図１のデータ
アクセス制御信号１０８と同一の信号であるデータアク
セス制御信号、３０６は図２のデータバス２３１〜２３
８と接続されるデータ、３０７は図２のデコーダ回路２
００の出力する選択信号、３０８は図１のデータ出力制
御信号１０９と同一の信号であるデータ出力制御信号、
３０９はビット反転データ出力回路が図２のビット反転
データ出力回路２０１、２０３、２０５、２０７である
場合はP1と接続されており、ビット反転データ出力回路
が図２のビット反転データ出力回路２０２、２０４、２
０６、２０８である場合はP0と接続されている。また、
３１０はテストモードのときには値が1であるテストモ
ード信号である。
【００１５】３０１は、汎用入出力回路７〜１０が出力
状態でないときはデータ出力制御信号が0 となり、選択
信号３０７が1 の場合P1,P0 をデータバス２３１〜２３
８およびビット反転データ２１１〜２１８へ出力し、選
択信号３０７が0 の場合データアクセスが行われていな
くてデータアクセス制御信号３０５の値が0 であればデ
ータ３０６の値をビット反転データ３０４へ出力する選
択ゲートである。さらに、選択ゲート３０１は、汎用入
出力回路７〜１０が出力状態のときデータ出力制御信号
３０８は1 であり、ＲＯＭ４から読み出された値には変
更を加えない。つまりビット反転データ３０４には0 を
出力する。また、データアクセスが行われていてデータ
アクセス制御信号３０５の値が1のときはビット反転デ
ータ３０４の生成にデータ３０６の値は用いない、つま
り選択信号３０７が0 であればビット反転データ３０４
は0 となる。
状態でないときはデータ出力制御信号が0 となり、選択
信号３０７が1 の場合P1,P0 をデータバス２３１〜２３
８およびビット反転データ２１１〜２１８へ出力し、選
択信号３０７が0 の場合データアクセスが行われていな
くてデータアクセス制御信号３０５の値が0 であればデ
ータ３０６の値をビット反転データ３０４へ出力する選
択ゲートである。さらに、選択ゲート３０１は、汎用入
出力回路７〜１０が出力状態のときデータ出力制御信号
３０８は1 であり、ＲＯＭ４から読み出された値には変
更を加えない。つまりビット反転データ３０４には0 を
出力する。また、データアクセスが行われていてデータ
アクセス制御信号３０５の値が1のときはビット反転デ
ータ３０４の生成にデータ３０６の値は用いない、つま
り選択信号３０７が0 であればビット反転データ３０４
は0 となる。
【００１６】３０２、３０３は、汎用入出力回路７〜１
０が出力状態でないときで選択信号３０７が入力された
場合は、データ出力制御信号３０８が0 、選択信号３０
７が1 となり、P1,P0 をデータ３０６へ出力する。そし
て同時にデータ３０６へ出力されたP1,P0 の値はＲＡＭ
５にも書き込まれる。以上、図１から図３を用いてこの
発明の一実施の形態における半導体集積回路の構成を説
明した。
０が出力状態でないときで選択信号３０７が入力された
場合は、データ出力制御信号３０８が0 、選択信号３０
７が1 となり、P1,P0 をデータ３０６へ出力する。そし
て同時にデータ３０６へ出力されたP1,P0 の値はＲＡＭ
５にも書き込まれる。以上、図１から図３を用いてこの
発明の一実施の形態における半導体集積回路の構成を説
明した。
【００１７】次に、図４および表１から表３を用いてこ
の発明の一実施の形態におけるテストパターンの生成方
法を説明する。表１は、この発明の一実施の形態におけ
る疑似命令の対応表である。
の発明の一実施の形態におけるテストパターンの生成方
法を説明する。表１は、この発明の一実施の形態におけ
る疑似命令の対応表である。
【００１８】
【表１】
【００１９】この発明の一実施の形態におけるＣＰＵ２
は、データ格納用にD0,D1,D2,D3 の４本の８ビットの汎
用レジスタを持っている。また命令長は４ビット単位で
定義されている。表１の一行目、疑似命令op1 に対応す
るadd Dn,Dm およびaddc Dn,Dmおよびsubc Dn,Dmは、そ
れぞれ、２つのレジスタDn,Dm に対する加算命令、キャ
リー付加算命令、キャリー付減算命令である。ここでD
n,Dm はそれぞれ４本の汎用レジスタD0,D1,D2,D3 のう
ちのいずれかである。
は、データ格納用にD0,D1,D2,D3 の４本の８ビットの汎
用レジスタを持っている。また命令長は４ビット単位で
定義されている。表１の一行目、疑似命令op1 に対応す
るadd Dn,Dm およびaddc Dn,Dmおよびsubc Dn,Dmは、そ
れぞれ、２つのレジスタDn,Dm に対する加算命令、キャ
リー付加算命令、キャリー付減算命令である。ここでD
n,Dm はそれぞれ４本の汎用レジスタD0,D1,D2,D3 のう
ちのいずれかである。
【００２０】表２は、この発明の一実施の形態における
命令セット一覧表である。
命令セット一覧表である。
【００２１】
【表２】
【００２２】add Dn,Dm を２進数で表現すると、001100
11DnDmとなる。ここで、00110011はオペコードであり、
Dn,Dm それぞれは汎用レジスタD0,D1,D2,D3 のうちいず
れかを意味する２ビットのオペランドである。例えば、
D0D3は0011となる。これに対して、addc Dn,Dmは２進数
で表現すると00111011DnDm、subc DnDm は00101011DnD
m、となる。add Dn,Dm とaddc Dn,Dmのオペコードはそ
れぞれ00110011、00111011であり第３ビットのみ値が異
なる。また、subc DnDm のオペコードは00101011であ
り、addc Dn,Dmとは第４ビットのみ値が異なる。
11DnDmとなる。ここで、00110011はオペコードであり、
Dn,Dm それぞれは汎用レジスタD0,D1,D2,D3 のうちいず
れかを意味する２ビットのオペランドである。例えば、
D0D3は0011となる。これに対して、addc Dn,Dmは２進数
で表現すると00111011DnDm、subc DnDm は00101011DnD
m、となる。add Dn,Dm とaddc Dn,Dmのオペコードはそ
れぞれ00110011、00111011であり第３ビットのみ値が異
なる。また、subc DnDm のオペコードは00101011であ
り、addc Dn,Dmとは第４ビットのみ値が異なる。
【００２３】表３は、この発明の一実施の形態における
パターン生成元プログラムの表である。
パターン生成元プログラムの表である。
【００２４】
【表３】
【００２５】この表３には、add Dn,Dm 、addc Dn,Dm、
subc Dn,Dmをテストするためのパターン生成元プログラ
ムの例を示した。ここで、op1 という表現は、異なるオ
ペコードadd 、addc、subcを生成するための表現であ
る。また、dx,dy という表現は、異なる汎用レジスタの
組み合わせを生成するための表現であり、本パターン生
成元プログラムから、(D0,D1), (D2,D1)等の汎用レジス
タの組み合わせをテストする実プログラムを生成する。
subc Dn,Dmをテストするためのパターン生成元プログラ
ムの例を示した。ここで、op1 という表現は、異なるオ
ペコードadd 、addc、subcを生成するための表現であ
る。また、dx,dy という表現は、異なる汎用レジスタの
組み合わせを生成するための表現であり、本パターン生
成元プログラムから、(D0,D1), (D2,D1)等の汎用レジス
タの組み合わせをテストする実プログラムを生成する。
【００２６】この発明の一実施の形態におけるテストパ
ターンの作成方法では、動作が似通っていて、コードサ
イズ、実行サイクルの一致する命令群に対して、図１の
ＲＯＭ４に置かれたプログラムを共有する。図１のビッ
ト置換制御回路３によってオペコードの一部を置き換え
ることで、異なる命令を表現する。以下、詳細にテスト
パターンの作成方法について説明する。
ターンの作成方法では、動作が似通っていて、コードサ
イズ、実行サイクルの一致する命令群に対して、図１の
ＲＯＭ４に置かれたプログラムを共有する。図１のビッ
ト置換制御回路３によってオペコードの一部を置き換え
ることで、異なる命令を表現する。以下、詳細にテスト
パターンの作成方法について説明する。
【００２７】図４は、この発明の一実施の形態における
テストパターン作成方法を示す図である。表３のパター
ン生成元プログラムの最初に現れる、op1 dx,dy という
表現から、複数の実プログラム中のop1 dx,dy という表
現に対応する部分、および、複数のテストパターン中の
op1 dx,dy という表現に対応する部分を生成する方法を
例に、この発明の一実施の形態におけるテストパターン
作成方法を説明する。
テストパターン作成方法を示す図である。表３のパター
ン生成元プログラムの最初に現れる、op1 dx,dy という
表現から、複数の実プログラム中のop1 dx,dy という表
現に対応する部分、および、複数のテストパターン中の
op1 dx,dy という表現に対応する部分を生成する方法を
例に、この発明の一実施の形態におけるテストパターン
作成方法を説明する。
【００２８】４００は、複数のテストパターンを生成す
る元になるパターン生成元プログラム、４０１〜４１２
はパターン生成元プログラム４００の疑似命令op1 を命
令add で置き換え、dx,dy と表現された部分を全ての汎
用レジスタの組み合わせで置き換えて生成された実プロ
グラム、４２１〜４３２は実プログラムを実行コードに
変換した後、ＲＯＭ４に実行コードを実装してシミュレ
ーションしたときの図１の命令バス１０３の値をトレー
スして作成した命令バスパターン、４４１〜４５２は各
プログラムを左から右へと次々に実行した場合、命令バ
スパターンを実現するために図１の汎用入出力回路７〜
１０へ入力されるテストパターンである。
る元になるパターン生成元プログラム、４０１〜４１２
はパターン生成元プログラム４００の疑似命令op1 を命
令add で置き換え、dx,dy と表現された部分を全ての汎
用レジスタの組み合わせで置き換えて生成された実プロ
グラム、４２１〜４３２は実プログラムを実行コードに
変換した後、ＲＯＭ４に実行コードを実装してシミュレ
ーションしたときの図１の命令バス１０３の値をトレー
スして作成した命令バスパターン、４４１〜４５２は各
プログラムを左から右へと次々に実行した場合、命令バ
スパターンを実現するために図１の汎用入出力回路７〜
１０へ入力されるテストパターンである。
【００２９】図１のＲＯＭ４にはprogram1が実装されて
いるものとする。program1からprogram12 は左から右へ
と次々に実行されるものとする。また、program1を実行
する前に、図１のＲＡＭ５の内容は全て0 に初期化され
ているものとする。さらに、それぞれのプログラムで
は、図１の汎用入出力回路７〜１０へ入力されるテスト
パターン４４１〜４５２と図１のＲＡＭ５から読み出さ
れたデータを用いて、図１のＲＯＭ４の値が一部置き変
わって図１のＣＰＵ２に命令として供給される。このと
き、図１のビット反転データ１０５のうちの２ビットは
図１の汎用入出力回路７〜１０へ入力されるテストパタ
ーン４４１〜４５２から図１のビット置換制御回路３に
よって生成され、その値が図１のＲＡＭ５に格納され
る。
いるものとする。program1からprogram12 は左から右へ
と次々に実行されるものとする。また、program1を実行
する前に、図１のＲＡＭ５の内容は全て0 に初期化され
ているものとする。さらに、それぞれのプログラムで
は、図１の汎用入出力回路７〜１０へ入力されるテスト
パターン４４１〜４５２と図１のＲＡＭ５から読み出さ
れたデータを用いて、図１のＲＯＭ４の値が一部置き変
わって図１のＣＰＵ２に命令として供給される。このと
き、図１のビット反転データ１０５のうちの２ビットは
図１の汎用入出力回路７〜１０へ入力されるテストパタ
ーン４４１〜４５２から図１のビット置換制御回路３に
よって生成され、その値が図１のＲＡＭ５に格納され
る。
【００３０】以下、テストパターン４４１〜４５２の生
成方法について説明する。実プログラム４０１はパター
ン生成元プログラム４００のop1 をadd にdx,dyをd1,d0
に置き換えることで生成される。ここで、d0、d1、d
2、d3は図５の説明で述べた汎用レジスタD0、D1、D2、D
3と同じものである。実プログラム４０２〜４１２につ
いても同様に生成するが、隣り合うプログラムどうしの
違いは、オペランドdx,dy のいずれか一方のみである。
例えば、program6の実プログラム４０６はadd d0,d1 、
program7の実プログラム４０７はadd d0,d2 であり、第
２オペランドがd1からd2へと変化している。これは、pr
ogram1からprogram12 へと次々に実行していく際、図１
の汎用入出力回路７〜１０へ入力されるテストパターン
によって変更できる図１の命令バス１０３の値は２ビッ
トに限られているためである。
成方法について説明する。実プログラム４０１はパター
ン生成元プログラム４００のop1 をadd にdx,dyをd1,d0
に置き換えることで生成される。ここで、d0、d1、d
2、d3は図５の説明で述べた汎用レジスタD0、D1、D2、D
3と同じものである。実プログラム４０２〜４１２につ
いても同様に生成するが、隣り合うプログラムどうしの
違いは、オペランドdx,dy のいずれか一方のみである。
例えば、program6の実プログラム４０６はadd d0,d1 、
program7の実プログラム４０７はadd d0,d2 であり、第
２オペランドがd1からd2へと変化している。これは、pr
ogram1からprogram12 へと次々に実行していく際、図１
の汎用入出力回路７〜１０へ入力されるテストパターン
によって変更できる図１の命令バス１０３の値は２ビッ
トに限られているためである。
【００３１】次に、実プログラム４０１〜４１２を実行
コードに変換した後、ＲＯＭに実行コードを実装してシ
ミュレーションしたときの命令バスの値をトレースして
作成した命令バスパターン４２１〜４３２が生成され
る。ここで言うシミュレーションは、図１のビット反転
データを全て0 として行っている。例えば、命令バスパ
ターン４２１では、１サイクル目の値が00110011、２サ
イクル目の値が0100となっている。これは、add Dn,Dm
の命令長が１２ビットであるためであり、最後の４ビッ
トは第１オペランドd1と第２オペランドd0を表してい
る。
コードに変換した後、ＲＯＭに実行コードを実装してシ
ミュレーションしたときの命令バスの値をトレースして
作成した命令バスパターン４２１〜４３２が生成され
る。ここで言うシミュレーションは、図１のビット反転
データを全て0 として行っている。例えば、命令バスパ
ターン４２１では、１サイクル目の値が00110011、２サ
イクル目の値が0100となっている。これは、add Dn,Dm
の命令長が１２ビットであるためであり、最後の４ビッ
トは第１オペランドd1と第２オペランドd0を表してい
る。
【００３２】最後に、各プログラムを左から右へと次々
に実行したとき、命令バスパターン４２１〜４３２が実
現する様に図１の汎用入出力回路７〜１０へ入力される
テストパターン４４１〜４５２を生成する。まず、テス
トパターン４４１は全て0 である。これは、図１のＲＯ
Ｍ４にはprogram1が実装されており、図１の汎用入出力
回路７〜１０への入力によって、図１のＲＯＭバス１０
６の値を一切変更しなくて良いからである。次に、命令
バスパターン４２１と４２２とを比較すると、２サイク
ル目の最上位の２ビットが異なる。よって、テストパタ
ーン４４２の２サイクル目を1111として、最上位２ビッ
トの位置を表す11を図１の汎用入出力回路７、８に、２
ビットとも反転させるために11を図１の汎用入出力回路
９、１０に与える。テストパターン４４３〜４５２につ
いても同様な操作を行うことで値が求まる。
に実行したとき、命令バスパターン４２１〜４３２が実
現する様に図１の汎用入出力回路７〜１０へ入力される
テストパターン４４１〜４５２を生成する。まず、テス
トパターン４４１は全て0 である。これは、図１のＲＯ
Ｍ４にはprogram1が実装されており、図１の汎用入出力
回路７〜１０への入力によって、図１のＲＯＭバス１０
６の値を一切変更しなくて良いからである。次に、命令
バスパターン４２１と４２２とを比較すると、２サイク
ル目の最上位の２ビットが異なる。よって、テストパタ
ーン４４２の２サイクル目を1111として、最上位２ビッ
トの位置を表す11を図１の汎用入出力回路７、８に、２
ビットとも反転させるために11を図１の汎用入出力回路
９、１０に与える。テストパターン４４３〜４５２につ
いても同様な操作を行うことで値が求まる。
【００３３】以上、図４の前半について説明したが、以
下、後半について説明する。ＲＯＭ４にはadd Dn,Dm を
意味するオペコードが書かれており、汎用入出力回路７
〜１０からの入力によって、addc Dn,Dmを意味するオペ
コードに置き換えて実行する場合を示す。４６１〜４７
２はパターン生成元プログラム４００の疑似命令op1 を
命令addcで置き換え、dx,dy と表現された部分を全ての
汎用レジスタの組み合わせで置き換えて生成された実プ
ログラム、４８１〜４９２は実プログラムを実行コード
に変換した後、ＲＯＭ４に実行コードを実装してシミュ
レーションしたときの図１の命令バス１０３の値をトレ
ースして作成した命令バスパターン、５０１〜５１２は
各プログラムを左から右へと次々に実行した場合、命令
バスパターンを実現するために図１の汎用入出力回路７
〜１０へ入力されるテストパターンである。
下、後半について説明する。ＲＯＭ４にはadd Dn,Dm を
意味するオペコードが書かれており、汎用入出力回路７
〜１０からの入力によって、addc Dn,Dmを意味するオペ
コードに置き換えて実行する場合を示す。４６１〜４７
２はパターン生成元プログラム４００の疑似命令op1 を
命令addcで置き換え、dx,dy と表現された部分を全ての
汎用レジスタの組み合わせで置き換えて生成された実プ
ログラム、４８１〜４９２は実プログラムを実行コード
に変換した後、ＲＯＭ４に実行コードを実装してシミュ
レーションしたときの図１の命令バス１０３の値をトレ
ースして作成した命令バスパターン、５０１〜５１２は
各プログラムを左から右へと次々に実行した場合、命令
バスパターンを実現するために図１の汎用入出力回路７
〜１０へ入力されるテストパターンである。
【００３４】テストパターン５０１〜５１２の生成方法
は以上に述べた方法と同じでなので、以下に、テストパ
ターン５０１の生成方法についてのみ説明する。実プロ
グラム４６１はパターン生成元プログラム４００のop1
をaddcにdx,dyをd1,d0 に置き換えることで生成され
る。次に、実プログラム４６１を実行コードに変換した
後、ＲＯＭ４に実行コードを実装してシミュレーション
したときの命令バスの値をトレースして作成した命令バ
スパターン４８１が生成される。ここで言うシミュレー
ションは、図１のビット反転データを全て0 として行っ
ている。
は以上に述べた方法と同じでなので、以下に、テストパ
ターン５０１の生成方法についてのみ説明する。実プロ
グラム４６１はパターン生成元プログラム４００のop1
をaddcにdx,dyをd1,d0 に置き換えることで生成され
る。次に、実プログラム４６１を実行コードに変換した
後、ＲＯＭ４に実行コードを実装してシミュレーション
したときの命令バスの値をトレースして作成した命令バ
スパターン４８１が生成される。ここで言うシミュレー
ションは、図１のビット反転データを全て0 として行っ
ている。
【００３５】最後に、テストパターン５０１を生成す
る。図１のＲＯＭ４にはprogram1が実装されている。命
令バスパターン４２１と４８１とを比較すると、１サイ
クル目の第３ビットが異なる。よって、テストパターン
５０１の１サイクル目を0110として、第３ビットを含む
２ビットの位置を表す01を図１の汎用入出力回路７、８
に、第３ビットのみ反転させるために10を図１の汎用入
出力回路９、１０に与える。
る。図１のＲＯＭ４にはprogram1が実装されている。命
令バスパターン４２１と４８１とを比較すると、１サイ
クル目の第３ビットが異なる。よって、テストパターン
５０１の１サイクル目を0110として、第３ビットを含む
２ビットの位置を表す01を図１の汎用入出力回路７、８
に、第３ビットのみ反転させるために10を図１の汎用入
出力回路９、１０に与える。
【００３６】以上、ＲＯＭ４にはadd Dn,Dm を意味する
オペコードが書かれており、汎用入出力回路７〜１０か
らの入力によって、addc Dn,Dmを意味するオペコードに
置き換えて実行する場合を示したが、subc DnDm を意味
するオペコードへの置き換えも同様に可能である。する
と、op1 dx,dy という記述から全部で３６のプログラム
を生成できることになり、少ないＲＯＭ容量で多くのテ
ストパターンを実現でき、故障検出率を容易に改善でき
る。
オペコードが書かれており、汎用入出力回路７〜１０か
らの入力によって、addc Dn,Dmを意味するオペコードに
置き換えて実行する場合を示したが、subc DnDm を意味
するオペコードへの置き換えも同様に可能である。する
と、op1 dx,dy という記述から全部で３６のプログラム
を生成できることになり、少ないＲＯＭ容量で多くのテ
ストパターンを実現でき、故障検出率を容易に改善でき
る。
【００３７】このように、例えば毎サイクル８ビットの
命令を供給できるので、検査時間が長くならず、検査コ
ストを抑えることがてきる。また例えば５１２バイトの
テストＲＯＭを利用して様々なテストパターンをＣＰＵ
に与えることができ、故障検出率を容易に改善できる。
命令を供給できるので、検査時間が長くならず、検査コ
ストを抑えることがてきる。また例えば５１２バイトの
テストＲＯＭを利用して様々なテストパターンをＣＰＵ
に与えることができ、故障検出率を容易に改善できる。
【００３８】
【発明の効果】請求項１記載の半導体集積回路によれ
ば、入力端子から値を与えることで第１の記憶手段以外
のテストを行うことができ、比較的小さなテスト回路を
設けることで、テスト時間を長くすることなく、故障検
出率を向上させることができる。請求項２記載の半導体
集積回路によれば、請求項１と同様な効果のほか、第１
の記憶手段から読み出した値を一部変更するために第２
の記憶手段から読み出された値も用いるので、さらに多
くのテストを行うことができる。
ば、入力端子から値を与えることで第１の記憶手段以外
のテストを行うことができ、比較的小さなテスト回路を
設けることで、テスト時間を長くすることなく、故障検
出率を向上させることができる。請求項２記載の半導体
集積回路によれば、請求項１と同様な効果のほか、第１
の記憶手段から読み出した値を一部変更するために第２
の記憶手段から読み出された値も用いるので、さらに多
くのテストを行うことができる。
【００３９】請求項３記載のテストパターン作成方法に
よれば、小さなサイズのテストＲＯＭと多くのテストパ
ターンを効率良く生成することができ、比較的小さなテ
スト回路を設けることで、テスト時間を長くすることな
く、故障検出率を向上させることができる。
よれば、小さなサイズのテストＲＯＭと多くのテストパ
ターンを効率良く生成することができ、比較的小さなテ
スト回路を設けることで、テスト時間を長くすることな
く、故障検出率を向上させることができる。
【図１】この発明の一実施の形態における半導体集積回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図２】この発明の一実施の形態における排他論理和回
路およびビット置換制御回路の具体的な構成例を示すブ
ロック図である。
路およびビット置換制御回路の具体的な構成例を示すブ
ロック図である。
【図３】この発明の一実施の形態におけるビット反転デ
ータ出力回路の具体的な構成例を示す回路図である。
ータ出力回路の具体的な構成例を示す回路図である。
【図４】この発明の一実施の形態におけるテストパター
ンの作成方法を示す説明図である。
ンの作成方法を示す説明図である。
１ マイコン
２ ＣＰＵ
３ ビット置換制御回路
４ ＲＯＭ
５ ＲＡＭ
６ 排他論理和回路
７、８、９、１０ 汎用入出力回路
１１ アドレス選択回路
１０１ データアドレスバス
１０２ 命令アドレスバス
１０３ 命令バス
１０４ データバス
１０５、３０４ ビット反転データ
１０６ ＲＯＭバス
１０７ 汎用入力データ
１０８、３０５ データアクセス制御信号
１０９、３０８ データ出力制御信号
１１０ データ入力制御信号
２００ デコーダ回路
２０１〜２０８ ビット反転データ出力回路
２１１〜２１８ ビット反転データ
２２１〜２２８ ＲＯＭバス
２３１〜２３８ データバス
２４１〜２４８ 命令バス
３０１ 選択ゲート
３０２、３０３ データ出力回路
３０６ データ
３０７ 選択信号
３１０ テストモード信号
４００ パターン生成元プログラム
４０１〜４１２、４６１〜４７２ 実プログラム
４２１〜４３２、４８１〜４９２ 命令バスパターン
４４１〜４５２、５０１〜５１２ テストパターン
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28 - 31/3193
G06F 11/22 - 11/26
G06F 15/78
Claims (3)
- 【請求項１】 外部からの信号を入力する入力端子と、
テストプログラムを格納した第１の記憶手段と、前記入
力端子からの値を用いて前記第１の記憶手段から読み出
した値を一部変更するビット置換制御手段とを備えた半
導体集積回路。 - 【請求項２】 データを読み書きする第２の記憶手段を
備え、ビット置換制御手段は、さらに入力端子からの値
と前記第２の記憶手段から読み出された値とを用いて前
記第１の記憶手段から読み出した値を一部変更し、前記
変更内容を前記第２の記憶手段へ格納する請求項１記載
の半導体集積回路。 - 【請求項３】 命令実行サイクルおよび命令長の一致す
る命令群を総称する疑似命令と変数表現されたオペラン
ド対とを用いて記述されたプログラムを読み込むプログ
ラム読み込みステップと、前記疑似命令を前記命令群の
それぞれの命令に置き換えるオペコード置き換えステッ
プと、前記変数表現されたオペランド対を全てのオペラ
ンドの組み合わせに変換するオペランド置き換えステッ
プと、前記オペコード置き換えステップとオペランド置
き換えステップとによって得られた複数の実プログラム
を実行してＣＰＵに供給される命令バスパターンを複数
求める命令バスパターン生成ステップと、前記命令バス
パターン同士の差分を抽出する置換情報生成ステップと
を含むテストパターン作成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24151398A JP3453068B2 (ja) | 1998-08-27 | 1998-08-27 | 半導体集積回路およびテストパターン作成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24151398A JP3453068B2 (ja) | 1998-08-27 | 1998-08-27 | 半導体集積回路およびテストパターン作成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000074999A JP2000074999A (ja) | 2000-03-14 |
| JP3453068B2 true JP3453068B2 (ja) | 2003-10-06 |
Family
ID=17075468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24151398A Expired - Fee Related JP3453068B2 (ja) | 1998-08-27 | 1998-08-27 | 半導体集積回路およびテストパターン作成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3453068B2 (ja) |
-
1998
- 1998-08-27 JP JP24151398A patent/JP3453068B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000074999A (ja) | 2000-03-14 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |