JP3696302B2 - テストベクトル生成方法及び生成装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウト処理に使用されるセルの設計において、設計したセルの物理パターンに基づいてテストベクトルを生成する方法及び装置に関する。
【0002】
セルの設計において、設計したセルの論理モデルの動作と物理パターン上での動作とが一致するかどうかを検証することは、信頼性のある論理セルライブラリを作成する上で、重要である。この検証を行うには、物理パターン上のすべての動作を表現するテストベクトルを生成し、このテストベクトルに基づいて論理シミュレーションを実行する必要がある。
【0003】
【従来の技術】
従来、設計したセルの物理パターン上の動作を表現するテストベクトルは、使用する論理シミュレータ毎にセル設計者によって生成されるか、又は全く生成されていなかった。
【0004】
【発明が解決しようとする課題】
従って、セル設計者がテストベクトルを生成する場合、多大な時間を要するという問題がある。また、セル設計者によって生成されたテストベクトルは人為的なミスによる誤りを含んでいたり、セルのすべての動作を表現していないという問題があった。
【0005】
本発明は、上記の問題を解決するためになされたものであって、その目的は、セルの物理パターン上のすべての動作を表現したテストベクトルを、正確かつ短時間で生成できるテストベクトル生成方法及び生成装置を提供することにある。
【0006】
【課題を解決するための手段】
上記目的を達成するため、請求項1の発明は、複数の入力端子にそれぞれ入力される入力信号値を0及び1並びに不定値のうちいずれか1つとするとともに出力端子から出力される出力信号値を未知の出力値とするすべての組合せからなる複数の不定値入力パターンを真理値表におけるすべての0,1入力パターンに基づいて、不定値入力パターン発生部において発生させ、該発生させた複数の不定値入力パターンを記憶部に記憶する。そして、複数の0,1入力パターンに基づいて未知の出力値を決定することで、セルの物理パターンにおけるすべての動作を表現したテストベクトルをテストベクトル変換部において生成して記憶部に記憶するようにした。
【0007】
請求項2の発明は、複数の入力端子にそれぞれ入力される入力信号値及び出力端子から出力される出力信号値を0及び1並びに不定値のうちいずれか1つとする変化前における入力パターンと、複数の入力端子のうちいずれかの入力端子に入力される入力信号値を変化させるとともに、出力端子から出力される出力信号値を未知の出力値とする変化後における入力パターンとで構成されるすべての組合せからなる複数の不定値変化パスを真理値表におけるすべての入力変化パスに基づいて、不定値変化パス発生部において発生させ、該発生させた複数の不定値変化パスを記憶部に記憶する。そして、複数の入力変化パスに基づいて未知の出力値を決定することで、セルの物理パターンにおけるすべての動作を表現したテストベクトルをテストベクトル変換部において生成して記憶部に記憶するようにした。
【0008】
請求項3の発明は、真理値表にメモリ情報が含まれるか否かに基づいてセルが組合せ回路セルであるか順序回路セルであるかをセルタイプ判定部において判定する。セルが組合せ回路セルであると判定された場合には複数の入力端子にそれぞれ入力される入力信号値を0及び1並びに不定値のうちいずれか1つとするとともに出力端子から出力される出力信号値を未知の出力値とするすべての組合せからなる複数の不定値入力パターンを真理値表におけるすべての0,1入力パターンに基づいて、不定値入力パターン発生部において発生させ、該発生させた複数の不定値入力パターンを記憶部に記憶する。そして、複数の0,1入力パターンに基づいて未知の出力値を決定することで、セルの物理パターンにおけるすべての動作を表現したテストベクトルをテストベクトル変換部において生成して記憶部に記憶する。さらに、セルが順序回路セルであると判定された場合には、複数の入力端子にそれぞれ入力される入力信号値及び出力端子から出力される出力信号値を0及び1並びに不定値のうちいずれか1つとする変化前における入力パターンと、複数の入力端子のうちいずれかの入力端子に入力される入力信号値を変化させるとともに、出力端子から出力される出力信号値を未知の出力値とする変化後における入力パターンとで構成されるすべての組合せからなる複数の不定値変化パスを真理値表におけるすべての入力変化パスに基づいて、不定値変化パス発生部において発生させ、該発生させた複数の不定値変化パスを記憶部に記憶する。複数の入力変化パスに基づいて未知の出力値を決定することで、セルの物理パターンにおけるすべての動作を表現したテストベクトルをテストベクトル変換部において生成して記憶部に記憶するようにした。
【0009】
請求項4の発明は、テストベクトル生成装置はイニシャルパス発生部を更に備えており、変化前及び変化後における入力パターンからなり、かつ、複数の入力変化パスにおける変化前の0,1入力パターン及び複数の不定値変化パスにおける変化前の入力パターンにするための複数のイニシャルパスをイニシャルパス発生部において発生させる。そして、複数の入力変化パス及び複数の不定値変化パスに対して、対応するイニシャルパスを先行させて付加することにより各テストベクトルをテストベクトル変換部において生成するようにした。
【0010】
請求項5の発明のテストベクトル生成装置は、真理値表を入力する真理値表入力部と、複数の入力端子にそれぞれ入力される入力信号値を0及び1並びに不定値のうちいずれか1つとするとともに出力端子から出力される信号値を未知の出力値とするすべての組合せからなる複数の不定値入力パターンを真理値表におけるすべての0,1入力パターンに基づいて発生する不定値入力パターン発生部と、真理値表におけるすべての0,1入力パターンに基づいて未知の出力値を決定することで、セルの物理パターンにおけるすべての動作を表現したテストベクトルを生成するテストベクトル変換部とを備える。
【0011】
請求項6の発明のテストベクトル生成装置は、真理値表を入力する真理値表入力部と、複数の入力端子にそれぞれ入力される入力信号値及び出力端子から出力される出力信号値を0及び1並びに不定値のうちいずれか1つとする変化前における入力パターンと、複数の入力端子のうちいずれかの入力端子に入力される入力信号値を変化させるとともに、出力端子から出力される出力信号値を未知の出力値とする変化後における入力パターンとで構成されるすべての組合せからなる複数の不定値変化パスを真理値表におけるすべての入力変化パスに基づいて発生する不定値変化パス発生部と、真理値表におけるすべての入力変化パスに基づいて未知の出力値を決定することで、セルの物理パターンにおけるすべての動作を表現したテストベクトルを生成するテストベクトル変換部とを備える。
【0012】
請求項7の発明のテストベクトル生成装置は、真理値表を入力する真理値表入力部と、真理値表入力部によって入力された真理値表にメモリ情報が含まれるか否かに基づいてセルが組合せ回路セルであるか順序回路セルであるかを判定するセルタイプ判定部と、セルタイプ判定部によってセルが組合せ回路セルであると判定された場合には複数の入力端子にそれぞれ入力される入力信号値を0及び1並びに不定値のうちいずれか1つとするとともに出力端子から出力される出力信号値を未知の出力値とするすべての組合せからなる複数の不定値入力パターンを真理値表におけるすべての0,1入力パターンに基づいて発生する不定値入力パターン発生部と、セルタイプ判定部によってセルが順序回路セルであると判定された場合には複数の入力端子にそれぞれ入力される入力信号値及び出力端子から出力される出力信号値を0及び1並びに不定値のうちいずれか1つとする変化前における入力パターンと、複数の入力端子のうちいずれかの入力端子に入力される入力信号値を変化させるとともに、出力端子から出力される出力信号値を未知の出力値とする変化後における入力パターンとで構成されるすべての組合せからなる複数の不定値変化パスを真理値表におけるすべての入力変化パスに基づいて発生する不定値変化パス発生部と、セルが組合せ回路セルの場合には真理値表におけるすべての0,1入力パターンに基づいて未知の出力値を決定することで、セルの物理パターンにおけるすべての動作を表現したテストベクトルを生成し、セルが順序回路セルの場合には真理値表におけるすべての入力変化パスに基づいて未知の出力値を決定することで、セルの物理パターンにおけるすべての動作を表現したテストベクトルを生成するテストベクトル変換部とを備える。
【0013】
請求項8の発明のテストベクトル生成装置は、変化前及び変化後における入力パターンからなり、かつ、複数の入力変化パスにおける変化前の0,1入力パターン及び複数の不定値変化パスにおける変化前の入力パターンにするための複数のイニシャルパスを発生するイニシャルパス発生部を更に備え、テストベクトル変換部は複数の入力変化パス及び複数の不定値変化パスに対して、対応するイニシャルパスを先行させて付加することによりテストベクトルを生成する。
【0014】
(作用)
請求項1及び5の発明によれば、セルの物理パターンについての真理値表のすべての0,1入力パターンに基づいて複数の不定値入力パターンが発生される。真理値表におけるすべての0,1入力パターンに基づいて未知の出力値を決定することで、物理パターン上のすべての動作を表現したテストベクトルが正確に短時間で生成される。
【0015】
請求項2及び6の発明によれば、セルの物理パターンについての真理値表のすべての入力変化パスに基づいて複数の不定値変化パスが発生される。複数の入力変化パスに基づいて未知の出力値を決定することで、物理パターン上のすべての動作を表現した各テストベクトルが正確に短時間で生成される。
【0016】
請求項3及び7の発明によれば、セルの物理パターンについての真理値表のメモリ情報に基づいてセルが組合せ回路セルか順序回路セルかが判定される。組合せ回路セルの場合には、真理値表のすべての0,1入力パターンに基づいて複数の不定値入力パターンが発生される。真理値表におけるすべての0,1入力パターンに基づいて未知の出力値を決定することで、物理パターン上のすべての動作を表現したテストベクトルが正確に短時間で生成される。順序回路セルの場合には、真理値表のすべての入力変化パスに基づいて複数の不定値変化パスが発生される。複数の入力変化パスに基づいて未知の出力値を決定することで物理パターン上のすべての動作を表現した各テストベクトルが正確に短時間で生成される。
【0017】
請求項4及び8の発明によれば、複数の入力変化パスにおける変化前の0,1入力パターン及び複数の不定値変化パスにおける変化前の入力パターンにするための複数のイニシャルパスが発生され、複数の入力変化パス及び複数の不定値変化パスに対して、対応するイニシャルパスを先行させて付加することによりテストベクトルが生成される。
【0018】
【発明の実施の形態】
以下、本発明を具体化した実施の一形態を図1〜図21に従って説明する。
図1は論理シミュレーションシステム1を示し、同システム1はネットリスト抽出装置2、電荷シミュレーション装置3、本形態のテストベクトル生成装置4、テスト回路生成装置5及び論理シミュレーション装置6を備える。論理シミュレーションシステム1はセルの論理モデルの動作と、セルの物理パターン上の動作とを論理シミュレーションを実行することにより検証する。
【0019】
ネットリスト抽出装置2は所定の機能を有するセルの物理パターン11からトランジスタレベルのネットリスト12を抽出する。
セルには、組合せ回路セルと順序回路セルとがある。組合せ回路セルは、基本的な論理回路の組み合わせにより形成されたものであって、複数の入力端子と少なくとも1つの出力端子とを備え、各入力端子の入力信号値に応じて各出力端子の出力信号値が変化するものである。例えば、組合せ回路セルとして、図4に示す2入力NAND回路セル17がある。
【0020】
順序回路セルは、複数の入力端子と、少なくとも1つの出力端子と、その内部にメモリ部とを備えており、各入力端子の入力信号値の変化に対して、その信号値の変化とメモリ部に保持された状態とに基づいて各出力端子の出力信号値が変化するものである。例えば、順序回路セルとして、図5に示すデータフリップフロップセル(以下、DFFセルという)18がある。このDFFセル18の場合、入力端子D,CKにLレベルの信号を入力すると、メモリM1,M2がLレベルの場合には出力端子QからLレベルの信号を出力する。しかし、メモリM1がLレベル、メモリM2がHレベルの場合、DFFセル18は出力端子QからHレベルの信号を出力する。
【0021】
電荷シミュレーション装置3は、ネットリスト抽出装置2によって抽出されたネットリスト12に基づいて電荷シミュレーションを行うことによって真理値表13を作成する。
【0022】
組合せ回路セルについての真理値表は、各入力端子の入力信号値を0又は1の組合せとした場合の各出力端子の出力信号値で定義された複数の0,1入力パターンからなる。例えば、図4に示す2入力NAND回路セル17については、図6に示す真理値表131が作成される。真理値表131には、入力端子INとしてA1,A2が定義されるとともに、出力端子OUTとしてBが定義されている。真理値表131は、各入力端子A1,A2の入力信号値を0又は1の組合せとした場合の出力端子Bの出力信号値で定義された4つの0,1入力パターンPta〜Ptdからなる。
【0023】
順序回路セルについての真理値表は、複数の入力端子の入力信号値を0又は1の組合せとした場合の各出力端子の出力信号値で定義され、かつ、複数の入力端子のうち1つの入力端子の入力信号値の変化前における0,1入力パターンと、該入力端子の入力信号値の0又は1への変化後における0,1入力パターンとからなる複数の入力変化パスからなる。例えば、図5に示すDFFセル18については、図7に示す真理値表132が作成される。真理値表132には、入力端子INとしてD,CKが定義されるとともに、出力端子OUTとしてQが定義され、メモリ情報としてM1,M2が定義されている。真理値表132は、各入力端子D,CKの入力信号値を0又は1の組合せとした場合の出力端子Qの出力信号値で定義され、かつ、各入力端子D,CKの入力信号値の変化前における0,1入力パターンと、各入力端子D,CKの入力信号値の変化後における0,1入力パターンとからなる16個の入力変化パスからなる。
【0024】
テストベクトル生成装置4は、電荷シミュレーション装置3によって作成された真理値表13に基づいて、セルの論理シミュレーション用のテストベクトル14を生成する。
【0025】
テスト回路生成装置5はセル物理パターン11のデータから端子情報を抽出してセルのテスト回路15を生成する。
そして、論理シミュレーション装置6は、論理セルライブラリにおけるセル論理モデル16のデータと、テスト回路15のデータと、テストベクトル14とを入力し、論理シミュレーションを行うことによって、セルの論理モデルの動作と、セルの物理パターン上の動作とを検証する。
【0026】
図2は、テストベクトル生成装置4の構成を示す模式図である。テストベクトル生成装置4はCAD(Computer Aided Design )装置からなり、プロセッシングユニットとしての中央処理装置(以下、CPUという)21、半導体メモリ22、磁気ディスク23、キーボード24、プリンタ25、及びCRT等の表示器26を備えている。CPU21、半導体メモリ22、磁気ディスク23、キーボード24、プリンタ25、及び表示器26は、システムバス27によって互いに接続されている。
【0027】
半導体メモリ22にはCPU21が実行するプログラムとその実行に必要な各種データが予め記憶されるとともに、当該プログラムデータに基づくCPU21の処理結果等が一時記憶される。キーボード24は、半導体メモリ22に記憶されているプログラムの実行時に必要なデータを入力したり、磁気ディスク装置23や表示器26に処理結果等の出力命令を入力するために用いられる。
【0028】
CPU21はキーボード24の操作により、半導体メモリ22に記憶された所定のプログラムデータに基づいて、図3に示すように、真理値表入力部31、セルタイプ判定部32、X(不定値)入力パターン発生部33、X(不定値)変化パス発生部34、イニシャルパス発生部35及びテストベクトル変化部36として動作し、テストベクトル14の生成処理を行う。
【0029】
真理値表入力部31は、電荷シミュレーション装置3によって作成された真理値表13を取り込み、その真理値表13を前記半導体メモリ22に格納する。
セルタイプ判定部32は、取り込まれた真理値表13のメモリ情報に着目し、メモリ情報がなければセルが組合せ回路セルであると判定し、メモリ情報があればセルが順序回路セルであると判定する。従って、図6に示す真理値表131にはメモリ情報が含まれないため、この真理値表131に対応するセルは組合せ回路セルであると判定される。また、図7に示す真理値表132にはメモリ情報が含まれるため、この真理値表132に対応するセルは順序回路セルであると判定される。
【0030】
X入力パターン発生部33は、セルタイプ判定部32によってセルが組合せ回路セルであると判定された場合、真理値表におけるすべての0,1入力パターンに基づいて、複数の入力端子のうち少なくとも1つの入力端子の入力信号値をX(不定値)とするとともに、それ以外の入力端子の入力信号値を0又は1の組合せとした場合の各出力端子の出力信号値からなるX入力パターンを以下の手順1〜4によって発生させる。このX入力パターンの発生処理を図6の真理値表131について説明する。
【0031】
(手順1)
真理値表131に基づいて、図8の表133に示すように、各入力端子A1,A2の入力信号値を0及び1並びにXのいずれかとし、出力端子Bの出力信号値を未知数(?)としたすべての組合せの入力パターンを作成する。この場合、入力端子はA1,A2の2個であり、各入力端子A1,A2の入力信号値は3通りあるため、入力パターンの数は8(=23 )個となる。
【0032】
(手順2)
表133から入力パターンを1パターンずつ取り出して出力信号値を決定する。
【0033】
(手順3)
表133における0,1入力パターン(各入力端子A1,A2の入力信号値が0又は1である組合せ)の出力信号値は、その0,1入力パターンについて真理値表131内で一致する0,1入力パターンの出力信号値を当てはめることにより、図9に示す表134が作成される。例えば、表133における0,1入力パターン(0,0,?)は真理値表131のパターンPtaの出力信号値Hから(0,0,H)となる。
【0034】
(手順4)
表133におけるX入力パターン(入力端子A1,A2のうち、少なくとも1つの入力端子の入力信号値がXである組合せ)の出力信号値は、その入力信号値Xを0とした0,1入力パターン及びその入力信号値Xを1とした0,1入力パターンについて真理値表131内で一致する0,1入力パターンをそれぞれ選択する。そして、真理値表131におけるこれらの0,1入力パターンの出力信号値に着目し、すべての出力信号値がLであれば当該X入力パターンの出力信号値をLに決定し、すべての出力信号値がHであれば当該X入力パターンの出力信号値をHに決定し、異なっていれば当該X入力パターンの出力信号値をXに決定することにより、図10に示す表135が作成される。例えば、表133におけるX入力パターン(0,X,?)は真理値表131のパターンPta,Ptbの出力信号値が共にHから(0,X,H)となる。また、表133におけるX入力パターン(X,X,?)は真理値表131のパターンPta,Ptb,Ptcの出力信号値がHとなり、パターンPtdの出力信号値がLとなって異なるため、(X,X,X)となる。
【0035】
X変化パス発生部34は、セルタイプ判定部32によってセルが順序回路セルと判定された場合、真理値表におけるすべての入力変化パスに基づいて、複数の入力端子の入力信号値を0及び1並びにX(不定値)のいずれかとするとともに、各出力端子の出力信号値を0及び1並びにX(不定値)のいずれかとした場合において、複数の入力端子のうち1つの入力端子の入力信号値の変化前における入力パターンと、該入力端子の入力信号値の0又は1から不定値への変化後若しくは該入力端子の入力信号値の不定値から0又は1への変化後における入力パターンとからなる複数のX変化パスを以下の手順1〜9によって発生させる。このX変化パスの発生処理を図7の真理値表132について説明する。
【0036】
(手順1)
真理値表132に基づいて、図11の表136に示すように、各入力端子D,CKの入力信号値を変化させない場合の変化前及び変化後における0,1入力パターンからなる変化なしパスを加える。この場合、入力端子はD,CKの2個であり、各入力端子D,CKの入力信号値は2通りあり、出力端子Qの出力信号値は2通りあるため、変化なしパスの数は8(=22 ×2)個となる。従って、表136は24個のパスPa〜Pxを備えるものとなる
(手順2)
真理値表132に基づいて、図12の表137に示すように、各入力端子D,CKの入力信号値を0及び1並びにXのいずれかとするとともに、出力端子Qの出力信号値を0及び1並びにXのいずれかとした変化前における入力パターンと、いずれかの入力端子D又はCKの入力信号値を変化させた変化後における入力パターンとからなるすべての組合せの変化パスを作成する。なお、変化後における出力端子Qの出力信号値を?(未知数)とする。この場合、入力端子はD,CKの2個であり、各入力端子の入力信号値の変化は6(=3×2)通りであり、他の入力端子の入力信号値が3通りであり、変化前の出力信号値が3通りであるため、108(=6×2×3×3)個の変化パスP1〜P108が作成される。
【0037】
(手順3)
表137から変化パスを1パスずつ取り出して変化後における入力パターンの出力信号値を決定する。
【0038】
(手順4)
表137において、変化前の入力パターンの出力信号値がL又はHであり、かつ、各入力端子D,CKの入力信号値が0又は1である変化パスは、変化後の入力パターンの出力信号値として、図11の表136内で一致するパスの変化後の入力パターンの出力信号値を当てはめる。また、このような変化パスに一致するパスが表136内にない場合には、当該変化パスはテストベクトルにしない。
【0039】
例えば、表137の変化パスP1の変化後の入力パターン(1,0,?)は、表136のパスPfの変化後の出力信号値がLであるため、(1,0,L)となる。また、表137の変化パスP2の変化後の入力パターン(1,0,?)は、表136のパスPfの変化後の出力信号値がHであるため、(1,0,H)となる。
【0040】
(手順5)
表137において、変化前の入力パターンの出力信号値がXであり、かつ、各入力端子D,CKの入力信号値が0又は1であるX変化パスは、その出力信号値Xを0としたパス及びその出力信号値Xを1としたパスについて表136内で一致するパスをそれぞれ選択する。そして、表136におけるこれらのパスの変化後の出力信号値に着目し、すべての出力信号値がLであれば当該X変化パスの変化後の出力信号値をLに決定し、すべての出力信号値がHであれば当該X変化パスの変化後の出力信号値をHに決定し、異なっていれば当該X変化パスの変化後の出力信号値をXに決定する。
【0041】
例えば、表137のX変化パスP3の変化後の入力パターン(1,0,?)は、表136のパスPcの変化後の出力信号値がHとなり、パスPfの変化後の出力信号値がLとなって異なるため、(1,0,X)となる。また、表137のX変化パスP57の変化後の入力パターン(0,1,?)は、表136のパスPb,Peの変化後の出力信号値が共にLから(0,1,L)となる。
【0042】
(手順6)
表137において、変化前の入力パターンの出力信号値がL又はHであり、かつ、入力信号値に1つのXを含むX変化パスは、その入力信号値Xを0としたパス及びその入力信号値Xを1としたパスについて表136内で一致するパスをそれぞれ選択する。そして、表136におけるこれらのパスの変化後の出力信号値に着目し、異なっていれば当該X変化パスの変化後の出力信号値をXに決定する。
【0043】
また、当該X変化パスの変化後の出力信号値をXに決定しない場合には、その入力信号値Xを0→1→0(又は1→0→1)と振動させたパスの並びを作成する。そして、このパス並びの各パスについて表136内で一致するパスをそれぞれ選択し、これらのパスの変化後の出力信号値が変化しなければその出力信号値に決定する。
【0044】
例えば、表137のX変化パスP67の変化後の入力パターン(1,X,?)は、表136のパスPpの変化後の出力信号値がLとなり、パスPqの変化後の出力信号値がHとなって異なるため、(1,X,X)となる。この場合、出力信号値をXに決定したので、入力信号値Xの振動は行わない。
【0045】
表137のX変化パスP91の変化後の出力信号値は、表136のパスPd,Phの変化後の出力信号値が共にLから、Lに仮決定する。そして、図13(a)に示すように入力端子CKの入力信号値Xを振動させたパスC1,C2,C3の並びを作成する。すると、図13(b)に示すようにパスC1の変化後の出力信号値は表136のパスPeの出力信号値からLとなり、パスC2の変化後の出力信号値は表136のパスPhの出力信号値からLとなり、さらにパスC3の変化後の出力信号値は表136のパスPdの出力信号値からLとなる。すなわち、入力信号値Xを振動させてもパス並びの変化後の出力信号値はL(仮決定した値)から変化しないため、出力信号値をLに決定する。
【0046】
表137のX変化パスP7の変化後の出力信号値は、表136のパスPf,Piの変化後の出力信号値が共にLから、Lに仮決定する。そして、図14(a)に示すように入力端子CKの入力信号値Xを振動させたパスの並びC1,C2,C3,C4,C5を作成する。すると、図14(b)に示すように各パスC1,C2,C3,C4,C5の変化後の出力信号値は表136のパスPe,Pg,Pf,Pq,Pwの出力信号値からL,L,L,H,Hとなる。すなわち、入力信号値Xを振動させた場合のパス並びの変化後の出力信号値はL(仮決定した値)からHに変化するため、出力信号値をXに決定する。
【0047】
表137のX変化パスP8の変化後の出力信号値は、表136のパスPc,Plの変化後の出力信号値が共にHから、Hに仮決定する。そして、図15(a)に示すように入力端子CKの入力信号値Xを振動させたパスの並びC1,C2,C3,C4,C5を作成する。すると、図15(b)に示すように各パスC1,C2,C3,C4,C5の変化後の出力信号値は表136のパスPb,Pg,Pf,Pq,Pwの出力信号値からL,L,L,H,Hとなる。すなわち、入力信号値Xを振動させた場合、変化前の状態で出力信号値がHからLに変化してしまい。このような変化前の状態はありえないため、当該X変化パスはテストベクトルにしない。
【0048】
(手順7)
表137において、変化前の入力パターンの出力信号値がL又はHであり、かつ、入力信号値に2つ以上のXを含むX変化パスは、いずれか1つの入力信号値Xに着目しその着目する入力信号値Xを0→1→0(又は1→0→1)と振動させ、それ以外の入力信号値Xは0又は1に固定したパスの並びをそれぞれ作成する。そして、各パス並びにおける複数のパスについて表136内で一致するパスをそれぞれ選択し、すべてのパスの変化後の出力信号値がLであれば当該X変化パスの出力信号値をLに決定し、すべての出力信号値がHであれば当該X変化パスの出力信号値をHに決定し、異なっていれば当該X変化パスの出力信号値をXに決定する
例えば、表137のX変化パスP70については、図16(a),図16(c),図16(e),図16(g)に示す4つのパス並びを作成する。図16(a)のパス並びは、入力端子Dの入力信号値Xを0に固定し、入力端子CKの入力信号値Xを振動させたパスC1,C2,C3からなる。すると、図16(b)に示すように各パスC1,C2,C3の変化後の出力信号値は表136のパスPd,Pe,Phの出力信号値からL,L,Lとなる。図16(c)のパス並びは、入力端子Dの入力信号値Xを1に固定し、入力端子CKの入力信号値Xを振動させたパスC1,C2,C3からなる。すると、図16(d)に示すように各パスC1,C2,C3の変化後の出力信号値は表136のパスPp,Pq,Pwの出力信号値からL,H,Hとなる。また、図16(e)のパス並びは、入力端子CKの入力信号値Xを0に固定し、入力端子Dの入力信号値Xを振動させたパスC1,C2,C3,C4,C5からなる。すると、図16(f)に示すように各パスC1,C2,C3,C4,C5の変化後の出力信号値は表136のパスPf,Pr,Pd,Pf,Prの出力信号値からL,L,L,L,Lとなる。さらに、図16(g)のパス並びは、入力端子CKの入力信号値Xを1に固定し、入力端子Dの入力信号値Xを振動させたパスC1,C2,C3,C4,C5からなる。すると、図16(h)に示すように各パスC1,C2,C3,C4,C5の変化後の出力信号値は表136のパスPi,Pu,Pg,Pi,Puの出力信号値からL,L,L,L,Lとなる。すなわち、図16(d)に示すようにパス並びの変化後の出力信号値はLからHに変化するため、X変化パスP70の変化後の出力信号値をXに決定する。
【0049】
(手順8)
表137において、変化前の入力パターンの出力信号値がXであり、かつ、入力信号値にXを含むX変化パスの場合には、変化前の出力信号値がXであるパスの決定ルール(手順5)と、入力信号値にXを含むパスの決定ルール(手順6)とを組合せることにより、当該X変化パスの変化後の出力信号値を決定する。
【0050】
(手順9)
表137におけるすべての変化パスについて変化後の入力パターンの出力信号値を決定し、図17に示す表138を作成する。
【0051】
イニシャルパス発生部35は、X変化パス発生部34によって発生された各X変化パス及び前記真理値表における各入力変化パスに基づいて、各入力変化パスにおける変化前の0,1入力パターン及び各X変化パスにおける変化前の入力パターンにするための各イニシャルパスを、以下の手順1〜4によって発生させる。イニシャルパスは、変化前及び変化後における入力パターンからなる1以上のパスで構成される。このイニシャルパスの発生処理を図17の表138について説明する。
【0052】
(手順1)
表138から変化パスを1パスずつ取り出し、変化後の出力信号値を0及び1並びにXのいずれかにできるパスを、変化後の出力信号値別にグループ化することにより、図18に示す活性パスの表139を作成する。表139において、出力信号値をLにできる活性パスは(L−1)の1個のみであり、出力信号値をHにできる活性パスは(H−1)の1個のみであり、出力信号値をXにできる活性パスは(X−1)〜(X11)の11個である。各活性パスの変化前の出力信号値*は、H及びL並びにXのいずれであってもよい。
【0053】
(手順2)
表138から変化パスを1パスずつ取り出す。取り出したパスの変化前の出力信号値に着目し、その出力信号値が、変化後の出力信号値であるような活性パスを表139のすべての活性パスから選択する。複数の活性パスの候補がある場合には、取り出したパスの変化前の入力パターンにするために、1つの入力信号値を変化させなければならない回数が最小になるような活性パスを選択する。
【0054】
例えば、表138の変化パスP1については、変化前の出力信号値はLであるため、Lにできる活性パス(L−1)を選択する。
表138の変化パスP3については、変化前の出力信号値はXであるため、Xにできる活性パス(X−1)〜(X−11)のうち、最小の変化回数で変化パスP3の変化前の入力パターンにできる活性パスは(X−3),(X−5),(X−10)の3種類となる。この3種類の活性パスのうち、表139を上方から下方へ検索したときに最初に見つかる活性パス(X−3)を選択する。
【0055】
(手順3)
まず、選択した活性パスに基づいて、表138から取り出した変化パスの変化前の出力信号値を決定する。次に、1つの入力信号値を変化させることによって、取り出した変化パスの変化前の入力パターンにもっていけるようなパスの並びの候補を作成しておき、その候補のうち、入力信号値を1つずつ変化させても変化後の出力信号値が変化しないようなパスの並びがあれば、それをイニシャルパスとする。
【0056】
例えば、表138の変化パスP1については、図19(a)に示すように、活性パス(L−1)に基づいて変化前の出力信号値をLに決定しておき、入力信号値を1つずつ変化させて変化パスP1の変化前の入力パターンになるようなパス(L−1),C1の並びの候補を作成する。すると、このパス並びのパスC1は非活性パスであるため、図19(b)に示すように出力信号値はLから変化しない。従って、変化パスP1に対するイニシャルパスを、図19(b)に示すパス並びに決定する。
【0057】
また、表138の変化パスP2については、活性パス(H−1)に基づいて変化前の出力信号値をHに決定しておき、入力信号値を1つずつ変化させて変化パスP2の変化前の入力パターンになるようなパス(H−1),C1,C2の並びの候補を作成する。すると、このパス並びのパスC1,C2は非活性パスであるため、図20(b)に示すように出力信号値はHから変化しない。従って、変化パスP2に対するイニシャルパスを、図20(b)に示すパス並びに決定する。
【0058】
(手順4)
表138のすべての変化パスについてイニシャルパスを作成する。イニシャルパスが見つからない変化パスはテストベクトルにしない。
【0059】
テストベクトル変換部36は、テストベクトル生成装置4に取り込まれた真理値表に対応するセルが組合せ回路セルの場合には、真理値表におけるすべての0,1入力パターンに対して、X入力パターン発生部33によって発生されたすべての不定値入力パターンを加えることによりテストベクトル14を生成して出力する。
【0060】
例えば、図4に示す2入力NAND回路セル17に対応する真理値表131(図6に示す)がテストベクトル生成装置4に取り込まれた場合には、図10に示す表135におけるすべての入力パターンをテストベクトル14に変換して出力する。
【0061】
また、テストベクトル変換部36は、テストベクトル生成装置4に取り込まれた真理値表に対応するセルが順序回路セルの場合には、各入力変化パスにおける変化前及び変化後の0,1入力パターンに対して、対応するイニシャルパスにおける変化前及び変化後の入力パターンを先行させて付加することにより各テストベクトル14を生成し、各X変化パスにおける変化前及び変化後の入力パターンに対して、対応するイニシャルパスにおける変化前及び変化後の入力パターンを先行させて付加することにより各テストベクトル14を生成する。
【0062】
例えば、図5に示すDFFセル18に対応する真理値表132(図7に示す)がテストベクトル生成装置4に取り込まれた場合には、図19(b)に示すようにパス(L−1),C1よりなるイニシャルパスを表138の変化パスP1に先行させて付加することにより、テストベクトルTV1を生成し、図20(b)に示すようにパス(H−1),C1,C2よりなるイニシャルパスを表138の変化パスP2に先行させて付加することにより、テストベクトルTV2を生成する。表138においてテストベクトルにすべき各変化パスについても対応するイニシャルパスを同様に付加することにより、各テストベクトルを生成する。
【0063】
さて、本実施の形態は、下記の(イ),(ロ)の効果がある。
(イ)真理値表入力部31は真理値表13を取り込み、セルタイプ判定部32は真理値表13のメモリ情報に基づいてにセルが組合せ回路セルか順序回路セルかを判定する。セルが組合せ回路セルの場合、X入力パターン発生部33は取り込まれた真理値表13におけるすべての0,1入力パターンに基づいて複数のX入力パターンを発生し、テストベクトル変換部36は真理値表13におけるすべての0,1入力パターンに対して、発生されたすべてのX入力パターンを加えてテストベクトルを生成するので、セルの物理パターン上のすべての動作を表現したテストベクトルを正確に短時間で生成できる。
【0064】
(ロ)セルが順序回路セルの場合、X変化パス発生部34は取り込まれた真理値表13におけるすべての入力変化パスに基づいて複数のX変化パスを発生し、イニシャルパス発生部35は各入力変化パス及び各X変化パスにおける変化前の入力パターンにするための各イニシャルパスを発生する。テストベクトル変換部36は真理値表13における各入力変化パス及び各不定値変化パスに対して、対応するイニシャルパスを先行させて付加することにより各テストベクトルを生成するので、セルの物理パターン上のすべての動作を表現したテストベクトルを正確に短時間で生成できる。
【0065】
なお、本発明は次のように任意に変更して具体化することも可能である。
(1)上記形態において、論理シミュレーション装置6が順序回路セルの各出力端子の出力信号値を初期設定できるものである場合には、上記イニシャルパス発生部34を省略し、テストベクトル変換部36は各入力変化パスにおける変化前及び変化後の0,1入力パターンにより各テストベクトルを生成するとともに、X変化パスにおける変化前及び変化後の入力パターンにより各テストベクトルを生成するようにしてもよい。この場合には、より短時間でテストベクトルを作成できる。
【0066】
(2)上記形態では、組合せ回路セルとしてNAND回路セル17のテストベクトルを作成するようにしたが、これ以外の組合せ回路セル、例えば、NOR回路セル、AND回路セル等の真理値表に基づいて対応するテストベクトルを作成するようにしてもよい。また、順序回路セルとしてDFFセル18のテストベクトルを作成するようにしたが、これ以外の順序回路セル、例えば、ラッチ回路、カウンタ、レジスタ等の真理値表に基づいてテストベクトルを生成するようにしてもよい。
【0067】
(3)上記形態において、図2に示すテストベクトル生成装置4の構成に、光ディスク等の装置を接続して実施する。
(4)上記形態では、CMOS構成のセルの真理値表に基づいてテストベクトルを生成するようにしたが、他のデバイス、例えばバイポーラ構成のセル又はBi−CMOS構成のセルの真理値表に基づいてテストベクトルを生成するようにしてもよい。
【0068】
【発明の効果】
以上詳述したように、本発明は、セルの物理パターン上のすべての動作を表現したテストベクトルを、正確かつ短時間で生成することができる。
【図面の簡単な説明】
【図1】本発明を具体化した論理シミュレーションシステムの構成図
【図2】実施の一形態のテストベクトル生成装置を示すブロック図
【図3】図2のCPUを機能的に示す概念図
【図4】NAND回路セルの論理等価回路図
【図5】データフリップフロップセルの論理等価回路図
【図6】真理値表を示す説明図
【図7】真理値表を示す説明図
【図8】入力パターン表を示す説明図
【図9】入力パターン表を示す説明図
【図10】テストベクトルを示す説明図
【図11】変化パス表を示す説明図
【図12】変化パス表を示す説明図
【図13】変化パスの発生方法の説明図
【図14】変化パスの発生方法の説明図
【図15】変化パスの発生方法の説明図
【図16】変化パスの発生方法の説明図
【図17】変化パス表を示す説明図
【図18】活性パス表を示す説明図
【図19】イニシャルパスの発生方法の説明図
【図20】イニシャルパスの発生方法の説明図
【図21】テストベクトルを示す説明図
【符号の説明】
4 テストベクトル生成装置
13,131,132 真理値表
31 真理値表入力部
32 セルタイプ判定部
33 不定値(X)入力パターン発生部
34 不定値(X)変化パス発生部
35 イニシャルパス発生部
36 テストベクトル変換部
Claims (8)
- 不定値入力パターン発生部とテストベクトル変換部と記憶部とが備えられたテストベクトル生成装置を用いて真理値表に基づくセルの論理シミュレーション用のテストベクトルを生成する方法であって、
前記セルは複数の入力端子と少なくとも1つの出力端子とを備え、かつ、所定の機能を有しており、
前記真理値表は前記セルの物理パターンに基づいて作成されるものであり、前記複数の入力端子に入力される入力信号値の組合せと前記出力端子から出力される出力信号値とで定義された複数の0,1入力パターンからなり、
前記複数の入力端子にそれぞれ入力される入力信号値を0及び1並びに不定値のうちいずれか1つとするとともに前記出力端子から出力される出力信号値を未知の出力値とするすべての組合せからなる複数の不定値入力パターンを前記真理値表におけるすべての0,1入力パターンに基づいて、前記不定値入力パターン発生部において発生させ、
該発生させた複数の不定値入力パターンを前記記憶部に記憶し、
前記複数の0,1入力パターンに基づいて前記未知の出力値を決定することで、前記セルの物理パターンにおけるすべての動作を表現したテストベクトルを前記テストベクトル変換部において生成して前記記憶部に記憶するテストベクトル生成方法。 - 不定値変化パス発生部とテストベクトル変換部と記憶部とが備えられたテストベクトル生成装置を用いて真理値表に基づくセルの論理シミュレーション用のテストベクトルを生成する方法であって、
前記セルは複数の入力端子と少なくとも1つの出力端子とを備え、かつ、所定の機能を有しており、
前記真理値表は前記セルの物理パターンに基づいて作成されるものであり、前記複数の入力端子に入力される入力信号値の組合せと前記出力端子から出力される出力信号値とで定義され、かつ、前記複数の入力端子のうち1つの入力端子に入力される入力信号値の変化前における0,1入力パターンと、該入力端子に入力される入力信号値の0又は1への変化後における0,1入力パターンとからなる複数の入力変化パスからなり、
前記複数の入力端子にそれぞれ入力される入力信号値及び前記出力端子から出力される出力信号値を0及び1並びに不定値のうちいずれか1つとする変化前における入力パターンと、前記複数の入力端子のうちいずれかの入力端子に入力される入力信号値を変化させるとともに、前記出力端子から出力される出力信号値を未知の出力値とする変化後における入力パターンとで構成されるすべての組合せからなる複数の不定値変化パスを前記真理値表におけるすべての入力変化パスに基づいて、前記不定値変化パス発生部において発生させ、
該発生させた複数の不定値変化パスを前記記憶部に記憶し、
前記複数の入力変化パスに基づいて前記未知の出力値を決定することで、前記セルの物理パターンにおけるすべての動作を表現したテストベクトルを前記テストベクトル変換部において生成して前記記憶部に記憶するテストベクトル生成方法。 - セルタイプ判定部と不定値入力パターン発生部と不定値変化パス発生部とテストベクトル変換部と記憶部とが備えられたテストベクトル生成装置を用いて真理値表に基づくセルの論理シミュレーション用のテストベクトルを生成する方法であって、
前記セルは複数の入力端子と少なくとも1つの出力端子とを備え、かつ、所定の機能を有しており、
前記真理値表は前記セルの物理パターンに基づいて作成されるものであり、前記複数の入力端子に入力される入力信号値の組合せ及び前記出力端子から出力される出力信号値で定義された複数の0,1入力パターン、又は前記複数の入力端子に入力される入力信号値の組合せ及び前記出力端子から出力される出力信号値で定義され、かつ、前記複数の入力端子のうち1つの入力端子に入力される入力信号値の変化前における0,1入力パターンと、該入力端子に入力される入力信号値の0又は1への変化後における0,1入力パターンとからなる複数の入力変化パスからなり、
前記真理値表にメモリ情報が含まれるか否かに基づいて前記セルが組合せ回路セルであるか順序回路セルであるかを前記セルタイプ判定部において判定し、
前記セルが組合せ回路セルであると判定された場合には前記複数の入力端子にそれぞれ入力される入力信号値を0及び1並びに不定値のうちいずれか1つとするとともに前記出力端子から出力される出力信号値を未知の出力値とするすべての組合せからなる複数の不定値入力パターンを前記真理値表におけるすべての0,1入力パターンに基づいて、前記不定値入力パターン発生部において発生させ、該発生させた複数の不定値入力パターンを前記記憶部に記憶し、前記複数の0,1入力パターンに基づいて前記未知の出力値を決定することで、前記セルの物理パターンにおけるすべての動作を表現したテストベクトルを前記テストベクトル変換部において生成して前記記憶部に記憶し、
前記セルが順序回路セルであると判定された場合には、前記複数の入力端子にそれぞれ入力される入力信号値及び前記出力端子から出力される出力信号値を0及び1並びに不定値のうちいずれか1つとする変化前における入力パターンと、前記複数の入力端子のうちいずれかの入力端子に入力される入力信号値を変化させるとともに、前記出力端子から出力される出力信号値を未知の出力値とする変化後における入力パターンとで構成されるすべての組合せからなる複数の不定値変化パスを前記真理値表におけるすべての入力変化パスに基づいて、前記不定値変化パス発生部において発生させ、該発生させた複数の不定値変化パスを前記記憶部に記憶し、前記複数の入力変化パスに基づいて前記未知の出力値を決定することで、前記セルの物理パターンにおけるすべての動作を表現したテストベクトルを前記テストベクトル変換部において生成して前記記憶部に記憶するテストベクトル生成方法。 - 前記テストベクトル生成装置はイニシャルパス発生部を更に備えており、
変化前及び変化後における入力パターンからなり、かつ、前記複数の入力変化パスにおける変化前の0,1入力パターン及び前記複数の不定値変化パスにおける変化前の入力パターンにするための複数のイニシャルパスを前記イニシャルパス発生部において発生させ、
前記複数の入力変化パス及び複数の不定値変化パスに対して、対応するイニシャルパスを先行させて付加することにより前記テストベクトルを前記テストベクトル変換部において生成するようにした請求項2又は3に記載のテストベクトル生成方法。 - 真理値表に基づいてセルの論理シミュレーション用のテストベクトルを生成するようにしたテストベクトル生成装置であって、
前記セルは複数の入力端子と少なくとも1つの出力端子とを備え、かつ、所定の機能を有しており、
前記真理値表は前記セルの物理パターンに基づいて作成されるものであり、前記複数の入力端子に入力される入力信号値の組合せと前記出力端子から出力される出力信号値とで定義された複数の0,1入力パターンからなり、
前記真理値表を入力する真理値表入力部と、
前記複数の入力端子にそれぞれ入力される入力信号値を0及び1並びに不定値のうちいずれか1つとするとともに前記出力端子から出力される出力信号値を未知の出力値とするすべての組合せからなる複数の不定値入力パターンを前記真理値表におけるすべての0,1入力パターンに基づいて発生する不定値入力パターン発生部と、
前記真理値表におけるすべての0,1入力パターンに基づいて前記未知の出力値を決定することで、前記セルの物理パターンにおけるすべての動作を表現したテストベクトルを生成するテストベクトル変換部と
を備えるテストベクトル生成装置。 - 真理値表に基づいてセルの論理シミュレーション用のテストベクトルを生成するようにしたテストベクトル生成装置であって、
前記セルは複数の入力端子と少なくとも1つの出力端子とを備え、かつ、所定の機能を有しており、
前記真理値表は前記セルの物理パターンに基づいて作成されるものであり、前記複数の入力端子に入力される入力信号値の組合せと前記出力端子から出力される出力信号値とで定義され、かつ、前記複数の入力端子のうち1つの入力端子に入力される入力信号値の変化前における0,1入力パターンと、該入力端子に入力される入力信号値の0又は1への変化後における0,1入力パターンとからなる複数の入力変化パスからなり、
前記真理値表を入力する真理値表入力部と、
前記複数の入力端子にそれぞれ入力される入力信号値及び前記出力端子から出力される出力信号値を0及び1並びに不定値のうちいずれか1つとする変化前における入力パターンと、前記複数の入力端子のうちいずれかの入力端子に入力される入力信号値を変化させるとともに、前記出力端子から出力される出力信号値を未知の出力値とする変化後における入力パターンとで構成されるすべての組合せからなる複数の不定値変化パスを前記真理値表におけるすべての入力変化パスに基づいて発生する不定値変化パス発生部と、
前記真理値表におけるすべての入力変化パスに基づいて前記未知の出力値を決定することで、前記セルの物理パターンにおけるすべての動作を表現したテストベクトルを生成するテストベクトル変換部と
を備えるテストベクトル生成装置。 - 真理値表に基づいてセルの論理シミュレーション用のテストベクトルを生成するようにしたテストベクトル生成装置であって、
前記セルは複数の入力端子と少なくとも1つの出力端子とを備え、かつ、所定の機能を有しており、
前記真理値表は前記セルの物理パターンに基づいて作成されるものであり、前記複数の入力端子に入力される入力信号値の組合せ及び前記出力端子から出力される出力信号値で定義された複数の0,1入力パターン、又は前記複数の入力端子に入力される入力信号値の組合せ及び前記出力端子から出力される出力信号値で定義され、かつ、前記複数の入力端子のうち1つの入力端子に入力される入力信号値の変化前における0,1入力パターンと、該入力端子に入力される入力信号値の0又は1への変化後における0,1入力パターンとからなる複数の入力変化パスからなり、
前記真理値表を入力する真理値表入力部と、
前記真理値表入力部によって入力された真理値表にメモリ情報が含まれるか否かに基づいて前記セルが組合せ回路セルであるか順序回路セルであるかを判定するセルタイプ判定部と、
前記セルタイプ判定部によって前記セルが組合せ回路セルであると判定された場合には前記複数の入力端子にそれぞれ入力される入力信号値を0及び1並びに不定値のうちいずれか1つとするとともに前記出力端子から出力される出力信号値を未知の出力値とするすべての組合せからなる複数の不定値入力パターンを前記真理値表におけるすべての0,1入力パターンに基づいて発生する不定値入力パターン発生部と、
前記セルタイプ判定部によって前記セルが順序回路セルであると判定された場合には前記複数の入力端子にそれぞれ入力される入力信号値及び前記出力端子から出力される出力信号値を0及び1並びに不定値のうちいずれか1つとする変化前における入力パターンと、前記複数の入力端子のうちいずれかの入力端子に入力される入力信号値を変化させるとともに、前記出力端子から出力される出力信号値を未知の出力値とする変化後における入力パターンとで構成されるすべての組合せからなる複数の不定値変化パスを前記真理値表におけるすべての入力変化パスに基づいて発生する不定値変化パス発生部と、
前記セルが組合せ回路セルの場合には前記真理値表におけるすべての0,1入力パターンに基づいて前記未知の出力値を決定することで、前記セルの物理パターンにおけるすべての動作を表現したテストベクトルを生成し、前記セルが順序回路セルの場合には前記真理値表におけるすべての入力変化パスに基づいて前記未知の出力値を決定することで、前記セルの物理パターンにおけるすべての動作を表現したテストベクトルを生成するテストベクトル変換部と
を備えるテストベクトル生成装置。 - 変化前及び変化後における入力パターンからなり、かつ、前記複数の入力変化パスにおける変化前の0,1入力パターン及び前記複数の不定値変化パスにおける変化前の入力パターンにするための複数のイニシャルパスを発生するイニシャルパス発生部を更に備え、
前記テストベクトル変換部は、前記複数の入力変化パス及び複数の不定値変化パスに対して、対応するイニシャルパスを先行させて付加することにより前記テストベクトルを生成する請求項6又は7に記載のテストベクトル生成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23176195A JP3696302B2 (ja) | 1995-09-08 | 1995-09-08 | テストベクトル生成方法及び生成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23176195A JP3696302B2 (ja) | 1995-09-08 | 1995-09-08 | テストベクトル生成方法及び生成装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0981594A JPH0981594A (ja) | 1997-03-28 |
JP3696302B2 true JP3696302B2 (ja) | 2005-09-14 |
Family
ID=16928622
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23176195A Expired - Lifetime JP3696302B2 (ja) | 1995-09-08 | 1995-09-08 | テストベクトル生成方法及び生成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3696302B2 (ja) |
-
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- 1995-09-08 JP JP23176195A patent/JP3696302B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
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S533 | Written request for registration of change of name |
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