JPH11328251A - モデル検査のための動作環境を自動的に生成する方法 - Google Patents
モデル検査のための動作環境を自動的に生成する方法Info
- Publication number
- JPH11328251A JPH11328251A JP11058104A JP5810499A JPH11328251A JP H11328251 A JPH11328251 A JP H11328251A JP 11058104 A JP11058104 A JP 11058104A JP 5810499 A JP5810499 A JP 5810499A JP H11328251 A JPH11328251 A JP H11328251A
- Authority
- JP
- Japan
- Prior art keywords
- model
- input
- simulation
- state
- transition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
- G01R31/318357—Simulation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318392—Generation of test inputs, e.g. test vectors, patterns or sequences for sequential circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3323—Design verification, e.g. functional simulation or model checking using formal methods, e.g. equivalence checking or property checking
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Quality & Reliability (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】設計のシミュレーション・テストの間に獲得さ
れる状態遷移に関するモデル検査を用い、設計の検証を
強化する方法を提供する。 【解決手段】検査を強化するのに必要なのは、獲得され
た個々の遷移の全てがシミュレーション中に実行される
としても、これらの遷移の可能なシーケンスの全てが必
ずしも実行される訳ではなく、実行されないシーケンス
がバグを隠しているかもしれないという事実に起因す
る。モデル・チェッカーの非決定論的かつ徹底的な性質
は、獲得された状態遷移を含む全ての可能なシーケンス
を実行することを保証する。この方法は、シミュレーシ
ョン中に観察される状態遷移と該状態遷移を引起こす入
力とを利用してモデル・チェッカーが、非決定論的かつ
徹底的にテスト中の設計に適用し得る正当入力値を定義
する。
れる状態遷移に関するモデル検査を用い、設計の検証を
強化する方法を提供する。 【解決手段】検査を強化するのに必要なのは、獲得され
た個々の遷移の全てがシミュレーション中に実行される
としても、これらの遷移の可能なシーケンスの全てが必
ずしも実行される訳ではなく、実行されないシーケンス
がバグを隠しているかもしれないという事実に起因す
る。モデル・チェッカーの非決定論的かつ徹底的な性質
は、獲得された状態遷移を含む全ての可能なシーケンス
を実行することを保証する。この方法は、シミュレーシ
ョン中に観察される状態遷移と該状態遷移を引起こす入
力とを利用してモデル・チェッカーが、非決定論的かつ
徹底的にテスト中の設計に適用し得る正当入力値を定義
する。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に情報処理シス
テムに関し、より詳しくは論理システムの自動化された
形式的検証に関する。
テムに関し、より詳しくは論理システムの自動化された
形式的検証に関する。
【０００２】
【従来の技術】すべての種類の電子装置が拡大するに連
れて、その装置を動作させる集積回路すなわちチップの
需要も拡大し続けている。より小さいチップに、新しい
機能性を与え、多く機能を統合することは、新しい設計
が設計仕様と設計ルールに従って動作することを保証す
るために、新しいチップ設計をタイムリーに包括的態様
で検証することを非常に困難にする。トランジスタ・デ
バイスが小さいなり、多くのチップ機能が要求されるに
つれて、多くのトランジスタ・デバイスが新しい集積回
路に取り込まれ、多くの新しく設計された集積回路モデ
ルにとって検証プロセスが膨大になったため、検証が設
計フローにおいて危機的なボトルネックになっている。
れて、その装置を動作させる集積回路すなわちチップの
需要も拡大し続けている。より小さいチップに、新しい
機能性を与え、多く機能を統合することは、新しい設計
が設計仕様と設計ルールに従って動作することを保証す
るために、新しいチップ設計をタイムリーに包括的態様
で検証することを非常に困難にする。トランジスタ・デ
バイスが小さいなり、多くのチップ機能が要求されるに
つれて、多くのトランジスタ・デバイスが新しい集積回
路に取り込まれ、多くの新しく設計された集積回路モデ
ルにとって検証プロセスが膨大になったため、検証が設
計フローにおいて危機的なボトルネックになっている。
【０００３】デジタル・システムの検証の伝統的な方法
は、シミュレーションである。即ち、テスト中のモデル
に印加すべき入力シーケンスを生成し、デジタル・シス
テムがシミュレーション・ランの下正しく動作するか、
手でまたは修正チェッカーで検証する。この方法は簡単
であるが、複雑性が増加するに連れて設計の完全な検証
は実現できない。それは、シミュレーション時間が指数
関数的に増大するからである。限られた時間で実行でき
るシミュレーションの量は、論理の複雑性が増加するに
従って、より低いカバレッジを与えるに過ぎない。
は、シミュレーションである。即ち、テスト中のモデル
に印加すべき入力シーケンスを生成し、デジタル・シス
テムがシミュレーション・ランの下正しく動作するか、
手でまたは修正チェッカーで検証する。この方法は簡単
であるが、複雑性が増加するに連れて設計の完全な検証
は実現できない。それは、シミュレーション時間が指数
関数的に増大するからである。限られた時間で実行でき
るシミュレーションの量は、論理の複雑性が増加するに
従って、より低いカバレッジを与えるに過ぎない。
【０００４】このシミュレーション・カバレッジの問題
の結果、形式的検証が段々と普及している。形式的検証
は、論理設計の実装がその仕様を満足するかを厳密に検
証する処理である。シミュレーションの目標は、正式な
検証と同じであるが、厳密ではないことに注意すべきで
ある。モデル検査が形式的検証について非常に普及した
方法である。
の結果、形式的検証が段々と普及している。形式的検証
は、論理設計の実装がその仕様を満足するかを厳密に検
証する処理である。シミュレーションの目標は、正式な
検証と同じであるが、厳密ではないことに注意すべきで
ある。モデル検査が形式的検証について非常に普及した
方法である。
【０００５】モデル検査において、非常に多くの時間を
費やす努力の一つは、テスト中のユニットへのマイクロ
アーキテクチャ・インターフェースを”モデル化”する
動作環境を与えることである。伝統的にこの努力は数ヶ
月かかるものであり、作業の努力であるため、誤り（エ
ラー）を生じ易い。従って、検証は、期待されるよりず
っと遅れて始まる。誤った環境によって生成されたこの
ような偽の障害をどうにか取り除くのに、多くの時間が
検証エンジニアとデザイナーによって浪費される。
費やす努力の一つは、テスト中のユニットへのマイクロ
アーキテクチャ・インターフェースを”モデル化”する
動作環境を与えることである。伝統的にこの努力は数ヶ
月かかるものであり、作業の努力であるため、誤り（エ
ラー）を生じ易い。従って、検証は、期待されるよりず
っと遅れて始まる。誤った環境によって生成されたこの
ような偽の障害をどうにか取り除くのに、多くの時間が
検証エンジニアとデザイナーによって浪費される。
【０００６】デジタル設計は、要求された機能を実装す
る一組の状態機械で成り立っている。状態機械は、（初
期状態を含む）一組の状態、一組の入力、一組の出力、
及び状態遷移関数からなる抽象的な機械として、定義す
ることができる。状態遷移関数は、現状態と入力を受け
取り、一組みの出力と次状態を返す。”出力値”と”状
態”との間には１対１の対応関係があるので、以下で
は”状態”だけを使用する。状態機械は、順序付けられ
た入力事象のシーケンスを、対応する状態のシーケンス
に写像（マップ）する関数と考えることもできる。
る一組の状態機械で成り立っている。状態機械は、（初
期状態を含む）一組の状態、一組の入力、一組の出力、
及び状態遷移関数からなる抽象的な機械として、定義す
ることができる。状態遷移関数は、現状態と入力を受け
取り、一組みの出力と次状態を返す。”出力値”と”状
態”との間には１対１の対応関係があるので、以下で
は”状態”だけを使用する。状態機械は、順序付けられ
た入力事象のシーケンスを、対応する状態のシーケンス
に写像（マップ）する関数と考えることもできる。
【０００７】所与の時点での順序デジタル設計の状態
は、その設計における様々な状態機械の状態のクロス積
である。これは、以下の説明で”状態機械積”と呼ばれ
る。次に、所与の入力に対する現状態から次状態への遷
移をリストした状態遷移表が順序設計の完全な機能を定
義する。しかしながら、順序設計の検証は、単に状態遷
移の検証ばかりでなく、検証されるＩＣ設計が通過し得
る状態遷移の有効なシーケンスの全てを検証する必要が
ある。モデル検査ツールは、状態遷移のシーケンスのす
べてを検証する。状態遷移のシーケンスは、以下の説明
で”ウオーク”または”トレース”と呼ばれる。語句”
ウオーク”と”トレース”は、交換可能に用いられる。
は、その設計における様々な状態機械の状態のクロス積
である。これは、以下の説明で”状態機械積”と呼ばれ
る。次に、所与の入力に対する現状態から次状態への遷
移をリストした状態遷移表が順序設計の完全な機能を定
義する。しかしながら、順序設計の検証は、単に状態遷
移の検証ばかりでなく、検証されるＩＣ設計が通過し得
る状態遷移の有効なシーケンスの全てを検証する必要が
ある。モデル検査ツールは、状態遷移のシーケンスのす
べてを検証する。状態遷移のシーケンスは、以下の説明
で”ウオーク”または”トレース”と呼ばれる。語句”
ウオーク”と”トレース”は、交換可能に用いられる。
【０００８】従って、ＩＣ設計のモデル検査ために要求
される環境動作入力の生成を自動化する強化された方法
が必要である。
される環境動作入力の生成を自動化する強化された方法
が必要である。
【０００９】
【発明が課題しようとする課題】本発明の目的は、設計
のシミュレーション・テストの間に獲得される状態遷移
に関するモデル検査を用いて、設計の検証を強化する方
法を提供することである。
のシミュレーション・テストの間に獲得される状態遷移
に関するモデル検査を用いて、設計の検証を強化する方
法を提供することである。
【００１０】
【課題を解決するための手段】典型的実施例において、
本発明の方法は、状態遷移とそのような（シミュレーシ
ョンの間観察される）状態遷移を引き起こす入力とを利
用する。それら入力は、正当な入力値を定義する。モデ
ル・チェッカーによって、その入力値は非決定論的かつ
徹底的に、テスト中の設計に印加され得る。
本発明の方法は、状態遷移とそのような（シミュレーシ
ョンの間観察される）状態遷移を引き起こす入力とを利
用する。それら入力は、正当な入力値を定義する。モデ
ル・チェッカーによって、その入力値は非決定論的かつ
徹底的に、テスト中の設計に印加され得る。
【００１１】
【発明の実施の形態】開示された方法は、インターフェ
ース・レベルの形式的環境をコード化するために、有効
に実装される。この方法は、テスト中の設計の遷移表が
シミュレーション中の動作の観察から構築可能であると
いう知見に基づく。この遷移表を使用して、モデル検査
のために同じ設計の入力を駆動することができる。この
逆遷移表は、モデル検査のために制限的であるが有効な
入力制約の組を与える。シミュレーションの間に観察さ
れる状態”ｘ”からのすべての遷移は、モデルが状態”
ｘ”にある時に形式的環境がテスト中のモデルに入力す
る可能な入力ベクトルとして符号化される。遷移表が与
えられると、モデル検査は、シミュレーションで観察さ
れる全ての可能な状態遷移ウオーク又はトレースに対し
て、設計を徹底的に検証することができる。それゆえ、
モデル検査は、潜在的なバグ、すなわち遷移ウオークの
間に現れるかもしれない設計の問題を捕らえることがで
きる。モデルチェッカーによって実行された個々の遷移
が、シミュレーションから獲得されたとしても、そのシ
ミュレーションは遷移関係が与えられた場合に可能な現
実のウオークの全てを明らかにする必要はない（全ての
ウオークを明らかにすることは、実際には、指数関数的
な数のシミュレーション・ランを要求し、それゆえ非現
実的である）。
ース・レベルの形式的環境をコード化するために、有効
に実装される。この方法は、テスト中の設計の遷移表が
シミュレーション中の動作の観察から構築可能であると
いう知見に基づく。この遷移表を使用して、モデル検査
のために同じ設計の入力を駆動することができる。この
逆遷移表は、モデル検査のために制限的であるが有効な
入力制約の組を与える。シミュレーションの間に観察さ
れる状態”ｘ”からのすべての遷移は、モデルが状態”
ｘ”にある時に形式的環境がテスト中のモデルに入力す
る可能な入力ベクトルとして符号化される。遷移表が与
えられると、モデル検査は、シミュレーションで観察さ
れる全ての可能な状態遷移ウオーク又はトレースに対し
て、設計を徹底的に検証することができる。それゆえ、
モデル検査は、潜在的なバグ、すなわち遷移ウオークの
間に現れるかもしれない設計の問題を捕らえることがで
きる。モデルチェッカーによって実行された個々の遷移
が、シミュレーションから獲得されたとしても、そのシ
ミュレーションは遷移関係が与えられた場合に可能な現
実のウオークの全てを明らかにする必要はない（全ての
ウオークを明らかにすることは、実際には、指数関数的
な数のシミュレーション・ランを要求し、それゆえ非現
実的である）。
【００１２】テスト中の設計の状態機械の遷移表は、シ
ミュレーション・トレース・ファイルからサイクルごと
に入力値及び状態値を観察することにより、獲得され
る。シミュレーション・サイクル”ｉ”において、所与
の入力Ｉ＿ｉ及び状態Ｓ＿ｉが観察され、サイクル”ｉ
＋１”での状態が、遷移表へのエントリを完成する。所
与のシミュレーション・ランの間、積状態機械は、可能
な状態遷移の全てを示すわけではないが、非常に多くの
数のサイクルを経た後に、大多数の正当な遷移が観察さ
れ、記録される。カバレッジ解析を用いて、全てのシミ
ュレーション中に獲得された状態遷移のエッジの割合
（パーセンテージ）を決定することができる。
ミュレーション・トレース・ファイルからサイクルごと
に入力値及び状態値を観察することにより、獲得され
る。シミュレーション・サイクル”ｉ”において、所与
の入力Ｉ＿ｉ及び状態Ｓ＿ｉが観察され、サイクル”ｉ
＋１”での状態が、遷移表へのエントリを完成する。所
与のシミュレーション・ランの間、積状態機械は、可能
な状態遷移の全てを示すわけではないが、非常に多くの
数のサイクルを経た後に、大多数の正当な遷移が観察さ
れ、記録される。カバレッジ解析を用いて、全てのシミ
ュレーション中に獲得された状態遷移のエッジの割合
（パーセンテージ）を決定することができる。
【００１３】このように獲得された状態遷移表は、特定
の状態でのシミュレーションの間に現れた入力ベクトル
のリストを状態ごとに与える関数を提供する。その関数
を用いて、設計の入力を駆動することができる。モデル
・チェッカーが、与えられた状態に対して、可能な入力
ベクトルから非決定論的に選択する。シミュレーション
は、”決定論的”である。即ちサイクル”ｉ”の任意の
状態”ｘ”に対してシュミレータは、実行中のテスト・
ケースによって定められた単一の入力ベクトルを適用す
る。モデル検査は、”非決定論的”である。即ち、サイ
クル”ｉ”の任意の状態”ｘ”に対して、２つ以上の可
能な遷移が存在し、モデル・チェッカーは、この状態か
らの全ての可能な遷移を探索する。全ての可能な遷移を
シスマテックに探索することにより、モデル・チェッカ
ーは、遷移関係を構成する全ての可能なウオークを考慮
する。このように、このモデル検査環境における検査仕
様は、シミュレーション・ランから得られたものより優
れた検証を可能にする。
の状態でのシミュレーションの間に現れた入力ベクトル
のリストを状態ごとに与える関数を提供する。その関数
を用いて、設計の入力を駆動することができる。モデル
・チェッカーが、与えられた状態に対して、可能な入力
ベクトルから非決定論的に選択する。シミュレーション
は、”決定論的”である。即ちサイクル”ｉ”の任意の
状態”ｘ”に対してシュミレータは、実行中のテスト・
ケースによって定められた単一の入力ベクトルを適用す
る。モデル検査は、”非決定論的”である。即ち、サイ
クル”ｉ”の任意の状態”ｘ”に対して、２つ以上の可
能な遷移が存在し、モデル・チェッカーは、この状態か
らの全ての可能な遷移を探索する。全ての可能な遷移を
シスマテックに探索することにより、モデル・チェッカ
ーは、遷移関係を構成する全ての可能なウオークを考慮
する。このように、このモデル検査環境における検査仕
様は、シミュレーション・ランから得られたものより優
れた検証を可能にする。
【００１４】開示された技術の有利な点は、機能的モデ
ルがシミュレーションに対して使用可能になると同時
に、モデル検査を始めることができることである。これ
は、一般的には、実装レベルにおいてモデル検査が適用
される最も早い段階である。テスト中のユニットまたは
プロダクトは、（標準シミュレーション・トレース設備
を用いて）シミュレーション環境に取付けられ、ラッチ
の値とテスト中の設計への入力信号とに関するサイクル
ごとのデータが集められる。状態機械の設計において使
用されるラッチは、自動的に、または設計者によって、
設計ソースから引き出すことができる。多くのシミュレ
ーションを実行させるつれて、自動的に逆状態機械の機
能に加えられる状態遷移に関する追加データを用いるこ
とができる。そしてその逆状態機械は、モデル検査の際
テスト中のユニットを駆動する。この間、何時ものよう
に完全な機能の形式的環境の開発が進められ、最終的に
自動モデルを置き換えて、シミュレーションの間に逃し
たかもしれない状態遷移をカバレッジする。モデル・チ
ェッカーを組み合わせると自動的な形式環境は、シミュ
レーションより大きのカバレッジを与える。なぜなら、
シミュレーションおいては、状態遷移トレース又はウオ
ークはシュミレートされないが、モデル・チェッカー
は、自動的に生成された正式環境を用いて、シュミレー
トで知ることができる遷移を含む、全ての可能なトレー
スに対し徹底的に仕様を検査するからであり、結果的に
潜在的な”バグ”を曝け出す。そのマニュアル環境は、
シュミレートでは決して知ることができない遷移を含む
トレースを、もしそのようなトレースがあれば、生成す
ることができるという更なる利益を与える。
ルがシミュレーションに対して使用可能になると同時
に、モデル検査を始めることができることである。これ
は、一般的には、実装レベルにおいてモデル検査が適用
される最も早い段階である。テスト中のユニットまたは
プロダクトは、（標準シミュレーション・トレース設備
を用いて）シミュレーション環境に取付けられ、ラッチ
の値とテスト中の設計への入力信号とに関するサイクル
ごとのデータが集められる。状態機械の設計において使
用されるラッチは、自動的に、または設計者によって、
設計ソースから引き出すことができる。多くのシミュレ
ーションを実行させるつれて、自動的に逆状態機械の機
能に加えられる状態遷移に関する追加データを用いるこ
とができる。そしてその逆状態機械は、モデル検査の際
テスト中のユニットを駆動する。この間、何時ものよう
に完全な機能の形式的環境の開発が進められ、最終的に
自動モデルを置き換えて、シミュレーションの間に逃し
たかもしれない状態遷移をカバレッジする。モデル・チ
ェッカーを組み合わせると自動的な形式環境は、シミュ
レーションより大きのカバレッジを与える。なぜなら、
シミュレーションおいては、状態遷移トレース又はウオ
ークはシュミレートされないが、モデル・チェッカー
は、自動的に生成された正式環境を用いて、シュミレー
トで知ることができる遷移を含む、全ての可能なトレー
スに対し徹底的に仕様を検査するからであり、結果的に
潜在的な”バグ”を曝け出す。そのマニュアル環境は、
シュミレートでは決して知ることができない遷移を含む
トレースを、もしそのようなトレースがあれば、生成す
ることができるという更なる利益を与える。
【００１５】シュミレート・モデルは大きく複雑になり
得る。開示された方法により、このモデルの任意のサブ
ユニットを、徹底的な検証のために選択することができ
る。テスト中の特定のユニットのために獲得されたトレ
ースは、シミュレーション中のユニットである必要はな
いが、完全なシミュレーション・モデルに比べて等しい
か又は小さいサイズのサブユニットでもよい。しばし
ば、一つのシュミレート環境とテスト・ケース生成ツー
ルとが、１以上のユニットを含む”システム”のために
開発され、徹底的なシミュレーションが、このツールを
使用してそのシステム上で実行される。遷移関係のデー
タは、この大きなシステム・モデルび１以上のサブユニ
ットに対して、抜き出すことができ、個々のサブユニッ
トに対し、分離したシミュレーション環境及びテスト・
ケース生成ツールを構築する必要性を無くす。
得る。開示された方法により、このモデルの任意のサブ
ユニットを、徹底的な検証のために選択することができ
る。テスト中の特定のユニットのために獲得されたトレ
ースは、シミュレーション中のユニットである必要はな
いが、完全なシミュレーション・モデルに比べて等しい
か又は小さいサイズのサブユニットでもよい。しばし
ば、一つのシュミレート環境とテスト・ケース生成ツー
ルとが、１以上のユニットを含む”システム”のために
開発され、徹底的なシミュレーションが、このツールを
使用してそのシステム上で実行される。遷移関係のデー
タは、この大きなシステム・モデルび１以上のサブユニ
ットに対して、抜き出すことができ、個々のサブユニッ
トに対し、分離したシミュレーション環境及びテスト・
ケース生成ツールを構築する必要性を無くす。
【００１６】図１には、テスト中の回路１０１が示され
る。回路１０１は入力Ｉ（１）〜Ｉ（ｍ）を受取り、出
力Ｏ（１）〜Ｉ（ｎ）を供給するが、入力と出力の数の
間には特に何の関係もない。テスト中の回路１０１は、
例えば論理アレイ１０３及び１１３、並びにそれらの間
に接続されたラッチＬＡ１ １０５及びＬＡ２ １０７を
含んでいる。回路１０１への入力を変化させると、ラッ
チＬＡ１及びＬＡ２の状態も変化し得る。これらラッチ
に対する次状態（即ち、トリガーされた時にラッチが示
す値）は、そのラッチの現在の値と入力との関数であ
る。ラッチ１０５と１０７は、それぞれ２つの可能な論
理状態”１”及び”０”のいずれかであり、従ってラッ
チ１０５と１０７の組合わせに対して、４つの可能な状
態”ａ”、”ｂ”、”ｃ”、及び”ｄ”が存在する。こ
れらの状態は、図２の表に示されている。ラッチ１０５
と１０７からの出力はノードＮ１とＮ２にを介して、そ
れぞれ第１の論理アレイ１０３と第２の論理アレイ１１
３に入力される。出力信号Ｏ（１）〜Ｏ（ｍ）が第２の
論理アレイ１１３から与えられる。幾つかのケースで
は、Ｏ（１）〜Ｏ（ｍ）は、単に現状態Ｎ１とＮ２だけ
でなく、現入力Ｉ（１）〜Ｉ（ｎ）の関数でもある。こ
れらのケースは、Ｍｅａｌｙ機械と呼ばれる。本発明の
方法は、この機械にも適用される。
る。回路１０１は入力Ｉ（１）〜Ｉ（ｍ）を受取り、出
力Ｏ（１）〜Ｉ（ｎ）を供給するが、入力と出力の数の
間には特に何の関係もない。テスト中の回路１０１は、
例えば論理アレイ１０３及び１１３、並びにそれらの間
に接続されたラッチＬＡ１ １０５及びＬＡ２ １０７を
含んでいる。回路１０１への入力を変化させると、ラッ
チＬＡ１及びＬＡ２の状態も変化し得る。これらラッチ
に対する次状態（即ち、トリガーされた時にラッチが示
す値）は、そのラッチの現在の値と入力との関数であ
る。ラッチ１０５と１０７は、それぞれ２つの可能な論
理状態”１”及び”０”のいずれかであり、従ってラッ
チ１０５と１０７の組合わせに対して、４つの可能な状
態”ａ”、”ｂ”、”ｃ”、及び”ｄ”が存在する。こ
れらの状態は、図２の表に示されている。ラッチ１０５
と１０７からの出力はノードＮ１とＮ２にを介して、そ
れぞれ第１の論理アレイ１０３と第２の論理アレイ１１
３に入力される。出力信号Ｏ（１）〜Ｏ（ｍ）が第２の
論理アレイ１１３から与えられる。幾つかのケースで
は、Ｏ（１）〜Ｏ（ｍ）は、単に現状態Ｎ１とＮ２だけ
でなく、現入力Ｉ（１）〜Ｉ（ｎ）の関数でもある。こ
れらのケースは、Ｍｅａｌｙ機械と呼ばれる。本発明の
方法は、この機械にも適用される。
【００１７】図３に、典型的な状態遷移図が示されてい
る。状態遷移図は、状態を示す丸印と状態間の遷移を示
す方向づけられた線分（矢印）とからなる図である。１
以上のアクション又は出力を各遷移又は状態に関連づけ
てもよい。図は、有限状態機械即ち”ＦＳＭ”を示す。
示されているように、４つの状態”ａ”３０１、”ｂ”
３０５、”ｃ”３０９、及び”ｄ”３１３が存在する。
図示の例において、状態”ａ”３０１からは、論理”
０”の入力による遷移３０３で、状態機械の状態を状
態”ｂ”３０５に変化させる。状態”ｂ”３０５から
は、論理”０”の入力が状態”ｃ”３０９への状態遷移
３０７を起こす。状態”ｃ”３０９からは、”１”の入
力が、状態”ａ”３０１への遷移３１９を起こし、”
０”の入力が、状態”ｄ”３１３への遷移３１１を起こ
す。状態”ｄ”３１３は、論理”１”の入力が、状態”
ａ”３０１への遷移３１５を起こす。状態”ａ”３０１
からは、論理”１”の入力が、状態”ｃ”３０９への遷
移３１７を起こす。
る。状態遷移図は、状態を示す丸印と状態間の遷移を示
す方向づけられた線分（矢印）とからなる図である。１
以上のアクション又は出力を各遷移又は状態に関連づけ
てもよい。図は、有限状態機械即ち”ＦＳＭ”を示す。
示されているように、４つの状態”ａ”３０１、”ｂ”
３０５、”ｃ”３０９、及び”ｄ”３１３が存在する。
図示の例において、状態”ａ”３０１からは、論理”
０”の入力による遷移３０３で、状態機械の状態を状
態”ｂ”３０５に変化させる。状態”ｂ”３０５から
は、論理”０”の入力が状態”ｃ”３０９への状態遷移
３０７を起こす。状態”ｃ”３０９からは、”１”の入
力が、状態”ａ”３０１への遷移３１９を起こし、”
０”の入力が、状態”ｄ”３１３への遷移３１１を起こ
す。状態”ｄ”３１３は、論理”１”の入力が、状態”
ａ”３０１への遷移３１５を起こす。状態”ａ”３０１
からは、論理”１”の入力が、状態”ｃ”３０９への遷
移３１７を起こす。
【００１８】本方法の利点を説明するために、図３にお
いて、シミュレーションが、テスト・ケース”０−０−
０−１−１−１”をランさせることにより、状態遷移ウ
オーク”ａ−ｂ−ｃ−ｄ−ａ”と”ａ−ｃ−ａ”を起こ
すと仮定する。シミュレーションでは、観察されなかっ
たが、後で観察された遷移からウオーク”ａ−ｂ−ｃ−
ａ”と”ａ−ｃ−ｄ−ａ”が生成することが可能である
ことがわかる。仮にウオーク”ａ−ｂ−ｃ−ａ”がバグ
ならば、たとえそれがシミュレーションにおいて観察さ
れなかったとしても、本発明の自動的な形成的環境は、
観察されたウオーク”ａ−ｂ−ｃ−ｄ−ａ”と”ａ−ｃ
−ａ”に基づいて、状態”ｃ”における２つの入力の間
の選択を非決定論的に行うことをモデル・チェッカーに
示し、従って自動的に”ａ−ｂ−ｃ−ａ”を探索する。
このウオークからのエラーを検査するためのルールが利
用可能な場合、そのルールは補足される。
いて、シミュレーションが、テスト・ケース”０−０−
０−１−１−１”をランさせることにより、状態遷移ウ
オーク”ａ−ｂ−ｃ−ｄ−ａ”と”ａ−ｃ−ａ”を起こ
すと仮定する。シミュレーションでは、観察されなかっ
たが、後で観察された遷移からウオーク”ａ−ｂ−ｃ−
ａ”と”ａ−ｃ−ｄ−ａ”が生成することが可能である
ことがわかる。仮にウオーク”ａ−ｂ−ｃ−ａ”がバグ
ならば、たとえそれがシミュレーションにおいて観察さ
れなかったとしても、本発明の自動的な形成的環境は、
観察されたウオーク”ａ−ｂ−ｃ−ｄ−ａ”と”ａ−ｃ
−ａ”に基づいて、状態”ｃ”における２つの入力の間
の選択を非決定論的に行うことをモデル・チェッカーに
示し、従って自動的に”ａ−ｂ−ｃ−ａ”を探索する。
このウオークからのエラーを検査するためのルールが利
用可能な場合、そのルールは補足される。
【００１９】図３に図示された状態機械のための遷移関
係表が、図４に示される。この表は、典型的には、入力
ベクトルを適用し、その結果の状態機械遷移を観察する
ことにより、シュミレート・ランから作製される。図５
は、２つのシュミレート・ランによって獲得されたトレ
ースを示す。状態ビットと入力ビットの両方が、各サイ
クル（クロック）でトレースされる。クロック”ｉ”で
の各々の状態−入力の対は、クロック”ｉ＋１”での次
状態とを組合わされて、遷移関係表へのエントリを構成
する。各トリプレット（現状態、現入力、次状態）は、
一度だけすればよく、それゆえ、シミュレーション・ト
レース間又は、トレース内においてさえかなり冗長性が
存在し得る。
係表が、図４に示される。この表は、典型的には、入力
ベクトルを適用し、その結果の状態機械遷移を観察する
ことにより、シュミレート・ランから作製される。図５
は、２つのシュミレート・ランによって獲得されたトレ
ースを示す。状態ビットと入力ビットの両方が、各サイ
クル（クロック）でトレースされる。クロック”ｉ”で
の各々の状態−入力の対は、クロック”ｉ＋１”での次
状態とを組合わされて、遷移関係表へのエントリを構成
する。各トリプレット（現状態、現入力、次状態）は、
一度だけすればよく、それゆえ、シミュレーション・ト
レース間又は、トレース内においてさえかなり冗長性が
存在し得る。
【００２０】図６は、モデル・チェッカー・プログラム
が探索するウオークを示す。（図３の状態遷移図で説明
された）図５のシミュレーションにおいて観察される遷
移により、状態”ａ”からは、モデル・チェッカーは、
状態”ｂ”及び”ｃ”への遷移６０１と６０５を生じる
入力”０”と”１”を選ぶことができる。状態”ｃ”か
らは、入力”０”は、状態”ｄ”への遷移６０７を生
じ、入力”１”は状態”ａ”への遷移６０９を生じる。
見出された各可能なパスはトレース又はウオークと呼ば
れる。例えば、図６を参照すると、１つの”トレース”
は、状態”ａ”から 状態”ｂ”そして状態”ｃ”に至
るパス（”ａ−ｂ−ｃ”）を含む。別のトレースは、”
ａ−ｃ−ｄ”である。第３のトレースは、”ａ−ｃ−
ａ”である。様々な状態を通過する異なるパスは、異な
るトレースを構成する。各シミュレーション・ランは、
状態毎に正当な入力を非決定論的に選択することによ
り、この遷移の木における一連の遷移からなる単一のス
トレート・パスに対応づけられるが、一方本発明の自動
的な形成的環境は、モデル・チェッカーが、シミュレー
ションで観察される遷移を含む全ての可能なウオークを
探索することを可能にする。図６において示されるよう
に、モデル・チェッカーは全ての可能なパス又はブラン
チを並列して探索する。
が探索するウオークを示す。（図３の状態遷移図で説明
された）図５のシミュレーションにおいて観察される遷
移により、状態”ａ”からは、モデル・チェッカーは、
状態”ｂ”及び”ｃ”への遷移６０１と６０５を生じる
入力”０”と”１”を選ぶことができる。状態”ｃ”か
らは、入力”０”は、状態”ｄ”への遷移６０７を生
じ、入力”１”は状態”ａ”への遷移６０９を生じる。
見出された各可能なパスはトレース又はウオークと呼ば
れる。例えば、図６を参照すると、１つの”トレース”
は、状態”ａ”から 状態”ｂ”そして状態”ｃ”に至
るパス（”ａ−ｂ−ｃ”）を含む。別のトレースは、”
ａ−ｃ−ｄ”である。第３のトレースは、”ａ−ｃ−
ａ”である。様々な状態を通過する異なるパスは、異な
るトレースを構成する。各シミュレーション・ランは、
状態毎に正当な入力を非決定論的に選択することによ
り、この遷移の木における一連の遷移からなる単一のス
トレート・パスに対応づけられるが、一方本発明の自動
的な形成的環境は、モデル・チェッカーが、シミュレー
ションで観察される遷移を含む全ての可能なウオークを
探索することを可能にする。図６において示されるよう
に、モデル・チェッカーは全ての可能なパス又はブラン
チを並列して探索する。
【００２１】図７は、本発明の方法を実行するフロー・
チャートを示す。図７では、プロセスの第１ステップ
は、シミュレーション・ラン機能７０１を示す。例え
ば、図３の状態遷移図の表す設計は、シュミレーターの
下で実行され、可能な状態遷移を試行する。次のステッ
プは、トレース生成７０３であり、その後遷移関係情報
を形成７０５する。トレース生成は、単にシミュレーシ
ョン中に観察された入力及び状態情報を獲得するだけで
ある。
チャートを示す。図７では、プロセスの第１ステップ
は、シミュレーション・ラン機能７０１を示す。例え
ば、図３の状態遷移図の表す設計は、シュミレーターの
下で実行され、可能な状態遷移を試行する。次のステッ
プは、トレース生成７０３であり、その後遷移関係情報
を形成７０５する。トレース生成は、単にシミュレーシ
ョン中に観察された入力及び状態情報を獲得するだけで
ある。
【００２２】その後、このモデルの１つのＦＳＭ（有限
状態機械）コピーが、ステップ７０７に示すように、こ
の情報から得られる。このＦＳＭコピーは、図３の遷移
図又は図４の表と同じように表すことができる。次に７
０９に示すように、形式的環境を構築して、ＦＳＭへの
入力を駆動する。この形式的の環境は、どのような正当
な入力が駆動可能かを状態ごとに定義する。例えば、図
４のデータを使用すると、現状態”ａ”からは、（状態
機械を次状態”ｂ”に移行する）入力”０”又は（状態
機械を次状態”ｃ”に移行する）入力”１”が駆動され
る。状態”ｂ”からは、（状態機械を次期状態”ｃ”に
移行する）入力”０”だけが駆動される。基本的に、７
０９で生成された定義は、モデル・チェッカーによって
用いられ、どんな入力値が任意のサイクルでモデルに入
力できるかを決定し（現実のモデルの遷移を予想／予兆
するステップ７０７で構築されたからのモデルのＦＳＭ
コピーの状態から決定される）、そして、モデル・チェ
ッカーが、正当な値をモデルの入力に適用することによ
ってこれを達成する方法を決定する（７０９での定義か
ら決定される）。モデル検査は、この点において非決定
論的シミュレーションと見なすことができる。すなわ
ち、任意のサイクルでモデル・チェッカーは、一組の値
の内の１つをモデルの入力に適用してもよい（全ての可
能な選択は、モデル・チェッカーによって考えられ
る）。その後、ステップ７１５によって示されたよう
に、ステップ７０７及び７０９とで定義された環境を、
テスト中のモデルとともに、形式的検証ツールに適用し
て、設計のバグを発見する。
状態機械）コピーが、ステップ７０７に示すように、こ
の情報から得られる。このＦＳＭコピーは、図３の遷移
図又は図４の表と同じように表すことができる。次に７
０９に示すように、形式的環境を構築して、ＦＳＭへの
入力を駆動する。この形式的の環境は、どのような正当
な入力が駆動可能かを状態ごとに定義する。例えば、図
４のデータを使用すると、現状態”ａ”からは、（状態
機械を次状態”ｂ”に移行する）入力”０”又は（状態
機械を次状態”ｃ”に移行する）入力”１”が駆動され
る。状態”ｂ”からは、（状態機械を次期状態”ｃ”に
移行する）入力”０”だけが駆動される。基本的に、７
０９で生成された定義は、モデル・チェッカーによって
用いられ、どんな入力値が任意のサイクルでモデルに入
力できるかを決定し（現実のモデルの遷移を予想／予兆
するステップ７０７で構築されたからのモデルのＦＳＭ
コピーの状態から決定される）、そして、モデル・チェ
ッカーが、正当な値をモデルの入力に適用することによ
ってこれを達成する方法を決定する（７０９での定義か
ら決定される）。モデル検査は、この点において非決定
論的シミュレーションと見なすことができる。すなわ
ち、任意のサイクルでモデル・チェッカーは、一組の値
の内の１つをモデルの入力に適用してもよい（全ての可
能な選択は、モデル・チェッカーによって考えられ
る）。その後、ステップ７１５によって示されたよう
に、ステップ７０７及び７０９とで定義された環境を、
テスト中のモデルとともに、形式的検証ツールに適用し
て、設計のバグを発見する。
【００２３】以上、本発明の良好な実施例について説明
してきたが、本発明はそれらに限定されず、様々な変更
が可能である。また、本発明の方法は、ＣＤ、ディス
ク、ディスケットなどの記憶装置に記憶されたプログラ
ム・コードに実装されてもよい。
してきたが、本発明はそれらに限定されず、様々な変更
が可能である。また、本発明の方法は、ＣＤ、ディス
ク、ディスケットなどの記憶装置に記憶されたプログラ
ム・コードに実装されてもよい。
【図１】本発明を説明する際に役立つ典型的回路設計を
示した簡略図である。
示した簡略図である。
【図２】図１に図示された回路内の点（ｐｏｉｎｔ）又
はノードの所の論理状態によって決定される様々な回路
状態の条件を示す図である。
はノードの所の論理状態によって決定される様々な回路
状態の条件を示す図である。
【図３】１つの状態機械の様々な状態間の遷移経路を示
す典型的な遷移状態図である。
す典型的な遷移状態図である。
【図４】入力に応じて状態が変化することを示した典型
的な遷移関係表である。
的な遷移関係表である。
【図５】図５は、シミュレーションの間に実行される”
トレース”の記録を示した表である。
トレース”の記録を示した表である。
【図６】様々な入力信号が入力される時に、回路状態間
の幾つかの典型的なトレースを示した図である。
の幾つかの典型的なトレースを示した図である。
【図７】シミュレーション・トレースから形式的環境を
自動的に生成するための方法の概略を示すフロー・チャ
ートである。
自動的に生成するための方法の概略を示すフロー・チャ
ートである。
１０１：回路 １０５、１０７：ラッチ １０３、１１３：論理アレイ ３０１、３０５、３０９、３１３：状態 ３０３、３０７、３１１、３１５：遷移 ６０１、６０３、６０５、６０７、６０９：遷移
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ナデン・マリック アメリカ合衆国テキサス州オースチン、ク ラブトリー・ドライブ8217番地
Claims (20)
- 【請求項１】論理設計のモデル検査で使用するための動
作環境を与える情報を処理する方法であって、 シミュレーション入力信号を使用して、前記論理設計の
シミュレーションテストを実行するステップと、 前記シミュレーション・テストから生ずる状態遷移を識
別するステップと、 前記状態遷移を使用して、前記論理設計のモデル検査プ
ロセスのためのモデル入力環境を与える際にステップと
を備えるモデル検査のための動作環境を与える情報を処
理する方法。 - 【請求項２】更に 前記状態遷移から状態遷移表を構築
するステップと、 前記モデル入力環境を構成するために、前記状態遷移表
を拡張して、モデル入力の拡張セットを与えるステップ
とを含む請求項１に記載の方法。 - 【請求項３】前記モデル入力環境を構成するモデル入力
は、非決定論的態様で前記遷移表から拡張することによ
り作製されることを特徴とする請求項２に記載の方法。 - 【請求項４】前記遷移表を構築するステップは、 前記シミュレーション・テスト中に観察される全ての状
態のからの遷移の各々を識別するステップと、 前記モデル入力環境のための可能な入力ベクトルを識別
するために前記遷移を符号化するステップとを含むこと
を特徴とする請求項２に記載の方法。 - 【請求項５】前記遷移を識別するステップは更に、前記
シミュレーション遷移表から、サイクルごとに、シミュ
レーション入力及びシミュレーション状態値を識別する
ことを特徴とする請求項４に記載の方法。 - 【請求項６】前記モデル入力環境において前記拡張セッ
トを与える際に、前記入力ベクトルの所定のものを選択
するステップを更に含む請求項４に記載の方法。 - 【請求項７】前記モデル入力環境を与える際に、前記入
力ベクトルの全てが使用されることを特徴とする請求項
６に記載の方法。 - 【請求項８】前記遷移表を構築するステップは、 前記シミュレーション・テストの間に観察される全ての
状態からの全ての遷移を識別するステップと、 前記モデル入力環境のための可能な入力ベクトルを識別
するために、符号化前記遷移を符号化するステップとを
含むことを特徴とする請求項３に記載の方法。 - 【請求項９】前記遷移を識別するステップは、更に 前
記シミュレーション遷移表からサイクルごとのシミュレ
ーション入力及びシミュレーション状態値を識別するス
テップを含むことを特徴とする請求項８に記載の方法。 - 【請求項１０】前記モデル入力環境において前記拡張セ
ットを与える際に、前記入力ベクトルの所定のものを選
択するステップを更に含む請求項８に記載の方法。 - 【請求項１１】前記モデル入力環境を与える際に、前記
入力ベクトルの全てが使用されることを特徴とする請求
項１０に記載の方法。 - 【請求項１２】論理設計のモデル検査で使用される動作
環境を与えるための機械可読情報を含む記憶媒体であっ
て、前記機械可読情報の読取りにより与えられるプログ
ラム信号が、 シミュレーション入力信号を使用して、前記論理設計の
シミュレーションテストを実行するステップと、 前記シミュレーション・テストから生ずる状態遷移を識
別するステップと、 前記状態遷移を使用して、前記論理設計のモデル検査プ
ロセスのためのモデル入力環境を与える際にステップと
を実行する記憶媒体。 - 【請求項１３】前記プログラム信号は、 更に前記状態遷移から状態遷移表を構築するステップ
と、 前記モデル入力環境を構成するために、前記状態遷移表
を拡張して、モデル入力の拡張セットを与えるステップ
とを実行することを特徴とする請求項１２に記載の記憶
媒体。 - 【請求項１４】前記モデル入力環境を構成するモデル入
力は、非決定論的態様で前記遷移表から拡張することに
より作製されることを特徴とする請求項１３に記載の記
憶媒体。 - 【請求項１５】前記遷移表を構築するステップは、 前記シミュレーション・テストの間に観察される全ての
状態からの全ての遷移を識別するステップと、 前記モデル入力環境のための可能な入力ベクトルを識別
するために、符号化前記遷移を符号化するステップとを
実行することを特徴とする請求項１３に記載の記憶媒
体。 - 【請求項１６】前記遷移を識別するステップは、 更に 前記シミュレーション遷移表からサイクルごとの
シミュレーション入力及びシミュレーション状態値を識
別するステップを含むことを特徴とする請求項１５に記
載の記憶媒体。 - 【請求項１７】前記プログラム信号は、前記モデル入力
環境において前記拡張入力セットを与える際に、前記入
力ベクトルの所定のものを選択するステップを実行する
ことを特徴とする請求項１５に記載の記憶媒体。 - 【請求項１８】前記モデル入力環境を与える際に、前記
入力ベクトルの全てが使用されることを特徴とする請求
項１７に記載の記憶媒体。 - 【請求項１９】前記モデルは複数のサブユニットから構
成され、前記モデルのための前記状態遷移は、該サブユ
ニットから抽出されることを特徴とする請求項１に記載
の方法。 - 【請求項２０】前記モデルは複数のサブユニットから構
成され、前記モデルのための前記状態遷移は、該サブユ
ニットから抽出されことを特徴とする請求項１２に記載
の記憶媒体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/042,373 US6074426A (en) | 1998-03-13 | 1998-03-13 | Method for automatically generating behavioral environment for model checking |
| US09/042373 | 1998-03-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11328251A true JPH11328251A (ja) | 1999-11-30 |
Family
ID=21921566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11058104A Pending JPH11328251A (ja) | 1998-03-13 | 1999-03-05 | モデル検査のための動作環境を自動的に生成する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6074426A (ja) |
| JP (1) | JPH11328251A (ja) |
| KR (1) | KR100337696B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006053813A (ja) * | 2004-08-13 | 2006-02-23 | Fujitsu Ltd | 論理検証装置、論理検証方法、論理検証プログラムおよび記録媒体 |
| JP2015132928A (ja) * | 2014-01-10 | 2015-07-23 | 富士通株式会社 | 検証方法、検証装置および検証プログラム |
| JP2016009232A (ja) * | 2014-06-23 | 2016-01-18 | 京セラドキュメントソリューションズ株式会社 | フォーマル検証装置およびプログラム |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6745375B1 (en) * | 1999-02-18 | 2004-06-01 | Cirrus Logic, Inc. | System and method for reducing computational overhead in a sequenced functional verification system |
| US6609230B1 (en) | 1999-02-24 | 2003-08-19 | Zhe Li | Method for design verification using modular templates of test benches |
| US6484134B1 (en) * | 1999-06-20 | 2002-11-19 | Intel Corporation | Property coverage in formal verification |
| US6560571B1 (en) * | 1999-06-30 | 2003-05-06 | Hewlett-Packard Development Company, L.P. | Method and apparatus for prioritizing the order in which checks are performed on a node in an integrated circuit |
| US6553514B1 (en) * | 1999-09-23 | 2003-04-22 | International Business Machines Corporation | Digital circuit verification |
| US20040125120A1 (en) * | 2001-06-08 | 2004-07-01 | Michael Weiner | Method and apparatus for interactive transmission and reception of tactile information |
| US6957420B2 (en) * | 2001-08-30 | 2005-10-18 | E M Pirix Inc. | Method of generating test scripts for systems having dynamic behavior |
| US7272752B2 (en) * | 2001-09-05 | 2007-09-18 | International Business Machines Corporation | Method and system for integrating test coverage measurements with model based test generation |
| US7055065B2 (en) * | 2001-09-05 | 2006-05-30 | International Business Machines Corporation | Method, system, and computer program product for automated test generation for non-deterministic software using state transition rules |
| JP2003091569A (ja) * | 2001-09-17 | 2003-03-28 | Nec Corp | 半導体集積回路設計方法、半導体集積回路、電子機器 |
| US6980975B2 (en) * | 2001-11-15 | 2005-12-27 | International Business Machines Corporation | Method and apparatus for rule-based random irritator for model stimulus |
| US7133817B2 (en) * | 2002-02-12 | 2006-11-07 | Stmicroelectronics Limited | State coverage tool |
| US6718530B2 (en) * | 2002-07-29 | 2004-04-06 | Sun Microsystems, Inc. | Method and apparatus for analyzing inductive effects in a circuit layout |
| US7356424B2 (en) * | 2003-09-26 | 2008-04-08 | Texas Instruments Incorporated | Diagnostic compiler for pipeline analog-to-digital converter, method of compiling and test system employing the same |
| US7475369B1 (en) * | 2005-03-18 | 2009-01-06 | Sun Microsystems, Inc. | Eliminate false passing of circuit verification through automatic detecting of over-constraining in formal verification |
| US7487483B2 (en) * | 2006-05-18 | 2009-02-03 | James Andrew Garrard Seawright | Clock model for formal verification of a digital circuit description |
| JP4282727B2 (ja) * | 2007-03-13 | 2009-06-24 | 富士通株式会社 | 業務分析プログラムおよび業務分析装置 |
| US7882473B2 (en) | 2007-11-27 | 2011-02-01 | International Business Machines Corporation | Sequential equivalence checking for asynchronous verification |
| US20110083121A1 (en) * | 2009-10-02 | 2011-04-07 | Gm Global Technology Operations, Inc. | Method and System for Automatic Test-Case Generation for Distributed Embedded Systems |
| WO2016079962A1 (ja) * | 2014-11-17 | 2016-05-26 | 日本電気株式会社 | モデル検査装置、モデル検査方法、および、記憶媒体 |
| US10929584B1 (en) * | 2019-12-12 | 2021-02-23 | Amazon Technologies, Inc. | Environmental modification testing for design correctness with formal verification |
| KR102647480B1 (ko) * | 2021-06-23 | 2024-03-13 | 한국수력원자력 주식회사 | 원자력 안전등급용 정규형 논리도면 로직 검증 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901073A (en) * | 1997-06-06 | 1999-05-04 | Lucent Technologies Inc. | Method for detecting errors in models through restriction |
-
1998
- 1998-03-13 US US09/042,373 patent/US6074426A/en not_active Expired - Lifetime
-
1999
- 1999-02-25 KR KR1019990006250A patent/KR100337696B1/ko not_active IP Right Cessation
- 1999-03-05 JP JP11058104A patent/JPH11328251A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006053813A (ja) * | 2004-08-13 | 2006-02-23 | Fujitsu Ltd | 論理検証装置、論理検証方法、論理検証プログラムおよび記録媒体 |
| JP2015132928A (ja) * | 2014-01-10 | 2015-07-23 | 富士通株式会社 | 検証方法、検証装置および検証プログラム |
| JP2016009232A (ja) * | 2014-06-23 | 2016-01-18 | 京セラドキュメントソリューションズ株式会社 | フォーマル検証装置およびプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990077472A (ko) | 1999-10-25 |
| US6074426A (en) | 2000-06-13 |
| KR100337696B1 (ko) | 2002-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11328251A (ja) | モデル検査のための動作環境を自動的に生成する方法 | |
| US5684808A (en) | System and method for satisfying mutually exclusive gating requirements in automatic test pattern generation systems | |
| Chang et al. | Automating post-silicon debugging and repair | |
| US7434184B2 (en) | Method for detecting flaws in a functional verification plan | |
| EP1093619B1 (en) | System and method for identifying finite state machines and verifying circuit designs | |
| US7421668B1 (en) | Meaningful visualization of properties independent of a circuit design | |
| US20070005323A1 (en) | System and method of automating the addition of programmable breakpoint hardware to design models | |
| US20090064071A1 (en) | Method and system for global coverage analysis | |
| US20070005322A1 (en) | System and method for complex programmable breakpoints using a switching network | |
| JP3825572B2 (ja) | 半導体集積回路の設計検証装置、方法及び記憶媒体 | |
| US7523029B2 (en) | Logic verification and logic cone extraction technique | |
| US6993733B2 (en) | Apparatus and method for handling of multi-level circuit design data | |
| Wong | Digital circuit testing: A Guide to DFT and Other Techniques | |
| US20120198399A1 (en) | System, method and computer program for determining fixed value, fixed time, and stimulus hardware diagnosis | |
| KR20180112725A (ko) | 장애 지점을 검출하기 위한 장치 및 방법 | |
| US5819072A (en) | Method of using a four-state simulator for testing integrated circuit designs having variable timing constraints | |
| US20030221173A1 (en) | Method and apparatus for detecting connectivity conditions in a netlist database | |
| Chupilko et al. | A TLM-based approach to functional verification of hardware components at different abstraction levels | |
| US9404972B2 (en) | Diagnosis and debug with truncated simulation | |
| JPH10283394A (ja) | 故障シミュレーション方法 | |
| Hsieh et al. | On application of data mining in functional debug | |
| Harris | Hardware-software covalidation: Fault models and test generation | |
| Refan et al. | Bridging presilicon and postsilicon debugging by instruction-based trace signal selection in modern processors | |
| Lv et al. | An observability branch coverage metric based on dynamic factored use-define chains | |
| Chang et al. | InVerS: an incremental verification system with circuit similarity metrics and error visualization |