JP2015132928A - 検証方法、検証装置および検証プログラム - Google Patents
検証方法、検証装置および検証プログラム Download PDFInfo
- Publication number
- JP2015132928A JP2015132928A JP2014003258A JP2014003258A JP2015132928A JP 2015132928 A JP2015132928 A JP 2015132928A JP 2014003258 A JP2014003258 A JP 2014003258A JP 2014003258 A JP2014003258 A JP 2014003258A JP 2015132928 A JP2015132928 A JP 2015132928A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input vector
- verification
- state
- transition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012795 verification Methods 0.000 title claims abstract description 144
- 238000000034 method Methods 0.000 title claims description 36
- 230000007704 transition Effects 0.000 claims abstract description 149
- 239000013598 vector Substances 0.000 claims abstract description 133
- 238000004088 simulation Methods 0.000 claims abstract description 66
- 230000008859 change Effects 0.000 claims abstract description 39
- 238000003860 storage Methods 0.000 claims abstract description 35
- 238000001514 detection method Methods 0.000 claims abstract description 9
- 238000012545 processing Methods 0.000 claims description 11
- 230000008569 process Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 238000012360 testing method Methods 0.000 description 12
- 238000013461 design Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 8
- 238000004364 calculation method Methods 0.000 description 7
- 230000014509 gene expression Effects 0.000 description 6
- 238000012546 transfer Methods 0.000 description 5
- 239000000284 extract Substances 0.000 description 4
- 230000001364 causal effect Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 230000010365 information processing Effects 0.000 description 3
- 238000005401 electroluminescence Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000011095 buffer preparation Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000007619 statistical method Methods 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Description
[第1の実施の形態]
図1は、第1の実施の形態の検証装置を示す図である。検証装置1は、回路2の動作の検証を行う。回路2はIPと呼ばれるものでもよい。回路2は、例えば電子装置に組み込まれて、電子装置の所定の機能の一部(例えば、USB(Universal Serial Bus)などの規格による機能)を担う。回路2は、その提供元により仕様(例えば、USBなどの規格による仕様)に応じた動作の検証が行われている。一方、回路2を提供元から取得し、回路2を実装した電子装置を設計する開発者は、電子装置に実装された回路2が適切に動作するかを、検証装置1を用いて再度検証する。
演算部1bは、記憶部1aに記憶された入力ベクタを用いた回路2の論理シミュレーションにより取得された回路2の出力信号を参照して出力信号の変化のパターンを検出する。演算部1bは、出力信号の変化のパターンの検出結果に応じて入力ベクタに対して発生した回路2の内部状態の遷移(状態遷移)を示す情報を生成する。演算部1bは生成した情報を記憶部1aに格納する。例えば、演算部1bは、論理シミュレーションによって得られた回路2の出力信号を統計的に解析することで、出力信号の変化のパターンを検出する。
図2は、第2の実施の形態の検証装置のハードウェア例を示す図である。検証装置100は、電子装置に実装するIPの動作検証を行うコンピュータである。検証装置100は、IPの提供元からIPを取得して、電子装置を開発する開発者によって利用される。検証装置100は、提供元から取得したIPが電子装置に組み込んで適正に動作することの検証に用いられる。
図3は、検証装置の機能例を示すブロック図である。検証装置100は、記憶部110,120、入力ベクタ生成部130、制約生成部140および検証部150を有する。記憶部110,120は、RAM102やHDD103に確保された記憶領域を用いて実現できる。入力ベクタ生成部130、制約生成部140および検証部150は、プロセッサ101によって実行されるプログラムのモジュールであってもよい。
図6は、入力ベクタの生成処理の例を示すフローチャートである。以下、図6に示す処理をステップ番号に沿って説明する。
(S14)入力ベクタ生成部130は、実装IPの論理シミュレーションを行うための入力ベクタをランダム生成する。なお、入力ベクタの生成方法としては種々の方法が考えられる。例えば、ステップS14を繰り返し実行するたびに、1つの入力ベクタのファイル内に、複数の入力信号の時系列の変化のパターンを順次追加していってもよい(何れかの入力信号を固定して他の入力信号を変更するなど)。また、例えば、ステップS14を繰り返し実行するたびに、新しい入力ベクタのファイルを生成していってもよい。
(S21)制約生成部140は、図6のステップS15における論理シミュレーションにより得られた出力信号を解析し、コマンドのシーケンスを生成する。具体的には、ビットパターン(実装IPデータ121における変数値の組に相当)とコマンドとの対応を示すテーブルを記憶部120に予め格納しておく。すると、制約生成部140は、論理シミュレーションの結果と記憶部120に記憶されたテーブルとに基づいて、出力信号で示されるビットパターンから実装IPにより出力されたコマンド(または、実装IPに入力されたコマンド)を特定し得る。コマンドは、実装IPデータ121における変数値の組に対応付けられるので、コマンドの変化は状態遷移に対応付けることができる。
1a 記憶部
1b 演算部
2 回路
Claims (7)
- コンピュータが、
入力ベクタを用いた検証対象の回路の論理シミュレーションにより取得された前記回路の出力信号を参照して当該出力信号の変化のパターンを検出し、検出結果に応じて前記入力ベクタに対して発生した前記回路の内部状態の遷移を示す情報を生成し、
生成した前記情報に基づいて、前記回路の仕様モデルを用いた形式的検証により特定される前記回路の内部状態の遷移のうち、前記入力ベクタを用いた前記論理シミュレーションでは発生しない遷移の情報を出力する、
検証方法。 - 前記生成では、前記入力ベクタに対して発生した前記回路の内部状態の遷移の情報を前記仕様モデルに対する制約として生成し、
前記出力では、前記仕様モデルと前記制約とを用いた形式的検証を行うことで、前記制約を満たさない前記仕様モデルにおける内部状態の遷移を検出し、検出した遷移の情報を出力する、請求項1記載の検証方法。 - 前記入力ベクタをランダムに生成し、生成した前記入力ベクタを用いて前記回路の前記論理シミュレーションを実行することで、前記回路の出力に対応する変数値の組の変化を検出し、
変数値の組の変化と前記回路の内部状態の遷移との対応関係を示す情報を参照して、検出された変数値の組の変化を検索し、当該変化に対応する内部状態の遷移に対して前記入力ベクタを生成済みであることを記録する、請求項1または2記載の検証方法。 - 前記対応関係に含まれる前記回路の内部状態の遷移のうち、2状態間の遷移に対応する変数値の組の変化を検出する、請求項3記載の検証方法。
- 前記入力ベクタをランダムに繰り返し生成し、前記対応関係に含まれる全ての内部状態の遷移に対して前記入力ベクタを生成できていなくても、前記入力ベクタの生成を終えることを許容する、請求項3または4記載の検証方法。
- 検証対象の回路に対する入力ベクタを記憶する記憶部と、
前記入力ベクタを用いた前記回路の論理シミュレーションにより取得された前記回路の出力信号を参照して当該出力信号の変化のパターンを検出し、検出結果に応じて前記入力ベクタに対して発生した前記回路の内部状態の遷移を示す情報を生成し、
生成した前記情報に基づいて、前記回路の仕様モデルを用いた形式的検証により特定される前記回路の内部状態の遷移のうち、前記入力ベクタを用いた前記論理シミュレーションでは発生しない遷移の情報を出力する、演算部と、
を有する検証装置。 - コンピュータに、
入力ベクタを用いた検証対象の回路の論理シミュレーションにより取得された前記回路の出力信号を参照して当該出力信号の変化のパターンを検出し、検出結果に応じて前記入力ベクタに対して発生した前記回路の内部状態の遷移を示す情報を生成し、
生成した前記情報に基づいて、前記回路の仕様モデルを用いた形式的検証により特定される前記回路の内部状態の遷移のうち、前記入力ベクタを用いた前記論理シミュレーションでは発生しない遷移の情報を出力する、
処理を実行させる検証プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014003258A JP6331400B2 (ja) | 2014-01-10 | 2014-01-10 | 検証方法、検証装置および検証プログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014003258A JP6331400B2 (ja) | 2014-01-10 | 2014-01-10 | 検証方法、検証装置および検証プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015132928A true JP2015132928A (ja) | 2015-07-23 |
JP6331400B2 JP6331400B2 (ja) | 2018-05-30 |
Family
ID=53900085
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014003258A Active JP6331400B2 (ja) | 2014-01-10 | 2014-01-10 | 検証方法、検証装置および検証プログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6331400B2 (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0619733A (ja) * | 1992-07-01 | 1994-01-28 | Sumitomo Electric Ind Ltd | シミュレーションのための入力パターン評価方法 |
JPH11328251A (ja) * | 1998-03-13 | 1999-11-30 | Internatl Business Mach Corp <Ibm> | モデル検査のための動作環境を自動的に生成する方法 |
US7092858B1 (en) * | 2001-01-17 | 2006-08-15 | Synopsys, Inc. | Method and apparatus for formally constraining random simulation |
JP2009104387A (ja) * | 2007-10-23 | 2009-05-14 | Fujitsu Ltd | テストデータ生成プログラム、テストデータ生成装置及びテストデータ生成方法 |
JP2011242888A (ja) * | 2010-05-14 | 2011-12-01 | Toshiba Corp | システム開発支援装置及びプログラム並びに方法 |
-
2014
- 2014-01-10 JP JP2014003258A patent/JP6331400B2/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0619733A (ja) * | 1992-07-01 | 1994-01-28 | Sumitomo Electric Ind Ltd | シミュレーションのための入力パターン評価方法 |
JPH11328251A (ja) * | 1998-03-13 | 1999-11-30 | Internatl Business Mach Corp <Ibm> | モデル検査のための動作環境を自動的に生成する方法 |
US7092858B1 (en) * | 2001-01-17 | 2006-08-15 | Synopsys, Inc. | Method and apparatus for formally constraining random simulation |
JP2009104387A (ja) * | 2007-10-23 | 2009-05-14 | Fujitsu Ltd | テストデータ生成プログラム、テストデータ生成装置及びテストデータ生成方法 |
JP2011242888A (ja) * | 2010-05-14 | 2011-12-01 | Toshiba Corp | システム開発支援装置及びプログラム並びに方法 |
Also Published As
Publication number | Publication date |
---|---|
JP6331400B2 (ja) | 2018-05-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10635846B2 (en) | Timing error analysis method and information processing apparatus | |
JP2000207440A (ja) | 半導体集積回路の設計検証装置、方法及び記憶媒体 | |
JP6234639B2 (ja) | シミュレーション装置及びシミュレーション方法及びシミュレーションプログラム | |
JP5233355B2 (ja) | プロパティ生成システムおよびプロパティ検証システム | |
US10929584B1 (en) | Environmental modification testing for design correctness with formal verification | |
US20140115396A1 (en) | Mutations on input for test generation | |
JP6667733B2 (ja) | シミュレーション装置、シミュレーション方法およびシミュレーションプログラム | |
JP6331400B2 (ja) | 検証方法、検証装置および検証プログラム | |
JP6318976B2 (ja) | デバッグ回路、デバッガ装置、半導体装置及びデバッグ方法 | |
US20100057425A1 (en) | Automatically creating manufacturing test rules pertaining to an electronic component | |
JP2013003999A (ja) | 検証装置、検証方法及び検証プログラム | |
JP2013149134A (ja) | ソースコードの静的解析装置、システム、方法、及びそのためのプログラム | |
JP5568779B2 (ja) | 論理検証方法及び論理検証システム | |
JP2008234080A (ja) | 半導体集積回路設計支援装置、半導体集積回路設計支援方法、半導体集積回路設計支援プログラム、半導体集積回路、半導体集積回路の製造方法 | |
Kebaili et al. | Enabler-based synchronizer model for clock domain crossing static verification | |
JP6949440B2 (ja) | ベクタ生成装置及びベクタ生成用プログラム | |
CN116069629B (zh) | 测试设计的方法、电子设备及存储介质 | |
JP6146224B2 (ja) | 判定方法、判定プログラム、および判定装置 | |
JP5392862B2 (ja) | ソフトウェアシミュレーション装置、及びシミュレーション方法 | |
JP5799589B2 (ja) | 検証方法及び検証プログラム | |
JP6949441B2 (ja) | ベクタ適正化装置及びベクタ適正化用プログラム | |
JP5233354B2 (ja) | プロパティ検証システム、プロパティ検証方法、及びプログラム | |
JP2010009279A (ja) | デバッグ方法およびデバッグプログラム | |
JP2007241836A (ja) | マルチサイクルパス検証方法 | |
JP2004145670A (ja) | テストベンチ生成方法、テストベンチ生成装置、及びコンピュータプログラム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160905 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170825 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170905 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171016 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180403 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180416 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6331400 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |