JPH09251483A - セルライブラリ作成方法 - Google Patents
セルライブラリ作成方法Info
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- JPH09251483A JPH09251483A JP8061320A JP6132096A JPH09251483A JP H09251483 A JPH09251483 A JP H09251483A JP 8061320 A JP8061320 A JP 8061320A JP 6132096 A JP6132096 A JP 6132096A JP H09251483 A JPH09251483 A JP H09251483A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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- G01R31/318591—Tools
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Evolutionary Computation (AREA)
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- Quality & Reliability (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】エッジ信号で表現された真理値表モデルのセル
を含む論理回路の論理シミュレーションを行うととも
に、作成すべき真理値表モデルを簡略化し、セル設計者
の負荷を軽減する。 【解決手段】真理値表モデル５０にエッジ信号があるた
めに、メモリが追加された真理値表モデル５０Ａが生成
される。立ち上がりのエッジ信号によって出力がＨに変
化しているため、変化前のレベル信号「Ｌ」と変化後の
レベル信号「Ｈ」との２つの入力論理に変換される。こ
の場合、変化前のレベル信号「Ｌ」に対して、メモリに
は真理値表モデル５０の出力である「Ｈ」が設定され、
出力には「不変」が設定される。変化後のレベル信号
「Ｈ」に対して、メモリには「不変」が設定され、出力
にはメモリの値である「Ｈ」が設定される。
を含む論理回路の論理シミュレーションを行うととも
に、作成すべき真理値表モデルを簡略化し、セル設計者
の負荷を軽減する。 【解決手段】真理値表モデル５０にエッジ信号があるた
めに、メモリが追加された真理値表モデル５０Ａが生成
される。立ち上がりのエッジ信号によって出力がＨに変
化しているため、変化前のレベル信号「Ｌ」と変化後の
レベル信号「Ｈ」との２つの入力論理に変換される。こ
の場合、変化前のレベル信号「Ｌ」に対して、メモリに
は真理値表モデル５０の出力である「Ｈ」が設定され、
出力には「不変」が設定される。変化後のレベル信号
「Ｈ」に対して、メモリには「不変」が設定され、出力
にはメモリの値である「Ｈ」が設定される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
論理設計に使用される種々のセルのデータを格納したセ
ルライブラリの作成方法に関する。
論理設計に使用される種々のセルのデータを格納したセ
ルライブラリの作成方法に関する。
【０００２】半導体集積回路の論理設計段階において使
用される種々のセルには、使用する素子及び素子間を接
続するネット情報で表現したネット記述モデルと、当該
セルの機能を入力信号及び出力信号のパターンで表現し
た真理値表モデルとがある。
用される種々のセルには、使用する素子及び素子間を接
続するネット情報で表現したネット記述モデルと、当該
セルの機能を入力信号及び出力信号のパターンで表現し
た真理値表モデルとがある。
【０００３】論理設計された論理回路について論理シミ
ュレーションを実行することにより、論理回路全体の動
作が期待値と一致するかどうかの検証が行われる。従っ
て、論理回路が真理値表モデルのセルを含んで設計され
ている場合には、真理値表モデルは論理シミュレーショ
ン装置が扱えない信号表現を含まないものにする必要が
ある。
ュレーションを実行することにより、論理回路全体の動
作が期待値と一致するかどうかの検証が行われる。従っ
て、論理回路が真理値表モデルのセルを含んで設計され
ている場合には、真理値表モデルは論理シミュレーショ
ン装置が扱えない信号表現を含まないものにする必要が
ある。
【０００４】
【従来の技術】しかしながら、真理値表モデルの入力信
号の表現にはレベル信号以外に、信号値の変化を示すエ
ッジ信号での表現がある。このエッジ信号での表現は記
憶機能を持つフリップフロップに対応する真理値表モデ
ルにおいて使用される。
号の表現にはレベル信号以外に、信号値の変化を示すエ
ッジ信号での表現がある。このエッジ信号での表現は記
憶機能を持つフリップフロップに対応する真理値表モデ
ルにおいて使用される。
【０００５】また、フリップフロップ等のセルの真理値
表モデルの表現には、新たな入力信号値に対して少なく
とも１つの出力ピンの信号値が前の出力値を参照する表
現もある。
表モデルの表現には、新たな入力信号値に対して少なく
とも１つの出力ピンの信号値が前の出力値を参照する表
現もある。
【０００６】一般に論理シミュレーション装置は、論理
回路を構成するセルの入力信号として０，１，Ｘ（０又
は１）の信号値のレベル信号しか扱うことができない。
そのため、セルの設計者は真理値表モデルのエッジ信号
の表現をレベル信号の表現に書き換えなければならな
い。この際、メモリ機能も追加しなければならない。
回路を構成するセルの入力信号として０，１，Ｘ（０又
は１）の信号値のレベル信号しか扱うことができない。
そのため、セルの設計者は真理値表モデルのエッジ信号
の表現をレベル信号の表現に書き換えなければならな
い。この際、メモリ機能も追加しなければならない。
【０００７】また、セルの設計者は、前の出力値を参照
する真理値表モデルについては、前の出力を保持するた
めのメモリを明確に示した真理値表モデルに書き換えな
ければならない。
する真理値表モデルについては、前の出力を保持するた
めのメモリを明確に示した真理値表モデルに書き換えな
ければならない。
【０００８】ところが、上記の真理値表モデルの書き換
えには手間を要するとともに、書き換えは人手で行われ
るため、書き換えられた真理値表モデルに人為的なミス
が発生するおそれがあった。
えには手間を要するとともに、書き換えは人手で行われ
るため、書き換えられた真理値表モデルに人為的なミス
が発生するおそれがあった。
【０００９】
【発明が解決しようとする課題】本発明は、上記の問題
を解決するためになされたものであって、その目的は、
エッジ信号で表現された真理値表モデルをレベル信号で
表現された真理値表モデルに変換してセルライブラリを
作成し、エッジ信号で表現された真理値表モデルのセル
を含む論理回路の論理シミュレーションを行うことにあ
る。
を解決するためになされたものであって、その目的は、
エッジ信号で表現された真理値表モデルをレベル信号で
表現された真理値表モデルに変換してセルライブラリを
作成し、エッジ信号で表現された真理値表モデルのセル
を含む論理回路の論理シミュレーションを行うことにあ
る。
【００１０】また、メモリの入出力動作の明示的な表現
を削除できるようにして、作成すべき真理値表モデルを
簡略化し、セル設計者の負荷を軽減することにある。
を削除できるようにして、作成すべき真理値表モデルを
簡略化し、セル設計者の負荷を軽減することにある。
【００１１】
【課題を解決するための手段】本発明は、機能が入力信
号及び出力信号のパターンで表現された真理値表モデル
からなるセルを入力し、入力信号に表されたエッジ信号
を含むパターンについてメモリを追加し、前記エッジ信
号を含むパターンを２つのレベル信号入力のパターンに
展開し、真理値表モデルにおけるすべてのパターンをレ
ベル信号入力のパターンにした後にデータベース化する
ようにした。
号及び出力信号のパターンで表現された真理値表モデル
からなるセルを入力し、入力信号に表されたエッジ信号
を含むパターンについてメモリを追加し、前記エッジ信
号を含むパターンを２つのレベル信号入力のパターンに
展開し、真理値表モデルにおけるすべてのパターンをレ
ベル信号入力のパターンにした後にデータベース化する
ようにした。
【００１２】（作用）本発明によれば、エッジ信号入力
を展開しレベル信号入力のみの真理値表モデルを作成し
た上でデータベース化することによってエッジ信号を扱
えない論理シミュレーション装置でも、エッジ信号を持
つ真理値表モデルをシミュレーションすることができ
る。また、メモリの追加によって前の出力値を保持する
ためのメモリを真理値表モデルから省略することがで
き、また、エッジ信号の展開により入力する真理値表モ
デルに直接エッジ信号を表現できるようになり、セル設
計者の負荷を軽減できる。
を展開しレベル信号入力のみの真理値表モデルを作成し
た上でデータベース化することによってエッジ信号を扱
えない論理シミュレーション装置でも、エッジ信号を持
つ真理値表モデルをシミュレーションすることができ
る。また、メモリの追加によって前の出力値を保持する
ためのメモリを真理値表モデルから省略することがで
き、また、エッジ信号の展開により入力する真理値表モ
デルに直接エッジ信号を表現できるようになり、セル設
計者の負荷を軽減できる。
【００１３】
【発明の実施の形態】以下、本発明を具体化した実施の
一形態を図１〜図２２に従って説明する。図１は論理シ
ミュレーションシステムを示し、同システムはセルライ
ブラリ作成装置１、ライブラリファイル７、ユーザー回
路作成装置８、回路データファイル９、信号データファ
イル１０及び論理シミュレーション装置１１を備える。
一形態を図１〜図２２に従って説明する。図１は論理シ
ミュレーションシステムを示し、同システムはセルライ
ブラリ作成装置１、ライブラリファイル７、ユーザー回
路作成装置８、回路データファイル９、信号データファ
イル１０及び論理シミュレーション装置１１を備える。
【００１４】セルライブラリ作成装置１は、真理値表展
開装置２、ネット記述展開装置３、及びデータベース作
成装置４を備える。真理値表展開装置２は種々のセルと
しての真理値表モデル５を入力し、データベース作成装
置４が扱うことのできる表現の真理値表モデルに変換す
る。真理値表モデルとは当該セルの機能を入力信号及び
出力信号のパターンで表現したものであり、例えば図５
〜図７に示す真理値表モデル４０，４１，４２がある。
開装置２、ネット記述展開装置３、及びデータベース作
成装置４を備える。真理値表展開装置２は種々のセルと
しての真理値表モデル５を入力し、データベース作成装
置４が扱うことのできる表現の真理値表モデルに変換す
る。真理値表モデルとは当該セルの機能を入力信号及び
出力信号のパターンで表現したものであり、例えば図５
〜図７に示す真理値表モデル４０，４１，４２がある。
【００１５】図５の真理値表モデル４０はメモリ機能
（図には明示されていない）を有するセルであり、入力
ピンＣＫの信号値に信号値の変化を示すエッジ信号が使
用されている。図６の真理値表モデル４１もメモリ機能
（図には明示されていない）を有するセルであり、入力
ピンＣＫの信号値にエッジ信号が使用されている。図７
の真理値表モデル４２もメモリ機能（図には明示されて
いない）を有するセルであり、新たな入力信号値に対し
て出力ピンＱの信号値が前の出力値を参照している。
（図には明示されていない）を有するセルであり、入力
ピンＣＫの信号値に信号値の変化を示すエッジ信号が使
用されている。図６の真理値表モデル４１もメモリ機能
（図には明示されていない）を有するセルであり、入力
ピンＣＫの信号値にエッジ信号が使用されている。図７
の真理値表モデル４２もメモリ機能（図には明示されて
いない）を有するセルであり、新たな入力信号値に対し
て出力ピンＱの信号値が前の出力値を参照している。
【００１６】ネット記述展開装置３は、種々のセルとし
てのネット記述モデル６を入力し、データベース作成装
置４が扱うことのできる表現のネット記述モデルに変換
する。ネット記述モデルとは使用する素子及び素子間を
接続するネット情報で表現したものである。
てのネット記述モデル６を入力し、データベース作成装
置４が扱うことのできる表現のネット記述モデルに変換
する。ネット記述モデルとは使用する素子及び素子間を
接続するネット情報で表現したものである。
【００１７】データベース作成装置４は真理値表展開装
置２によって変換された真理値表モデルとネット記述展
開装置３によって変換されたネット記述モデルとを入力
してデータベース化し、ライブラリファイル７にセルラ
イブラリとして登録する。
置２によって変換された真理値表モデルとネット記述展
開装置３によって変換されたネット記述モデルとを入力
してデータベース化し、ライブラリファイル７にセルラ
イブラリとして登録する。
【００１８】ユーザー回路作成装置８は、ユーザー論理
回路データ（ユーザーによって作成されたネットリス
ト）に基づいてライブラリファイル７から指定されてい
るセルのデータを読み混んでセルレイアウトを行うとと
もに、セル間配線を行って回路データを作成する。作成
されたユーザー回路データは回路ファイル９に登録され
る。
回路データ（ユーザーによって作成されたネットリス
ト）に基づいてライブラリファイル７から指定されてい
るセルのデータを読み混んでセルレイアウトを行うとと
もに、セル間配線を行って回路データを作成する。作成
されたユーザー回路データは回路ファイル９に登録され
る。
【００１９】そして、論理シミュレーション装置１１
は、回路データファイル９からユーザー回路データを読
み込むとともに、信号データファイル１０からテストパ
ターンデータを読み込む。読み込んだユーザー回路デー
タに真理値表モデルが使用されている場合には論理シミ
ュレーション装置１１はライブラリファイル７から当該
真理値表モデルを読み込む。論理シミュレーション装置
１１はこれらのデータに基づいて論理シミュレーション
を行うことによって、ユーザー回路の動作が期待値と一
致するかどうかを検証する。
は、回路データファイル９からユーザー回路データを読
み込むとともに、信号データファイル１０からテストパ
ターンデータを読み込む。読み込んだユーザー回路デー
タに真理値表モデルが使用されている場合には論理シミ
ュレーション装置１１はライブラリファイル７から当該
真理値表モデルを読み込む。論理シミュレーション装置
１１はこれらのデータに基づいて論理シミュレーション
を行うことによって、ユーザー回路の動作が期待値と一
致するかどうかを検証する。
【００２０】次に、真理値表展開装置２を詳細に説明す
る。図２に示すように、真理値表展開装置２は、真理値
表入力部２１、エッジ入力判定部２２、第１のメモリ追
加部２３、有効エッジ分離部２４、無効エッジ分離部２
５、レベル合成部２６、自出力参照判定部２７、第２の
メモリ追加部２８、真理値表作成部２９、及び省略記述
展開部３０を備える。
る。図２に示すように、真理値表展開装置２は、真理値
表入力部２１、エッジ入力判定部２２、第１のメモリ追
加部２３、有効エッジ分離部２４、無効エッジ分離部２
５、レベル合成部２６、自出力参照判定部２７、第２の
メモリ追加部２８、真理値表作成部２９、及び省略記述
展開部３０を備える。
【００２１】真理値表入力部２１は真理値表モデルを入
力し、その入力した真理値表モデルを図１２に示す内部
表現パターン５５に従って変換する。図１２の内部表現
パターン５５において、Ａ，Ｂ，Ｃは入力ピンを示し、
Ｍはメモリを示し、Ｑは出力ピンを示す。０，１，Ｘは
信号値（レベル）を示す。Ｘは０又は１である。＊は
０，１，Ｘの任意の信号値を示す。［０１］はエッジ信
号の表現を示し、括弧内の左側が変化前の信号値であ
り、右側が変化後の信号値である。＝は出力変化なしを
示す。（Ｂ）は括弧内のピンの信号値を示し、（＠Ｂ）
は括弧内のピンの信号値を反転した信号値を示す。
力し、その入力した真理値表モデルを図１２に示す内部
表現パターン５５に従って変換する。図１２の内部表現
パターン５５において、Ａ，Ｂ，Ｃは入力ピンを示し、
Ｍはメモリを示し、Ｑは出力ピンを示す。０，１，Ｘは
信号値（レベル）を示す。Ｘは０又は１である。＊は
０，１，Ｘの任意の信号値を示す。［０１］はエッジ信
号の表現を示し、括弧内の左側が変化前の信号値であ
り、右側が変化後の信号値である。＝は出力変化なしを
示す。（Ｂ）は括弧内のピンの信号値を示し、（＠Ｂ）
は括弧内のピンの信号値を反転した信号値を示す。
【００２２】エッジ入力判定部２２は、図３に示すよう
にエッジ入力を持つ真理値表モデルを入力する処理３１
を行う。第１のメモリ追加部２３はエッジ入力判定部２
１によって真理値表モデルにエッジ信号があると判定さ
れると、図３に示すようにメモリを追加する処理を行
う。この場合、原則として出力ピン１つに対して１つの
メモリを追加する。
にエッジ入力を持つ真理値表モデルを入力する処理３１
を行う。第１のメモリ追加部２３はエッジ入力判定部２
１によって真理値表モデルにエッジ信号があると判定さ
れると、図３に示すようにメモリを追加する処理を行
う。この場合、原則として出力ピン１つに対して１つの
メモリを追加する。
【００２３】有効エッジ分離部２４はエッジ信号の入力
に基づいて出力の信号値が変化する有効エッジの場合、
図３に示すようにエッジ信号を変化前のレベル信号と変
化後のレベル信号との２つの入力論理に変換する有効エ
ッジの分離処理３３を行い、有効エッジ変換論理３３Ａ
を作成する。
に基づいて出力の信号値が変化する有効エッジの場合、
図３に示すようにエッジ信号を変化前のレベル信号と変
化後のレベル信号との２つの入力論理に変換する有効エ
ッジの分離処理３３を行い、有効エッジ変換論理３３Ａ
を作成する。
【００２４】図８はエッジ信号が有効エッジである場合
の変換原理を示す。まず、真理値表モデル５０にエッジ
信号があるために、メモリ追加部２３によってメモリが
追加された真理値表モデル５０Ａが作成される。立ち上
がりのエッジ信号によって出力がＨに変化しているた
め、有効エッジ分離部２４によって、変化前のレベル信
号「Ｌ」と変化後のレベル信号「Ｈ」との２つの入力論
理に変換される。この場合、変化前のレベル信号「Ｌ」
に対して、メモリには真理値表モデル５０の出力である
「Ｈ」が設定され、出力には「不変」が設定される。変
化後のレベル信号「Ｈ」に対して、メモリには「不変」
が設定され、出力にはメモリの値である「Ｈ」が設定さ
れる。
の変換原理を示す。まず、真理値表モデル５０にエッジ
信号があるために、メモリ追加部２３によってメモリが
追加された真理値表モデル５０Ａが作成される。立ち上
がりのエッジ信号によって出力がＨに変化しているた
め、有効エッジ分離部２４によって、変化前のレベル信
号「Ｌ」と変化後のレベル信号「Ｈ」との２つの入力論
理に変換される。この場合、変化前のレベル信号「Ｌ」
に対して、メモリには真理値表モデル５０の出力である
「Ｈ」が設定され、出力には「不変」が設定される。変
化後のレベル信号「Ｈ」に対して、メモリには「不変」
が設定され、出力にはメモリの値である「Ｈ」が設定さ
れる。
【００２５】図１１はエッジ信号が有効エッジである場
合の変換原理を示す。まず、真理値表モデル５３にエッ
ジ信号があるために、メモリ追加部２３によってメモリ
が追加された真理値表モデル５３Ａが作成される。この
場合、出力１と出力２との２つの出力ピンがあるが、出
力１，２は共に入力を参照しているため、メモリは１つ
のみ追加される。立ち上がりのエッジ信号によって出力
が入力の値に変化しているため、有効エッジ分離部２４
によって、変化前のレベル信号「Ｌ」と変化後のレベル
信号「Ｈ」との２つの入力論理に変換される。この場
合、変化前のレベル信号「Ｌ」に対して、メモリには真
理値表モデル５３の出力である「入力」が設定され、出
力には「不変」が設定される。変化後のレベル信号
「Ｈ」に対して、メモリには「不変」が設定され、出力
にはメモリの値である「入力」が設定される。
合の変換原理を示す。まず、真理値表モデル５３にエッ
ジ信号があるために、メモリ追加部２３によってメモリ
が追加された真理値表モデル５３Ａが作成される。この
場合、出力１と出力２との２つの出力ピンがあるが、出
力１，２は共に入力を参照しているため、メモリは１つ
のみ追加される。立ち上がりのエッジ信号によって出力
が入力の値に変化しているため、有効エッジ分離部２４
によって、変化前のレベル信号「Ｌ」と変化後のレベル
信号「Ｈ」との２つの入力論理に変換される。この場
合、変化前のレベル信号「Ｌ」に対して、メモリには真
理値表モデル５３の出力である「入力」が設定され、出
力には「不変」が設定される。変化後のレベル信号
「Ｈ」に対して、メモリには「不変」が設定され、出力
にはメモリの値である「入力」が設定される。
【００２６】無効エッジ分離部２５はエッジ信号の入力
に基づいて出力の信号値が変化しない無効エッジの場
合、図３に示すようにエッジ信号を変化前のレベル信号
と変化後のレベル信号との２つの入力論理に変換する無
効エッジの分離処理３４を行い、無効エッジ変換論理３
４Ａを作成する。
に基づいて出力の信号値が変化しない無効エッジの場
合、図３に示すようにエッジ信号を変化前のレベル信号
と変化後のレベル信号との２つの入力論理に変換する無
効エッジの分離処理３４を行い、無効エッジ変換論理３
４Ａを作成する。
【００２７】図９はエッジ信号が無効エッジである場合
の変換原理を示す。まず、真理値表モデル５１にエッジ
信号があるために、メモリ追加部２３によってメモリが
追加された真理値表モデル５１Ａが作成される。立ち下
がりのエッジ信号によって出力が不変であるため、無効
エッジ分離部２５によって、変化前のレベル信号「Ｈ」
と変化後のレベル信号「Ｌ」との２つの入力論理に変換
される。この場合、変化前のレベル信号「Ｈ」に対し
て、メモリには真理値表モデル５１の出力である「不
変」が設定され、出力には「不変」が設定される。変化
後のレベル信号「Ｌ」に対して、メモリには「不変」が
設定され、出力にはメモリの値である「不変」が設定さ
れる。
の変換原理を示す。まず、真理値表モデル５１にエッジ
信号があるために、メモリ追加部２３によってメモリが
追加された真理値表モデル５１Ａが作成される。立ち下
がりのエッジ信号によって出力が不変であるため、無効
エッジ分離部２５によって、変化前のレベル信号「Ｈ」
と変化後のレベル信号「Ｌ」との２つの入力論理に変換
される。この場合、変化前のレベル信号「Ｈ」に対し
て、メモリには真理値表モデル５１の出力である「不
変」が設定され、出力には「不変」が設定される。変化
後のレベル信号「Ｌ」に対して、メモリには「不変」が
設定され、出力にはメモリの値である「不変」が設定さ
れる。
【００２８】レベル合成部２６は、図３に示すように有
効エッジ変換論理３３Ａと無効エッジ変換論理３４Ａと
をこの順で合成するレベル信号の合成処理３５を行い、
レベル入力のみの真理値表３５Ａを作成する。
効エッジ変換論理３３Ａと無効エッジ変換論理３４Ａと
をこの順で合成するレベル信号の合成処理３５を行い、
レベル入力のみの真理値表３５Ａを作成する。
【００２９】自出力参照判定部２７は、図４に示すよう
に自出力値の参照を持つ真理値表モデルを入力する処理
３６を行う。第２のメモリ追加部２８は、図４に示すよ
うにメモリを追加する処理を行う。この場合、原則とし
て出力ピン１つに対して１つのメモリを追加する。
に自出力値の参照を持つ真理値表モデルを入力する処理
３６を行う。第２のメモリ追加部２８は、図４に示すよ
うにメモリを追加する処理を行う。この場合、原則とし
て出力ピン１つに対して１つのメモリを追加する。
【００３０】真理値表作成部２９は、図４に示すように
メモリ追加による真理値表変換処理３８を行い、メモリ
追加後の真理値表３８Ａを作成する。図１０は真理値表
作成部２９の変換原理を示す。まず、真理値表モデル５
２の出力に自出力値の参照を持つために、メモリ追加部
２８によってメモリが追加された真理値表モデル５２Ａ
が作成される。真理値表作成部２９によって、真理値表
モデル５２Ａのメモリ及び出力にはメモリの値が設定さ
れる。
メモリ追加による真理値表変換処理３８を行い、メモリ
追加後の真理値表３８Ａを作成する。図１０は真理値表
作成部２９の変換原理を示す。まず、真理値表モデル５
２の出力に自出力値の参照を持つために、メモリ追加部
２８によってメモリが追加された真理値表モデル５２Ａ
が作成される。真理値表作成部２９によって、真理値表
モデル５２Ａのメモリ及び出力にはメモリの値が設定さ
れる。
【００３１】省略記述展開部３０は省略されたエッジ信
号の無効エッジに該当する出力不変のパターン群を生成
する。さて、図５に示す真理値表モデル４０が真理値表
展開装置２に入力されると、この真理値表モデル４０は
図１２に示す内部表現パターン５５に従って、図１３に
示す真理値表モデル５６に変換される。真理値表モデル
５６の３つ目のパターン５６Ａ及び４つ目のパターン５
６Ｂには有効エッジがあるため、図１４に示すように入
力側及び出力側にメモリＭｑが追加されたパターン群５
７が生成される。
号の無効エッジに該当する出力不変のパターン群を生成
する。さて、図５に示す真理値表モデル４０が真理値表
展開装置２に入力されると、この真理値表モデル４０は
図１２に示す内部表現パターン５５に従って、図１３に
示す真理値表モデル５６に変換される。真理値表モデル
５６の３つ目のパターン５６Ａ及び４つ目のパターン５
６Ｂには有効エッジがあるため、図１４に示すように入
力側及び出力側にメモリＭｑが追加されたパターン群５
７が生成される。
【００３２】３つ目のパターン５６Ａは変化前のレベル
信号「０」の入力論理５７Ａ１と、変化後のレベル信号
「１」の入力論理５７Ａ２との２つの入力論理に変換さ
れる。入力論理５７Ａ１においてメモリＭｑの変化前の
値については全ての信号値＊が対象となるように設定さ
れ、メモリＭｑの変化後の値については出力Ｑに出力さ
れるべき値（この場合０）を設定する。入力論理５７Ａ
２においてメモリＭｑの変化後の値を出力Ｑに出力する
ことにより、有効エッジの分離ができる。
信号「０」の入力論理５７Ａ１と、変化後のレベル信号
「１」の入力論理５７Ａ２との２つの入力論理に変換さ
れる。入力論理５７Ａ１においてメモリＭｑの変化前の
値については全ての信号値＊が対象となるように設定さ
れ、メモリＭｑの変化後の値については出力Ｑに出力さ
れるべき値（この場合０）を設定する。入力論理５７Ａ
２においてメモリＭｑの変化後の値を出力Ｑに出力する
ことにより、有効エッジの分離ができる。
【００３３】４つ目のパターン５６Ｂは変化前のレベル
信号「１」の入力論理５７Ｂ１と、変化後のレベル信号
「０」の入力論理５７Ｂ２との２つの入力論理に変換さ
れる。入力論理５７Ｂ１においてメモリＭｑの変化前の
値については全ての信号値＊が対象となるように設定さ
れ、メモリＭｑの変化後の値については出力Ｑに出力さ
れるべき値（この場合１）を設定する。入力論理５７Ｂ
２においてメモリＭｑの変化後の値を出力Ｑに出力する
ことにより、有効エッジの分離ができる。
信号「１」の入力論理５７Ｂ１と、変化後のレベル信号
「０」の入力論理５７Ｂ２との２つの入力論理に変換さ
れる。入力論理５７Ｂ１においてメモリＭｑの変化前の
値については全ての信号値＊が対象となるように設定さ
れ、メモリＭｑの変化後の値については出力Ｑに出力さ
れるべき値（この場合１）を設定する。入力論理５７Ｂ
２においてメモリＭｑの変化後の値を出力Ｑに出力する
ことにより、有効エッジの分離ができる。
【００３４】また、パターン群５７においてエッジ入力
が行われるときには、入力ピンＰＲ，ＣＬは固定的な値
であることが分かるため、図１５に示すように省略され
たエッジ信号の無効エッジに該当する出力不変のパター
ン群５８が生成される。これは本形態において省略パタ
ーンの出力はＸを設定するルールを持っているためであ
り、エッジの省略部分のパターンである。
が行われるときには、入力ピンＰＲ，ＣＬは固定的な値
であることが分かるため、図１５に示すように省略され
たエッジ信号の無効エッジに該当する出力不変のパター
ン群５８が生成される。これは本形態において省略パタ
ーンの出力はＸを設定するルールを持っているためであ
り、エッジの省略部分のパターンである。
【００３５】なお、図１３における真理値表モデル５６
のエッジを含まない２つのパターンと、図１４に示すパ
ターン群５７と図１５に示す出力不変パターン群５８と
をこの順を以て合成することにより、図１６に示す真理
値表モデル５９が作成される。
のエッジを含まない２つのパターンと、図１４に示すパ
ターン群５７と図１５に示す出力不変パターン群５８と
をこの順を以て合成することにより、図１６に示す真理
値表モデル５９が作成される。
【００３６】この真理値表モデル５９をデータベース化
して論理シミュレーション装置１１に入力することによ
って、エッジ信号を持つ真理値表モデルをシミュレーシ
ョンすることができる。
して論理シミュレーション装置１１に入力することによ
って、エッジ信号を持つ真理値表モデルをシミュレーシ
ョンすることができる。
【００３７】図１７は図６に示す真理値表モデル４１を
図１２に示す内部表現パターン５５に従って変換した真
理値表モデル６０を示す。真理値表モデル６０のパター
ンには有効エッジがあるため、図１８に示すように入力
側及び出力側にメモリＭｓが追加されたパターン群６１
が生成される。パターン群６１は、変化前のレベル信号
「０」の入力論理６１Ａ１と、変化後のレベル信号
「１」の入力論理６１Ａ２との２つの入力論理からな
る。入力論理６１Ａ１においてメモリＭｓの変化前の値
については全ての信号値＊が対象となるように設定さ
れ、メモリＭｓの変化後の値については出力ＥＱに出力
されるべき値（この場合Ｓ）を設定する。入力論理６１
Ａ２においてメモリＭｓの変化後の値を出力ＥＱに出力
し、メモリＭｓの変化後の値を反転した値を出力ＸＱに
出力することにより、有効エッジの分離ができる。
図１２に示す内部表現パターン５５に従って変換した真
理値表モデル６０を示す。真理値表モデル６０のパター
ンには有効エッジがあるため、図１８に示すように入力
側及び出力側にメモリＭｓが追加されたパターン群６１
が生成される。パターン群６１は、変化前のレベル信号
「０」の入力論理６１Ａ１と、変化後のレベル信号
「１」の入力論理６１Ａ２との２つの入力論理からな
る。入力論理６１Ａ１においてメモリＭｓの変化前の値
については全ての信号値＊が対象となるように設定さ
れ、メモリＭｓの変化後の値については出力ＥＱに出力
されるべき値（この場合Ｓ）を設定する。入力論理６１
Ａ２においてメモリＭｓの変化後の値を出力ＥＱに出力
し、メモリＭｓの変化後の値を反転した値を出力ＸＱに
出力することにより、有効エッジの分離ができる。
【００３８】また、図１９に示すように省略されたエッ
ジ信号の無効エッジに該当する出力不変のパターン群６
２が生成される。図１８に示すパターン群６１と図１９
に示す出力不変パターン群６２とをこの順を以て合成す
ることにより、図２０に示す真理値表モデル６３が作成
される。
ジ信号の無効エッジに該当する出力不変のパターン群６
２が生成される。図１８に示すパターン群６１と図１９
に示す出力不変パターン群６２とをこの順を以て合成す
ることにより、図２０に示す真理値表モデル６３が作成
される。
【００３９】この例においては、出力が２つ存在するに
も関わらず、２つの出力の信号値が同じ入力の信号値に
よって決まるため、追加するメモリが１つで済み、メモ
リの増加を抑制できる。
も関わらず、２つの出力の信号値が同じ入力の信号値に
よって決まるため、追加するメモリが１つで済み、メモ
リの増加を抑制できる。
【００４０】図２１は図７に示す真理値表モデル４２を
図１２に示す内部表現パターン５５に従って変換した真
理値表モデル６５を示す。真理値表モデル６５のパター
ンには自出力値の参照があるため、図２２に示すように
入力側及び出力側にメモリＭｑが追加された真理値表モ
デル６６が作成される。各パターンにおいてメモリＭｑ
の変化前の値については全ての信号値＊が対象となるよ
うに設定され、出力Ｑ及びメモリＭｑの変化後の値には
メモリＭｑの変化前の値が設定される。
図１２に示す内部表現パターン５５に従って変換した真
理値表モデル６５を示す。真理値表モデル６５のパター
ンには自出力値の参照があるため、図２２に示すように
入力側及び出力側にメモリＭｑが追加された真理値表モ
デル６６が作成される。各パターンにおいてメモリＭｑ
の変化前の値については全ての信号値＊が対象となるよ
うに設定され、出力Ｑ及びメモリＭｑの変化後の値には
メモリＭｑの変化前の値が設定される。
【００４１】この真理値表モデル６６をデータベース化
して論理シミュレーション装置１１に入力することによ
って、自出力値を参照する真理値表モデルをシミュレー
ションすることができる。
して論理シミュレーション装置１１に入力することによ
って、自出力値を参照する真理値表モデルをシミュレー
ションすることができる。
【００４２】
【発明の効果】以上詳述したように、本発明は、メモリ
の自動追加によって前の出力値を保持するためのメモリ
を真理値表モデルから省略することができ、また、エッ
ジ信号き展開により入力する真理値表モデルに直接エッ
ジ信号を表現できるようになり、セル設計者の負荷を軽
減できる。
の自動追加によって前の出力値を保持するためのメモリ
を真理値表モデルから省略することができ、また、エッ
ジ信号き展開により入力する真理値表モデルに直接エッ
ジ信号を表現できるようになり、セル設計者の負荷を軽
減できる。
【００４３】また、エッジ信号入力を展開しレベル信号
入力のみの真理値表モデルを作成した上でデータベース
化することによってエッジ信号を扱えない論理シミュレ
ーション装置でも、エッジ信号を持つ真理値表モデルを
シミュレーションすることができる。
入力のみの真理値表モデルを作成した上でデータベース
化することによってエッジ信号を扱えない論理シミュレ
ーション装置でも、エッジ信号を持つ真理値表モデルを
シミュレーションすることができる。
【図１】本発明を具体化した論理シミュレーションシス
テムの構成図
テムの構成図
【図２】実施の一形態の真理値表展開装置を示すブロッ
ク図
ク図
【図３】エッジ信号のレベル信号への変換処理を示すフ
ロー図
ロー図
【図４】真理値表のメモリ追加処理を示すフロー図
【図５】真理値表モデルを示す説明図
【図６】真理値表モデルを示す説明図
【図７】真理値表モデルを示す説明図
【図８】有効エッジの分離を示す原理図
【図９】無効エッジの分離を示す原理図
【図１０】メモリ追加による真理値表の変換を示す原理
図
図
【図１１】メモリ数の適正化を示す原理図
【図１２】内部表現パターンを示す説明図
【図１３】図５の真理値表の内部表現パターンの真理値
表モデル
表モデル
【図１４】有効エッジの分離を示す説明図
【図１５】無効エッジの分離を示す説明図
【図１６】変換された真理値表モデルを示す説明図
【図１７】図６の真理値表の内部表現パターンの真理値
表モデル
表モデル
【図１８】有効エッジの分離を示す説明図
【図１９】無効エッジの分離を示す説明図
【図２０】変換された真理値表モデルを示す説明図
【図２１】図７の真理値表の内部表現パターンの真理値
表モデル
表モデル
【図２２】変換された真理値表モデルを示す説明図
２ 真理値表展開装置 ２１ エッジ入力判定部 ２３，２８ メモリ追加部 ２４ 有効エッジ分離部 ２５ 無効エッジ分離部 ２６ レベル合成部 ２７ 自出力参照判定部 ２９ 真理値表作成部 ３０ 省略記述展開部
Claims (2)
- 【請求項１】 機能が入力信号及び出力信号のパターン
で表現された真理値表モデルからなるセルを入力し、入
力信号に表されたエッジ信号を含むパターンについてメ
モリを追加し、前記エッジ信号を含むパターンを２つの
レベル信号入力のパターンに展開し、真理値表モデルに
おけるすべてのパターンをレベル信号入力のパターンに
した後にデータベース化するようにしたセルライブラリ
作成方法。 - 【請求項２】 機能が入力信号及び出力信号のパターン
で表現された真理値表モデルからなるセルを入力し、新
たな入力信号値に対して少なくとも１つの出力信号値が
前の出力値を参照するパターンについてメモリを追加し
た後にデータベース化するようにしたセルライブラリ作
成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8061320A JPH09251483A (ja) | 1996-03-18 | 1996-03-18 | セルライブラリ作成方法 |
| US08/811,529 US6035112A (en) | 1996-03-18 | 1997-03-04 | Cell library generating method and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8061320A JPH09251483A (ja) | 1996-03-18 | 1996-03-18 | セルライブラリ作成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09251483A true JPH09251483A (ja) | 1997-09-22 |
Family
ID=13167739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8061320A Pending JPH09251483A (ja) | 1996-03-18 | 1996-03-18 | セルライブラリ作成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6035112A (ja) |
| JP (1) | JPH09251483A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8069026B2 (en) | 2007-02-13 | 2011-11-29 | Fujitsu Limited | Clock gating analyzing apparatus, clock gating analyzing method, and computer product |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2384877B (en) * | 2002-02-01 | 2004-12-15 | Micron Technology Inc | System and method for generating high-quality libraries |
| CN101526967B (zh) * | 2008-03-07 | 2011-08-03 | 北京芯慧同用微电子技术有限责任公司 | 一种标准单元库的设计方法和装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416719A (en) * | 1992-12-17 | 1995-05-16 | Vlsi Technology, Inc. | Computerized generation of truth tables for sequential and combinatorial cells |
-
1996
- 1996-03-18 JP JP8061320A patent/JPH09251483A/ja active Pending
-
1997
- 1997-03-04 US US08/811,529 patent/US6035112A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8069026B2 (en) | 2007-02-13 | 2011-11-29 | Fujitsu Limited | Clock gating analyzing apparatus, clock gating analyzing method, and computer product |
Also Published As
| Publication number | Publication date |
|---|---|
| US6035112A (en) | 2000-03-07 |
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Legal Events
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050830 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051031 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051129 |
|
| RD04 | Notification of resignation of power of attorney |
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