JPH06274568A - 階層図形データの展開方法 - Google Patents
階層図形データの展開方法Info
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- JPH06274568A JPH06274568A JP5060772A JP6077293A JPH06274568A JP H06274568 A JPH06274568 A JP H06274568A JP 5060772 A JP5060772 A JP 5060772A JP 6077293 A JP6077293 A JP 6077293A JP H06274568 A JPH06274568 A JP H06274568A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】階層図形データの展開方法に係り、ユーザマク
ロの情報をポインタによって残すことにより、展開履歴
を明確化するとともに、余分なファイルをなくして展開
処理後における種々の処理の実行時間を短縮化するこ
と。 【構成】展開論理ファイル５の中間テーブル２７にはト
ップマクロＣＨＩＰ、ユーザマクロＡ，Ｂの情報が格納
されるとともに、マクロ毎にパラメータ情報が格納され
る。セルテーブル２８には基本論理セルＣ，Ｄ，Ｅ，Ｆ
が格納される。各マクロＣＨＩＰ，Ａ，Ｂ同士、又はセ
ル同士、マクロとセルとは、上下階層ポインタ、又は同
一階層ポインタにより連結される。ポインタ構造によっ
てマクロＡ，Ｂを取り巻く上下階層関係と、同一階層関
係を同時に明確化できる。
ロの情報をポインタによって残すことにより、展開履歴
を明確化するとともに、余分なファイルをなくして展開
処理後における種々の処理の実行時間を短縮化するこ
と。 【構成】展開論理ファイル５の中間テーブル２７にはト
ップマクロＣＨＩＰ、ユーザマクロＡ，Ｂの情報が格納
されるとともに、マクロ毎にパラメータ情報が格納され
る。セルテーブル２８には基本論理セルＣ，Ｄ，Ｅ，Ｆ
が格納される。各マクロＣＨＩＰ，Ａ，Ｂ同士、又はセ
ル同士、マクロとセルとは、上下階層ポインタ、又は同
一階層ポインタにより連結される。ポインタ構造によっ
てマクロＡ，Ｂを取り巻く上下階層関係と、同一階層関
係を同時に明確化できる。
Description
【０００１】
【産業上の利用分野】本発明は階層図形データの展開方
法に係り、詳しくは特に半導体集積回路のＣＡＤシステ
ムにおいてのフロントエンドＣＡＤツールにおける最適
な論理情報管理方法に関する。
法に係り、詳しくは特に半導体集積回路のＣＡＤシステ
ムにおいてのフロントエンドＣＡＤツールにおける最適
な論理情報管理方法に関する。
【０００２】
【従来の技術】従来、半導体集積回路を設計する場合、
図６に示すように半導体集積回路をある機能単位（以
下、マクロという）に分割してその機能単位で設計を行
い、階層ネットリスト１１を作成する。表１は一例の階
層ネットリストを示している。この階層ネットリストで
はトップマクロとしてチップＣＨＩＰが定義され、その
下位階層としてユーザマクロＡ，Ｂと、基本論理セルＣ
とが定義されている。
図６に示すように半導体集積回路をある機能単位（以
下、マクロという）に分割してその機能単位で設計を行
い、階層ネットリスト１１を作成する。表１は一例の階
層ネットリストを示している。この階層ネットリストで
はトップマクロとしてチップＣＨＩＰが定義され、その
下位階層としてユーザマクロＡ，Ｂと、基本論理セルＣ
とが定義されている。
【０００３】
【表１】
【０００４】この後、この階層ネットリストからマクロ
毎の論理ファイルを作成し、トップマクロ、ユーザマク
ロ毎の論理ファイル１２を作成する。そして、各論理フ
ァイル１２を半導体チップ上に平面的に展開することに
より展開論理ファイル１３を作成し、最終的な半導体集
積回路を完成させる。
毎の論理ファイルを作成し、トップマクロ、ユーザマク
ロ毎の論理ファイル１２を作成する。そして、各論理フ
ァイル１２を半導体チップ上に平面的に展開することに
より展開論理ファイル１３を作成し、最終的な半導体集
積回路を完成させる。
【０００５】図７は表１に示す階層ネットリストを半導
体チップ１４上に展開した状態を示し、図８はそのとき
の展開論理ファイル１５を示している。展開論理ファイ
ル１５はトップマクロテーブル１６、セルテーブル１
７、セルピンテーブル１８及びネットテーブル１９によ
り構成されている。トップマクロテーブル１６にはチッ
プＣＨＩＰの情報、例えば、外見、入力レベルに対する
出力レベル等の情報が格納されている。
体チップ１４上に展開した状態を示し、図８はそのとき
の展開論理ファイル１５を示している。展開論理ファイ
ル１５はトップマクロテーブル１６、セルテーブル１
７、セルピンテーブル１８及びネットテーブル１９によ
り構成されている。トップマクロテーブル１６にはチッ
プＣＨＩＰの情報、例えば、外見、入力レベルに対する
出力レベル等の情報が格納されている。
【０００６】セルテーブル１７には使用されている基本
論理セルＣ，Ｄ，Ｅ，Ｆが格納されている。基本論理セ
ルＤはユーザマクロＡで使用されているセルであり、基
本論理セルＥ，ＦはユーザマクロＢで使用されているセ
ルである。基本論理セルＣは上下階層ポインタ１６ａに
よりチップＣＨＩＰに連結されている。各基本セルＣ〜
Ｆは同一階層ポインタ１７ａ〜１７ｃにより連結されて
いる。
論理セルＣ，Ｄ，Ｅ，Ｆが格納されている。基本論理セ
ルＤはユーザマクロＡで使用されているセルであり、基
本論理セルＥ，ＦはユーザマクロＢで使用されているセ
ルである。基本論理セルＣは上下階層ポインタ１６ａに
よりチップＣＨＩＰに連結されている。各基本セルＣ〜
Ｆは同一階層ポインタ１７ａ〜１７ｃにより連結されて
いる。
【０００７】セルピンテーブル１８には使用されている
入出力ピンＤ１，Ｄ２，Ｅ３，Ｅ４，Ｆ５，Ｆ６，Ｃ
７，Ｃ８，ＣＨ１４，ＣＨ１５，ＣＨ１６，ＣＨ１７が
格納されている。ＣＨ１４，ＣＨ１５，ＣＨ１６，ＣＨ
１７は半導体チップ１４の入出力ピンであり、ネットリ
ストでは「ＣＨ」は「．」で表記されている。ネットテ
ーブル１９には入出力ピンを接続するネットＮ１〜Ｎ５
が格納されている。
入出力ピンＤ１，Ｄ２，Ｅ３，Ｅ４，Ｆ５，Ｆ６，Ｃ
７，Ｃ８，ＣＨ１４，ＣＨ１５，ＣＨ１６，ＣＨ１７が
格納されている。ＣＨ１４，ＣＨ１５，ＣＨ１６，ＣＨ
１７は半導体チップ１４の入出力ピンであり、ネットリ
ストでは「ＣＨ」は「．」で表記されている。ネットテ
ーブル１９には入出力ピンを接続するネットＮ１〜Ｎ５
が格納されている。
【０００８】このように、展開された論理情報は、階層
構造を持たないばかりでなく、中間階層（ユーザマクロ
Ａ，Ｂ）からの展開履歴を持たない、基本論理セルＣ，
Ｄ，Ｅ，Ｆ（最下位層）のみで構成された厚みのない平
面構造である。
構造を持たないばかりでなく、中間階層（ユーザマクロ
Ａ，Ｂ）からの展開履歴を持たない、基本論理セルＣ，
Ｄ，Ｅ，Ｆ（最下位層）のみで構成された厚みのない平
面構造である。
【０００９】このように、従来の展開論理ファイルは、
それ自体１つの独立したマクロとなり、展開する以前の
各ユーザマクロとはなんら関係を持たないものとなる。
また、従来の展開論理ファイルには最下位層のセルレベ
ルしか存在しなかった。すなわち、例えば、図９に示す
ように、半導体チップ２１上には階層ネットリストで存
在したＩ／Ｏ（入出力）マクロ２２〜２４は存在しなく
なり、基本論理セルＧ，Ｈ，Ｉ，Ｊのみが存在する。そ
のため、回路の試験規格番号のように、本来マクロ単位
で存在するパラメータは展開論理ファイルとは別のファ
イルでしか持たせることができなかった。図１０はＩ／
Ｏ（入出力）マクロに対する電流規格値等のテスト時に
用いるパラメータを表す試験規格ファイル２５を示して
いる。
それ自体１つの独立したマクロとなり、展開する以前の
各ユーザマクロとはなんら関係を持たないものとなる。
また、従来の展開論理ファイルには最下位層のセルレベ
ルしか存在しなかった。すなわち、例えば、図９に示す
ように、半導体チップ２１上には階層ネットリストで存
在したＩ／Ｏ（入出力）マクロ２２〜２４は存在しなく
なり、基本論理セルＧ，Ｈ，Ｉ，Ｊのみが存在する。そ
のため、回路の試験規格番号のように、本来マクロ単位
で存在するパラメータは展開論理ファイルとは別のファ
イルでしか持たせることができなかった。図１０はＩ／
Ｏ（入出力）マクロに対する電流規格値等のテスト時に
用いるパラメータを表す試験規格ファイル２５を示して
いる。
【００１０】例えば、図９に示す半導体チップ２１にお
ける端子ｘに対する規格番号を試験規格ファイル２５か
ら取り出すとする。この場合、展開されたネットリスト
からセルＧにつながるセルＨをネットを辿って捜し出
す。そして、セルＧ，Ｈの組み合わせに基づいて、試験
規格ファイル２５から規格値「２０１」を取り出すとい
う面倒な方法を取っていた。
ける端子ｘに対する規格番号を試験規格ファイル２５か
ら取り出すとする。この場合、展開されたネットリスト
からセルＧにつながるセルＨをネットを辿って捜し出
す。そして、セルＧ，Ｈの組み合わせに基づいて、試験
規格ファイル２５から規格値「２０１」を取り出すとい
う面倒な方法を取っていた。
【００１１】また、従来の展開論理ファイルでは、図１
１に示すようにマクロＸが存在しなくなり、各基本論理
セルＫ，Ｌ及び各ネットのディレイ値（括弧付数字で示
す）しかなかった。そのため、シミュレーションは、基
本論理セルＫ，Ｌ毎のディレイ値を判別しながら行われ
ていた。
１に示すようにマクロＸが存在しなくなり、各基本論理
セルＫ，Ｌ及び各ネットのディレイ値（括弧付数字で示
す）しかなかった。そのため、シミュレーションは、基
本論理セルＫ，Ｌ毎のディレイ値を判別しながら行われ
ていた。
【００１２】
【発明が解決しようとする課題】ところが、現在では、
展開論理ファイルに対して、シミュレーションを容易に
実行するために冗長回路を追加したり、ネットの接続を
変更したりする等の処理を加えられることが頻繁に行わ
れている。これらの変更は半導体集積回路（展開論理フ
ァイル）の正当性を保ったままの状態で行われなければ
ならない。
展開論理ファイルに対して、シミュレーションを容易に
実行するために冗長回路を追加したり、ネットの接続を
変更したりする等の処理を加えられることが頻繁に行わ
れている。これらの変更は半導体集積回路（展開論理フ
ァイル）の正当性を保ったままの状態で行われなければ
ならない。
【００１３】本来ならば、これら回路の論理正当性のチ
ェックとして、図６に示すように展開論理ファイルをネ
ットリスト２０に戻す、いわゆる逆コンパイル法が有効
な手段となるべきである。ところが、図８に示す展開論
理ファイル１５をネットリストに戻すと、表２に示すよ
うに、中間階層のないベタな展開されたネットリストと
してしか生成されない。
ェックとして、図６に示すように展開論理ファイルをネ
ットリスト２０に戻す、いわゆる逆コンパイル法が有効
な手段となるべきである。ところが、図８に示す展開論
理ファイル１５をネットリストに戻すと、表２に示すよ
うに、中間階層のないベタな展開されたネットリストと
してしか生成されない。
【００１４】
【表２】
【００１５】従って、この展開されたネットリストと、
設計者が設計した表１に示す階層ネットリストとの比較
チェックが非常にむずかしかった。また、今日の回路の
大規模化に伴い、回路の論理正当性のチェックは困難に
なってきている。
設計者が設計した表１に示す階層ネットリストとの比較
チェックが非常にむずかしかった。また、今日の回路の
大規模化に伴い、回路の論理正当性のチェックは困難に
なってきている。
【００１６】また、従来の展開論理ファイルはチップ全
体が基本論理セル（ＡＮＤ回路やＯＲ回路等の論理最小
単位）の集まりで構成された平面構造であった。そのた
め、試験規格等、本来マクロ毎に持つべき情報を別ファ
イルで持ち、余分なファイルがのみがいたずらに増えて
いくシステムになっていた。このため、ファイルの増加
に伴うハード資源の不足、及びコストアップ、ファイル
のアクセスに時間が取られることによる処理速度の低下
を招いていた。また、プログラム実行時には必要なファ
イルを指定しなければならず、ユーザの負担の増加、及
びシステム管理の煩雑化を招いていた。
体が基本論理セル（ＡＮＤ回路やＯＲ回路等の論理最小
単位）の集まりで構成された平面構造であった。そのた
め、試験規格等、本来マクロ毎に持つべき情報を別ファ
イルで持ち、余分なファイルがのみがいたずらに増えて
いくシステムになっていた。このため、ファイルの増加
に伴うハード資源の不足、及びコストアップ、ファイル
のアクセスに時間が取られることによる処理速度の低下
を招いていた。また、プログラム実行時には必要なファ
イルを指定しなければならず、ユーザの負担の増加、及
びシステム管理の煩雑化を招いていた。
【００１７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、マクロ同士又は基本論
理セル同士もしくはマクロと基本論理セルとを上下階層
ポインタ又は同一階層ポインタによって残すことによ
り、展開履歴を明確化できることにある。
れたものであって、その目的は、マクロ同士又は基本論
理セル同士もしくはマクロと基本論理セルとを上下階層
ポインタ又は同一階層ポインタによって残すことによ
り、展開履歴を明確化できることにある。
【００１８】また、本発明の目的は、中間テーブルにユ
ーザマクロ毎の種々のパラメータ情報を格納することに
より、余分なファイルをなくして展開処理後における種
々の処理の実行時間を短縮化できることを目的とする。
ーザマクロ毎の種々のパラメータ情報を格納することに
より、余分なファイルをなくして展開処理後における種
々の処理の実行時間を短縮化できることを目的とする。
【００１９】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、各階層がマクロ又は基本論理セルで
定義された階層図形データを展開するに際し、最上位階
層のトップマクロ及び各ユーザマクロを中間テーブルに
格納し、使用されている各基本論理セルをセルテーブル
に格納する。使用されている入出力ピンをセルピンテー
ブルに格納し、入出力ピンを接続するネットをネットテ
ーブルに格納し、各ユーザマクロの入出力ピンを中間ピ
ンテーブルに格納する。中間テーブル及びセルテーブル
にはマクロ同士、又は基本論理セル同士、もしくはマク
ロと基本論理セルとを連結する上下階層ポインタ又は同
一階層ポインタを格納する構成とした。
め、第１の発明は、各階層がマクロ又は基本論理セルで
定義された階層図形データを展開するに際し、最上位階
層のトップマクロ及び各ユーザマクロを中間テーブルに
格納し、使用されている各基本論理セルをセルテーブル
に格納する。使用されている入出力ピンをセルピンテー
ブルに格納し、入出力ピンを接続するネットをネットテ
ーブルに格納し、各ユーザマクロの入出力ピンを中間ピ
ンテーブルに格納する。中間テーブル及びセルテーブル
にはマクロ同士、又は基本論理セル同士、もしくはマク
ロと基本論理セルとを連結する上下階層ポインタ又は同
一階層ポインタを格納する構成とした。
【００２０】また、第２の発明は、中間テーブルにユー
ザマクロ毎の種々のパラメータ情報を格納する構成とし
た。
ザマクロ毎の種々のパラメータ情報を格納する構成とし
た。
【００２１】
【作用】第１の発明では、マクロの情報を中間テーブル
に格納し、マクロ同士、又は基本論理セル同士、もしく
はマクロと基本論理セルとを、上下階層ポインタ又は同
一階層ポインタにより連結している。このため、ポイン
タ構造を見ることによって、マクロ間、セル間の親子関
係、兄弟関係が一目で理解できる。また、展開された結
果をポインタ構造に基づいて逆コンパイルすることによ
り、階層構造の図形データを生成することができる。こ
の生成した階層構造の図形データを展開前の階層図形デ
ータと比較して、追加された回路や回路変更を目視で理
解できるようになる。
に格納し、マクロ同士、又は基本論理セル同士、もしく
はマクロと基本論理セルとを、上下階層ポインタ又は同
一階層ポインタにより連結している。このため、ポイン
タ構造を見ることによって、マクロ間、セル間の親子関
係、兄弟関係が一目で理解できる。また、展開された結
果をポインタ構造に基づいて逆コンパイルすることによ
り、階層構造の図形データを生成することができる。こ
の生成した階層構造の図形データを展開前の階層図形デ
ータと比較して、追加された回路や回路変更を目視で理
解できるようになる。
【００２２】第２の発明では、中間テーブルにユーザマ
クロ毎の種々のパラメータ情報を格納するようにした。
従って、従来必要であったパラメータ情報の別ファイル
の増加を抑えてコストアップを抑制することができる。
また、中間テーブルからパラメータ情報を１回のアクセ
スで取り出せるため、処理時間を短縮化できる。また、
展開処理後の種々の処理の実行時に必要なファイルの指
定を行わずに済み、ユーザの負担の増加、及びシステム
管理の煩雑化を抑制することができる。
クロ毎の種々のパラメータ情報を格納するようにした。
従って、従来必要であったパラメータ情報の別ファイル
の増加を抑えてコストアップを抑制することができる。
また、中間テーブルからパラメータ情報を１回のアクセ
スで取り出せるため、処理時間を短縮化できる。また、
展開処理後の種々の処理の実行時に必要なファイルの指
定を行わずに済み、ユーザの負担の増加、及びシステム
管理の煩雑化を抑制することができる。
【００２３】
【実施例】以下、本発明を具体化した一実施例を図１〜
図５に従って説明する。なお、説明の便宜上、従来例と
同一の構成には同一の符号を付して説明する。
図５に従って説明する。なお、説明の便宜上、従来例と
同一の構成には同一の符号を付して説明する。
【００２４】図１は図形展開装置１の概略を示し、マク
ロ別ファイル作成部２と、展開論理ファイル作成部３と
を備えている。マクロ別ファイル作成部２は設計者によ
って設計された階層ネットリスト４を入力し、その階層
ネットリストからマクロ毎の論理ファイルを作成する。
例えば前記表１に示す階層ネットリストが入力される
と、チップＣＨＩＰ，ユーザマクロＡ，Ｂの各論理ファ
イルを作成する。
ロ別ファイル作成部２と、展開論理ファイル作成部３と
を備えている。マクロ別ファイル作成部２は設計者によ
って設計された階層ネットリスト４を入力し、その階層
ネットリストからマクロ毎の論理ファイルを作成する。
例えば前記表１に示す階層ネットリストが入力される
と、チップＣＨＩＰ，ユーザマクロＡ，Ｂの各論理ファ
イルを作成する。
【００２５】展開論理ファイル作成部３はマクロ別ファ
イル作成部２によって作成された各論理ファイルを展開
することにより展開論理ファイル５を作成し、最終的な
半導体集積回路を完成させる。図２は本実施例において
表１に示す階層ネットリストを半導体チップ２６上に展
開した状態を示し、図３はそのときの展開論理ファイル
５を示している。
イル作成部２によって作成された各論理ファイルを展開
することにより展開論理ファイル５を作成し、最終的な
半導体集積回路を完成させる。図２は本実施例において
表１に示す階層ネットリストを半導体チップ２６上に展
開した状態を示し、図３はそのときの展開論理ファイル
５を示している。
【００２６】図２に示すように、トップマクロＣＨＩＰ
はユーザマクロＡ，Ｂと、セルＣとから構成される。ユ
ーザマクロＡはピンＡ９，Ａ１０を備え、基本論理セル
Ｄとから構成される。ユーザマクロＢはピンＡ１１〜Ａ
１３を備え、基本論理セルＥ，Ｆから構成される。
はユーザマクロＡ，Ｂと、セルＣとから構成される。ユ
ーザマクロＡはピンＡ９，Ａ１０を備え、基本論理セル
Ｄとから構成される。ユーザマクロＢはピンＡ１１〜Ａ
１３を備え、基本論理セルＥ，Ｆから構成される。
【００２７】図３に示すように、展開論理ファイル５は
中間テーブル２７、セルテーブル２８、セルピンテーブ
ル１８、ネットテーブル１９及び中間ピンテーブル２９
により構成されている。
中間テーブル２７、セルテーブル２８、セルピンテーブ
ル１８、ネットテーブル１９及び中間ピンテーブル２９
により構成されている。
【００２８】中間テーブル２７にはチップＣＨＩＰ、及
び使用されているユーザマクロＡ，Ｂの情報が格納され
ている。また、中間テーブル２７には各ユーザマクロ
Ａ，Ｂに対応してマクロ毎に種々のパラメータ情報が格
納される。このパラメータ情報としては、電流供給試験
における試験規格番号、線種コード、ファンアウト数、
マクロ単位でのディレイ値等がある。
び使用されているユーザマクロＡ，Ｂの情報が格納され
ている。また、中間テーブル２７には各ユーザマクロ
Ａ，Ｂに対応してマクロ毎に種々のパラメータ情報が格
納される。このパラメータ情報としては、電流供給試験
における試験規格番号、線種コード、ファンアウト数、
マクロ単位でのディレイ値等がある。
【００２９】セルテーブル２８には使用されている基本
論理セルＣ，Ｄ，Ｅ，Ｆが格納されている。基本論理セ
ルＤはユーザマクロＡで使用されているセルであり、基
本論理セルＥ，ＦはユーザマクロＢで使用されているセ
ルである。
論理セルＣ，Ｄ，Ｅ，Ｆが格納されている。基本論理セ
ルＤはユーザマクロＡで使用されているセルであり、基
本論理セルＥ，ＦはユーザマクロＢで使用されているセ
ルである。
【００３０】中間テーブル２７における各マクロＣＨＩ
Ｐ，Ａ，Ｂ同士、又はセルテーブル２８におけるセル同
士、もしくはマクロとセルとは、その上下関係を表す上
下階層ポインタ、又は同一階層にあることを表す同一階
層ポインタにより連結されている。基本論理セルＣは上
下階層ポインタ２７ａによりチップＣＨＩＰに連結され
ている。ユーザマクロＡは同一階層ポインタ２８ａによ
り基本セルＣに連結され、ユーザマクロＢは同一階層ポ
インタ２７ｂにより基本セルＣに連結されている。基本
論理セルＥは上下階層ポインタ２７ｃによりユーザマク
ロＢに連結されている。基本論理セルＥ，Ｆは同一階層
ポインタ２８ｂ，２８ｃにより相互に連結されている。
これによって、各マクロＣＨＩＰ，Ａ，Ｂを取り巻く上
下階層間の関係と、同一階層内における関係を同時に明
確化することができる。
Ｐ，Ａ，Ｂ同士、又はセルテーブル２８におけるセル同
士、もしくはマクロとセルとは、その上下関係を表す上
下階層ポインタ、又は同一階層にあることを表す同一階
層ポインタにより連結されている。基本論理セルＣは上
下階層ポインタ２７ａによりチップＣＨＩＰに連結され
ている。ユーザマクロＡは同一階層ポインタ２８ａによ
り基本セルＣに連結され、ユーザマクロＢは同一階層ポ
インタ２７ｂにより基本セルＣに連結されている。基本
論理セルＥは上下階層ポインタ２７ｃによりユーザマク
ロＢに連結されている。基本論理セルＥ，Ｆは同一階層
ポインタ２８ｂ，２８ｃにより相互に連結されている。
これによって、各マクロＣＨＩＰ，Ａ，Ｂを取り巻く上
下階層間の関係と、同一階層内における関係を同時に明
確化することができる。
【００３１】セルピンテーブル１８には使用されている
入出力ピンＤ１，Ｄ２，Ｅ３，Ｅ４，Ｆ５，Ｆ６，Ｃ
７，Ｃ８，ＣＨ１４，ＣＨ１５，ＣＨ１６，ＣＨ１７が
格納されている。ＣＨ１４，ＣＨ１５，ＣＨ１６，ＣＨ
１７は半導体チップ１４の入出力ピンであり、ネットリ
ストでは「ＣＨ」は「．」で表記されている。
入出力ピンＤ１，Ｄ２，Ｅ３，Ｅ４，Ｆ５，Ｆ６，Ｃ
７，Ｃ８，ＣＨ１４，ＣＨ１５，ＣＨ１６，ＣＨ１７が
格納されている。ＣＨ１４，ＣＨ１５，ＣＨ１６，ＣＨ
１７は半導体チップ１４の入出力ピンであり、ネットリ
ストでは「ＣＨ」は「．」で表記されている。
【００３２】ネットテーブル１９には入出力ピンを接続
するネットＮ１〜Ｎ５が格納されている。ネットテーブ
ル１９の各ネットＮ１〜Ｎ５は、セルピンテーブル１８
に格納されている入出力ピンＤ１，Ｄ２，Ｅ４，Ｆ６，
Ｃ８をそれぞれ指している。セルピンテーブル１８の各
ピンはさらに自分とリンクしている他のピンを指してい
る。
するネットＮ１〜Ｎ５が格納されている。ネットテーブ
ル１９の各ネットＮ１〜Ｎ５は、セルピンテーブル１８
に格納されている入出力ピンＤ１，Ｄ２，Ｅ４，Ｆ６，
Ｃ８をそれぞれ指している。セルピンテーブル１８の各
ピンはさらに自分とリンクしている他のピンを指してい
る。
【００３３】中間ピンテーブル２９にはユーザマクロ
Ａ，Ｂの入出力ピンＡ９，Ａ１０、Ｂ１１，Ｂ１２，Ｂ
１３が格納されている。入出力ピンＡ９はネットＮ１を
指し、入出力ピンＡ１０，Ｂ１１はネットＮ２を指して
いる。入出力ピンＢ１２，Ｂ１３はネットＮ４，Ｎ５を
それぞれ指している。
Ａ，Ｂの入出力ピンＡ９，Ａ１０、Ｂ１１，Ｂ１２，Ｂ
１３が格納されている。入出力ピンＡ９はネットＮ１を
指し、入出力ピンＡ１０，Ｂ１１はネットＮ２を指して
いる。入出力ピンＢ１２，Ｂ１３はネットＮ４，Ｎ５を
それぞれ指している。
【００３４】このように、本実施例では展開論理ファイ
ル５の中間テーブル２７にトップマクロ及び各ユーザマ
クロを格納し、セルテーブル２８に各基本論理セルを格
納し、セルピンテーブル１８に使用されている入出力ピ
ンを格納した。ネットテーブル１９に入出力ピンを接続
するネットを格納し、中間ピンテーブル２９に各ユーザ
マクロの入出力ピンを格納した。そして、マクロ同士、
又は基本論理セル同士、もしくはマクロと基本論理セル
とを上下階層ポインタ又は同一階層ポインタにより連結
するようにした。このため、ポインタ構造を見ることに
よって、マクロ間、セル間の上下階層関係、同一階層関
係を一目で理解できる。
ル５の中間テーブル２７にトップマクロ及び各ユーザマ
クロを格納し、セルテーブル２８に各基本論理セルを格
納し、セルピンテーブル１８に使用されている入出力ピ
ンを格納した。ネットテーブル１９に入出力ピンを接続
するネットを格納し、中間ピンテーブル２９に各ユーザ
マクロの入出力ピンを格納した。そして、マクロ同士、
又は基本論理セル同士、もしくはマクロと基本論理セル
とを上下階層ポインタ又は同一階層ポインタにより連結
するようにした。このため、ポインタ構造を見ることに
よって、マクロ間、セル間の上下階層関係、同一階層関
係を一目で理解できる。
【００３５】また、展開論理ファイル５をこのポインタ
構造に基づいて逆コンパイルすることにより、表１に示
す階層ネットリストや、以下の表３，表４に示す階層構
造のネットリストを生成することができ、ネットリスト
生成に柔軟性を持たすことが可能になる。この生成した
階層構造のネットリストを展開前の階層ネットリスト
（表１に示す）と比較することにより、追加された回路
や回路変更を目視で理解でき、論理正当性を容易にチェ
ックすることができる。もちろん、表２に示す展開ネッ
トリストの生成も可能である。
構造に基づいて逆コンパイルすることにより、表１に示
す階層ネットリストや、以下の表３，表４に示す階層構
造のネットリストを生成することができ、ネットリスト
生成に柔軟性を持たすことが可能になる。この生成した
階層構造のネットリストを展開前の階層ネットリスト
（表１に示す）と比較することにより、追加された回路
や回路変更を目視で理解でき、論理正当性を容易にチェ
ックすることができる。もちろん、表２に示す展開ネッ
トリストの生成も可能である。
【００３６】
【表３】
【００３７】
【表４】
【００３８】表３のネットリストはユーザマクロＢを展
開した形で、すなわち、ユーザマクロＡを階層に分けた
形でのネットリストである。ユーザマクロＡの階層付近
の正当性のみを確認したい場合は、ユーザマクロＡのみ
を階層にしたほうが論理正当性をチェックし易い。表４
のネットリストはユーザマクロＡを展開した形で、すな
わち、ユーザマクロＢを階層に分けた形でのネットリス
トである。ユーザマクロＢの階層付近の正当性のみを確
認したい場合は、ユーザマクロＢのみを階層にしたほう
が論理正当性をチェックし易い。
開した形で、すなわち、ユーザマクロＡを階層に分けた
形でのネットリストである。ユーザマクロＡの階層付近
の正当性のみを確認したい場合は、ユーザマクロＡのみ
を階層にしたほうが論理正当性をチェックし易い。表４
のネットリストはユーザマクロＡを展開した形で、すな
わち、ユーザマクロＢを階層に分けた形でのネットリス
トである。ユーザマクロＢの階層付近の正当性のみを確
認したい場合は、ユーザマクロＢのみを階層にしたほう
が論理正当性をチェックし易い。
【００３９】また、本実施例では中間テーブル２７にユ
ーザマクロ毎の種々のパラメータ情報を格納するように
した。こうすることによって、パラメータ情報の別ファ
イルの増加を抑えてコストアップを抑制することができ
る。また、中間テーブル２７からパラメータ情報を１回
のアクセスで取り出せるため、処理時間を短縮化でき
る。また、展開処理後の種々の処理の実行時に必要なフ
ァイルの指定を行わずに済み、ユーザの負担の増加、及
びシステム管理の煩雑化を抑制することができる。例え
ば、図４に示すように、基本論理セルＧ，Ｈよりなるユ
ーザマクロ２２に電流供給試験における試験規格番号
［２０１］を持たせることができ、電流供給試験に要す
る処理時間を短縮することができる。
ーザマクロ毎の種々のパラメータ情報を格納するように
した。こうすることによって、パラメータ情報の別ファ
イルの増加を抑えてコストアップを抑制することができ
る。また、中間テーブル２７からパラメータ情報を１回
のアクセスで取り出せるため、処理時間を短縮化でき
る。また、展開処理後の種々の処理の実行時に必要なフ
ァイルの指定を行わずに済み、ユーザの負担の増加、及
びシステム管理の煩雑化を抑制することができる。例え
ば、図４に示すように、基本論理セルＧ，Ｈよりなるユ
ーザマクロ２２に電流供給試験における試験規格番号
［２０１］を持たせることができ、電流供給試験に要す
る処理時間を短縮することができる。
【００４０】さらに、本実施例では、中間テーブル２７
にユーザマクロのパラメータ情報として各マクロ単位で
のディレイ値を中間マクロに持たすことができる。その
ため、より柔軟なシミュレーションを行うことが可能に
なる。例えば、シミュレーションを行う場合、図５に示
すマクロＸについて図１１に示すように基本論理セル
Ｋ，Ｌについてシミュレーションを行った後、図５に示
すマクロＸを１つの回路として扱うことも可能になる。
なお、括弧付数字はマクロＸ及びネットのディレイ値で
ある。
にユーザマクロのパラメータ情報として各マクロ単位で
のディレイ値を中間マクロに持たすことができる。その
ため、より柔軟なシミュレーションを行うことが可能に
なる。例えば、シミュレーションを行う場合、図５に示
すマクロＸについて図１１に示すように基本論理セル
Ｋ，Ｌについてシミュレーションを行った後、図５に示
すマクロＸを１つの回路として扱うことも可能になる。
なお、括弧付数字はマクロＸ及びネットのディレイ値で
ある。
【００４１】
【発明の効果】以上詳述したように、第１の発明によれ
ば、ユーザマクロ同士又はユーザマクロと基本論理セル
とを上下階層ポインタ又は同一階層ポインタによって残
すことにより、展開履歴を明確化することができる。
ば、ユーザマクロ同士又はユーザマクロと基本論理セル
とを上下階層ポインタ又は同一階層ポインタによって残
すことにより、展開履歴を明確化することができる。
【００４２】また、第２の本発明によれば、中間テーブ
ルにユーザマクロ毎の種々のパラメータ情報を格納する
ことにより、余分なファイルをなくして展開処理後にお
ける種々の処理の実行時間を短縮化することができる。
ルにユーザマクロ毎の種々のパラメータ情報を格納する
ことにより、余分なファイルをなくして展開処理後にお
ける種々の処理の実行時間を短縮化することができる。
【図１】一実施例の図形展開装置の概略構成図である。
【図２】階層ネットリストを半導体チップに展開した状
態の説明図である。
態の説明図である。
【図３】展開論理ファイルを示す説明図である。
【図４】電流供給試験の説明図である。
【図５】シミュレーションにおける回路データを示す説
明図である。
明図である。
【図６】半導体集積回路設計の概略工程図である。
【図７】階層ネットリストを半導体チップに展開した状
態の説明図である。
態の説明図である。
【図８】従来の展開論理ファイルを示す説明図である。
【図９】従来の電流供給試験の説明図である。
【図１０】試験規格ファイルの概念図である。
【図１１】従来のシミュレーションにおける回路データ
を示す説明図である。
を示す説明図である。
１８ セルピンテーブル １９ ネットテーブル ２７ 中間テーブル ２８ セルテーブル ２９ 中間ピンテーブル Ａ，Ｂ ユーザマクロ Ｃ〜Ｆ 基本論理セル ＣＨＩＰ トップマクロ
Claims (2)
- 【請求項１】 各階層がマクロ（ＣＨＩＰ，Ａ，Ｂ）又
は基本論理セル（Ｃ〜Ｆ）で定義された階層図形データ
を展開するに際し、 最上位階層のトップマクロ（ＣＨＩＰ）及び各ユーザマ
クロ（Ａ，Ｂ）を中間テーブル（２７）に格納し、使用
されている各基本論理セル（Ｃ〜Ｆ）をセルテーブル
（２８）に格納し、使用されている入出力ピンをセルピ
ンテーブル（１８）に格納し、入出力ピンを接続するネ
ットをネットテーブル（１９）に格納し、各ユーザマク
ロの入出力ピンを中間ピンテーブル（２９）に格納し、 中間テーブル（２７）及びセルテーブル（２８）にはマ
クロ同士、又は基本論理セル同士、もしくはマクロと基
本論理セルとを連結する上下階層ポインタ又は同一階層
ポインタを格納することを特徴とする階層図形データの
展開方法。 - 【請求項２】 請求項１において、 中間テーブル（２７）にユーザマクロ毎の種々のパラメ
ータ情報を格納することを特徴とする階層図形データの
展開方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060772A JPH06274568A (ja) | 1993-03-19 | 1993-03-19 | 階層図形データの展開方法 |
| US08/189,033 US5446675A (en) | 1993-03-19 | 1994-01-31 | Developing method and apparatus of hierarchical graphic data for use in a semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060772A JPH06274568A (ja) | 1993-03-19 | 1993-03-19 | 階層図形データの展開方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06274568A true JPH06274568A (ja) | 1994-09-30 |
Family
ID=13151919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5060772A Pending JPH06274568A (ja) | 1993-03-19 | 1993-03-19 | 階層図形データの展開方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5446675A (ja) |
| JP (1) | JPH06274568A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6173245B1 (en) * | 1995-10-18 | 2001-01-09 | Altera Corporation | Programmable logic array device design using parameterized logic modules |
| JP3166828B2 (ja) * | 1997-05-06 | 2001-05-14 | 日本電気株式会社 | 半導体メモリ装置 |
| US5870309A (en) * | 1997-09-26 | 1999-02-09 | Xilinx, Inc. | HDL design entry with annotated timing |
| US5949690A (en) * | 1997-09-26 | 1999-09-07 | Xilinx, Inc. | Schematic design entry with annotated timing |
| US6430732B1 (en) | 1998-03-27 | 2002-08-06 | Xilinx, Inc. | Method for structured layout in a hardware description language |
| US6243851B1 (en) * | 1998-03-27 | 2001-06-05 | Xilinx, Inc. | Heterogeneous method for determining module placement in FPGAs |
| US6260182B1 (en) * | 1998-03-27 | 2001-07-10 | Xilinx, Inc. | Method for specifying routing in a logic module by direct module communication |
| US6237129B1 (en) | 1998-03-27 | 2001-05-22 | Xilinx, Inc. | Method for constraining circuit element positions in structured layouts |
| US6292925B1 (en) | 1998-03-27 | 2001-09-18 | Xilinx, Inc. | Context-sensitive self implementing modules |
| US6247166B1 (en) * | 1998-06-25 | 2001-06-12 | International Business Machines Corporation | Method and apparatus for assembling array and datapath macros |
| US6272671B1 (en) | 1998-09-11 | 2001-08-07 | Lsi Logic Corporation | Extractor and schematic viewer for a design representation, and associated method |
| US6862722B2 (en) * | 2002-12-20 | 2005-03-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Extendable method for revising patterned microelectronic conductor layer layouts |
| US8060845B2 (en) * | 2008-07-15 | 2011-11-15 | International Business Machines Corporation | Minimizing impact of design changes for integrated circuit designs |
| JP6263282B2 (ja) * | 2015-01-16 | 2018-01-17 | 株式会社野村総合研究所 | 開発支援システム |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5301318A (en) * | 1988-05-13 | 1994-04-05 | Silicon Systems, Inc. | Hierarchical netlist extraction tool |
| US5231590A (en) * | 1989-10-13 | 1993-07-27 | Zilog, Inc. | Technique for modifying an integrated circuit layout |
| US5384710A (en) * | 1990-03-13 | 1995-01-24 | National Semiconductor Corporation | Circuit level netlist generation |
| US5396435A (en) * | 1993-02-10 | 1995-03-07 | Vlsi Technology, Inc. | Automated circuit design system and method for reducing critical path delay times |
-
1993
- 1993-03-19 JP JP5060772A patent/JPH06274568A/ja active Pending
-
1994
- 1994-01-31 US US08/189,033 patent/US5446675A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5446675A (en) | 1995-08-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990413 |