JP2000277617A - Ａｓｉｃ設計方法およびａｓｉｃ設計装置 - Google Patents
Ａｓｉｃ設計方法およびａｓｉｃ設計装置Info
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Abstract
(57)【要約】
【課題】 本発明は、大型ハードマクロをＡＳＩＣに搭
載したときに冗長部分配線を削除してユーザーロジック
によって使用できる配線領域を増加させるＡＳＩＣ設計
方法およびＡＳＩＣ設計装置を提供することを課題とす
る。 【解決手段】 大型ハードマクロを搭載した回路情報を
作成する工程と、作成した回路情報を基に、大型ハード
マクロの外部端子の結線情報に対して出力が開放状態で
あって入力がクランプになっている端子情報を抽出する
工程と、抽出した端子情報を基に回路トレースを行う工
程と、抽出した端子情報を基に冗長箇所のプリミティブ
の配線データおよびプリミティブ間の配線データを削除
するとともに、削除結果をマクロ内部の遅延スピードに
反映させたテンポラリのライブラリを生成する工程と、
生成したテンポラリのライブラリを基に配置配線および
遅延シミュレーションを行う工程とを有する。
載したときに冗長部分配線を削除してユーザーロジック
によって使用できる配線領域を増加させるＡＳＩＣ設計
方法およびＡＳＩＣ設計装置を提供することを課題とす
る。 【解決手段】 大型ハードマクロを搭載した回路情報を
作成する工程と、作成した回路情報を基に、大型ハード
マクロの外部端子の結線情報に対して出力が開放状態で
あって入力がクランプになっている端子情報を抽出する
工程と、抽出した端子情報を基に回路トレースを行う工
程と、抽出した端子情報を基に冗長箇所のプリミティブ
の配線データおよびプリミティブ間の配線データを削除
するとともに、削除結果をマクロ内部の遅延スピードに
反映させたテンポラリのライブラリを生成する工程と、
生成したテンポラリのライブラリを基に配置配線および
遅延シミュレーションを行う工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＳＩＣに搭載す
る大型ハードマクロの設計技術に係り、特に大型ハード
マクロをＡＳＩＣに搭載したときに冗長部分配線を削除
してユーザーロジックによって使用できる配線領域を増
加させるＡＳＩＣ設計方法およびＡＳＩＣ設計装置に関
する。
る大型ハードマクロの設計技術に係り、特に大型ハード
マクロをＡＳＩＣに搭載したときに冗長部分配線を削除
してユーザーロジックによって使用できる配線領域を増
加させるＡＳＩＣ設計方法およびＡＳＩＣ設計装置に関
する。
【０００２】
【従来の技術】図８は従来技術のＡＳＩＣ設計方法を説
明するための設計フローである。図８に示す従来技術の
ＡＳＩＣ設計方法は、搭載マクロから冗長部を削除する
ことなくプリミティブライブラリ、マクロライブラリ、
ネットリストを用いて配置配線を実施し、その後遅延シ
ミュレーションを行うものである。従来、プリミティブ
マクロを使って構成される大型ハードマクロを搭載した
回路を実現する場合、図８に示されるように搭載マクロ
から冗長部を削除することなしに配置配線を実施してチ
ップ化するか、または仕様に合わせて搭載マクロを１か
ら設計していた。マクロの仕様は実際には顧客ごとに異
なるため、汎用的なマクロは結果的には顧客ごとに異な
る冗長部分を含むことになる。これを最適化させるには
顧客の仕様に合わせたマクロをその都度開発することに
なるが、顧客仕様に合わせてマクロを開発する場合、仕
様の確認が必要な新規マクロの開発と同等の期間（３カ
月程度）がかかることになり、開発期間と開発コストが
膨大となる。一方、準備されているマクロをそのまま搭
載する場合、すでに固定されている顧客から見た冗長部
分の配線データが顧客回路の配線より優先されるため、
顧客設計回路の配線性を低下させる。例えば１６ｂｉｔ
のデータバスを持ったＤＭＡコントローラしか準備され
ていない場合、８ｂｉｔのデータバスのみしか利用しな
くても１６ｂｉｔのデータバスを持ったマクロを使用す
ることになり、残りのビットは冗長部としてチップ内に
存在することとなる。この結果、ユーザーロジックの配
線性を低下させることとなる。このような冗長部を削除
する、機能記述言語レベルでの従来技術としては、例え
ば、特許第２７５２９２３号公報に記載のものがある。
すなわち、第２７５２９２３号記載の従来技術は、予め
機能が定義されている既製の論理回路であるマクロの第
１の論理記述情報と設計対象回路の動作モードコントロ
ール情報に基づいて第１の論理シミュレーションを行い
マクロから設計対象回路で不要な冗長機能を削除し第３
の論理記述情報を生成する冗長機能削除手段と、第３の
論理記述情報から所定の論理合成を行いゲートレベルの
出力論理回路を生成する論理合成手段と、出力論理回路
のシミュレーションを行う第２の論理シミュレーション
手段とを備える論理シミュレーション装置において、冗
長機能削除手段が、第１の論理記述情報から入力対出力
の条件を示す条件文を検索する条件文検索手段と、検索
した条件文に基づき予め定めた状態推移情報を追加した
第２の論理記述情報を生成する状態推移表示記述追加手
段と、動作モードコントロール情報と第２の論理記述情
報との供給を受け論理シミュレーションを実行しシミュ
レーション結果である状態値情報を出力する第１の論理
シミュレーション手段と、状態値情報を基に冗長機能対
応の固定条件文を判定抽出する固定条件文判定手段と、
判定結果に基づき第１の論理記述情報から固定条件文を
削除し第３の論理記述を生成する固定条件文削除手段と
を備えて構成されている。これにより、入力マクロの論
理記述の条件文を検索し、状態推移表示文を追加した論
理記述のシミュレーション結果により固定条件を判断し
この固定条件を元の論理記述から削除することによって
回路の冗長機能を完全に削除できるので、回路の冗長機
能の自動的な削除が可能となり、設計ＴＡＴの短縮を実
現し、さらに集積回路の素子数を削減できるため回路面
積を縮小でき、結果的にコストを削減できるという効果
があることが記載されている。
明するための設計フローである。図８に示す従来技術の
ＡＳＩＣ設計方法は、搭載マクロから冗長部を削除する
ことなくプリミティブライブラリ、マクロライブラリ、
ネットリストを用いて配置配線を実施し、その後遅延シ
ミュレーションを行うものである。従来、プリミティブ
マクロを使って構成される大型ハードマクロを搭載した
回路を実現する場合、図８に示されるように搭載マクロ
から冗長部を削除することなしに配置配線を実施してチ
ップ化するか、または仕様に合わせて搭載マクロを１か
ら設計していた。マクロの仕様は実際には顧客ごとに異
なるため、汎用的なマクロは結果的には顧客ごとに異な
る冗長部分を含むことになる。これを最適化させるには
顧客の仕様に合わせたマクロをその都度開発することに
なるが、顧客仕様に合わせてマクロを開発する場合、仕
様の確認が必要な新規マクロの開発と同等の期間（３カ
月程度）がかかることになり、開発期間と開発コストが
膨大となる。一方、準備されているマクロをそのまま搭
載する場合、すでに固定されている顧客から見た冗長部
分の配線データが顧客回路の配線より優先されるため、
顧客設計回路の配線性を低下させる。例えば１６ｂｉｔ
のデータバスを持ったＤＭＡコントローラしか準備され
ていない場合、８ｂｉｔのデータバスのみしか利用しな
くても１６ｂｉｔのデータバスを持ったマクロを使用す
ることになり、残りのビットは冗長部としてチップ内に
存在することとなる。この結果、ユーザーロジックの配
線性を低下させることとなる。このような冗長部を削除
する、機能記述言語レベルでの従来技術としては、例え
ば、特許第２７５２９２３号公報に記載のものがある。
すなわち、第２７５２９２３号記載の従来技術は、予め
機能が定義されている既製の論理回路であるマクロの第
１の論理記述情報と設計対象回路の動作モードコントロ
ール情報に基づいて第１の論理シミュレーションを行い
マクロから設計対象回路で不要な冗長機能を削除し第３
の論理記述情報を生成する冗長機能削除手段と、第３の
論理記述情報から所定の論理合成を行いゲートレベルの
出力論理回路を生成する論理合成手段と、出力論理回路
のシミュレーションを行う第２の論理シミュレーション
手段とを備える論理シミュレーション装置において、冗
長機能削除手段が、第１の論理記述情報から入力対出力
の条件を示す条件文を検索する条件文検索手段と、検索
した条件文に基づき予め定めた状態推移情報を追加した
第２の論理記述情報を生成する状態推移表示記述追加手
段と、動作モードコントロール情報と第２の論理記述情
報との供給を受け論理シミュレーションを実行しシミュ
レーション結果である状態値情報を出力する第１の論理
シミュレーション手段と、状態値情報を基に冗長機能対
応の固定条件文を判定抽出する固定条件文判定手段と、
判定結果に基づき第１の論理記述情報から固定条件文を
削除し第３の論理記述を生成する固定条件文削除手段と
を備えて構成されている。これにより、入力マクロの論
理記述の条件文を検索し、状態推移表示文を追加した論
理記述のシミュレーション結果により固定条件を判断し
この固定条件を元の論理記述から削除することによって
回路の冗長機能を完全に削除できるので、回路の冗長機
能の自動的な削除が可能となり、設計ＴＡＴの短縮を実
現し、さらに集積回路の素子数を削減できるため回路面
積を縮小でき、結果的にコストを削減できるという効果
があることが記載されている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来技
術では、機能記述レベルでの削除は自由度が高い一方、
チップ化する上での重要な問題である配置配線とその遅
延時間の検証を毎回行う必要があり、特定顧客向けの専
用ＬＳＩ（ＡＳＩＣ）の設計方法としては不十分である
という問題点があった。
術では、機能記述レベルでの削除は自由度が高い一方、
チップ化する上での重要な問題である配置配線とその遅
延時間の検証を毎回行う必要があり、特定顧客向けの専
用ＬＳＩ（ＡＳＩＣ）の設計方法としては不十分である
という問題点があった。
【０００４】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、大型ハードマクロ
をＡＳＩＣに搭載したときに冗長部分配線を削除してユ
ーザーロジックによって使用できる配線領域を増加させ
るＡＳＩＣ設計方法およびＡＳＩＣ設計装置を提供する
点にある。
のであり、その目的とするところは、大型ハードマクロ
をＡＳＩＣに搭載したときに冗長部分配線を削除してユ
ーザーロジックによって使用できる配線領域を増加させ
るＡＳＩＣ設計方法およびＡＳＩＣ設計装置を提供する
点にある。
【０００５】
【課題を解決するための手段】本発明の請求項１に記載
の要旨は、大型ハードマクロをＡＳＩＣに搭載したとき
に冗長部分配線を削除してユーザーロジックによって使
用できる配線領域を増加させるＡＳＩＣ設計方法であっ
て、ＡＳＩＣにおいてプリミティブマクロを使って構成
される大型ハードマクロを搭載した回路情報を作成する
工程と、当該作成した回路情報を基に、大型ハードマク
ロの外部端子の結線情報に対して出力が開放状態であっ
て入力がクランプになっている端子情報を抽出する工程
と、当該抽出した端子情報を基に回路トレースを行う工
程と、当該抽出した端子情報を基に冗長箇所のプリミテ
ィブマクロの配線データおよびプリミティブマクロ間の
配線データを削除するとともに、当該削除結果をマクロ
内部の遅延スピードに反映させたテンポラリのライブラ
リを生成する工程と、当該生成したテンポラリのライブ
ラリを基に配置配線および遅延シミュレーションを行う
工程とを有することを特徴とするＡＳＩＣ設計方法に存
する。また本発明の請求項２に記載の要旨は、冗長以外
の遅延時間に影響を与えないようにするため、前記冗長
箇所のプリミティブマクロの配線データおよびプリミテ
ィブマクロ間の配線データを削除する場合に、Ｄフリッ
プフロップのクロック部分の配線データの削除を禁止す
る工程を有することを特徴とする請求項１に記載のＡＳ
ＩＣ設計方法に存する。また本発明の請求項３に記載の
要旨は、冗長以外の遅延時間に影響を与えないようにす
るため、前記冗長箇所のプリミティブマクロの配線デー
タおよびプリミティブマクロ間の配線データを削除する
場合に、組み合わせ回路におけるネットの分岐がある部
分の配線データの削除を禁止する工程を有することを特
徴とする請求項１または２に記載のＡＳＩＣ設計方法に
存する。また本発明の請求項４に記載の要旨は、ライブ
ラリ内に削除禁止情報を設定するとともに、前記冗長箇
所のプリミティブマクロの配線データおよびプリミティ
ブマクロ間の配線データの削除に制限を加える工程を有
することを特徴とする請求項１乃至３のいずれか一項に
記載のＡＳＩＣ設計方法に存する。また本発明の請求項
５に記載の要旨は、大型ハードマクロをＡＳＩＣに搭載
したときに冗長部分配線を削除してユーザーロジックに
よって使用できる配線領域を増加させるＡＳＩＣ設計装
置であって、ＡＳＩＣにおいてプリミティブマクロを使
って構成される大型ハードマクロを搭載した回路情報を
作成する手段と、当該作成した回路情報を基に、大型ハ
ードマクロの外部端子の結線情報に対して出力が開放状
態であって入力がクランプになっている端子情報を抽出
する手段と、当該抽出した端子情報を基に回路トレース
を行う手段と、当該抽出した端子情報を基に冗長箇所の
プリミティブマクロの配線データおよびプリミティブマ
クロ間の配線データを削除するとともに、当該削除結果
をマクロ内部の遅延スピードに反映させたテンポラリの
ライブラリを生成する手段と、当該生成したテンポラリ
のライブラリを基に配置配線および遅延シミュレーショ
ンを行う手段とを有することを特徴とするＡＳＩＣ設計
装置に存する。また本発明の請求項６に記載の要旨は、
冗長以外の遅延時間に影響を与えないようにするため、
前記冗長箇所のプリミティブマクロの配線データおよび
プリミティブマクロ間の配線データを削除する場合に、
Ｄフリップフロップのクロック部分の配線データの削除
を禁止する手段を有することを特徴とする請求項５に記
載のＡＳＩＣ設計装置に存する。また本発明の請求項７
に記載の要旨は、冗長以外の遅延時間に影響を与えない
ようにするため、前記冗長箇所のプリミティブマクロの
配線データおよびプリミティブマクロ間の配線データを
削除する場合に、組み合わせ回路におけるネットの分岐
がある部分の配線データの削除を禁止する手段を有する
ことを特徴とする請求項５または６に記載のＡＳＩＣ設
計装置に存する。また本発明の請求項８に記載の要旨
は、ライブラリ内に削除禁止情報を設定するとともに、
前記冗長箇所のプリミティブマクロの配線データおよび
プリミティブマクロ間の配線データの削除に制限を加え
る手段を有することを特徴とする請求項５乃至７のいず
れか一項に記載のＡＳＩＣ設計装置に存する。
の要旨は、大型ハードマクロをＡＳＩＣに搭載したとき
に冗長部分配線を削除してユーザーロジックによって使
用できる配線領域を増加させるＡＳＩＣ設計方法であっ
て、ＡＳＩＣにおいてプリミティブマクロを使って構成
される大型ハードマクロを搭載した回路情報を作成する
工程と、当該作成した回路情報を基に、大型ハードマク
ロの外部端子の結線情報に対して出力が開放状態であっ
て入力がクランプになっている端子情報を抽出する工程
と、当該抽出した端子情報を基に回路トレースを行う工
程と、当該抽出した端子情報を基に冗長箇所のプリミテ
ィブマクロの配線データおよびプリミティブマクロ間の
配線データを削除するとともに、当該削除結果をマクロ
内部の遅延スピードに反映させたテンポラリのライブラ
リを生成する工程と、当該生成したテンポラリのライブ
ラリを基に配置配線および遅延シミュレーションを行う
工程とを有することを特徴とするＡＳＩＣ設計方法に存
する。また本発明の請求項２に記載の要旨は、冗長以外
の遅延時間に影響を与えないようにするため、前記冗長
箇所のプリミティブマクロの配線データおよびプリミテ
ィブマクロ間の配線データを削除する場合に、Ｄフリッ
プフロップのクロック部分の配線データの削除を禁止す
る工程を有することを特徴とする請求項１に記載のＡＳ
ＩＣ設計方法に存する。また本発明の請求項３に記載の
要旨は、冗長以外の遅延時間に影響を与えないようにす
るため、前記冗長箇所のプリミティブマクロの配線デー
タおよびプリミティブマクロ間の配線データを削除する
場合に、組み合わせ回路におけるネットの分岐がある部
分の配線データの削除を禁止する工程を有することを特
徴とする請求項１または２に記載のＡＳＩＣ設計方法に
存する。また本発明の請求項４に記載の要旨は、ライブ
ラリ内に削除禁止情報を設定するとともに、前記冗長箇
所のプリミティブマクロの配線データおよびプリミティ
ブマクロ間の配線データの削除に制限を加える工程を有
することを特徴とする請求項１乃至３のいずれか一項に
記載のＡＳＩＣ設計方法に存する。また本発明の請求項
５に記載の要旨は、大型ハードマクロをＡＳＩＣに搭載
したときに冗長部分配線を削除してユーザーロジックに
よって使用できる配線領域を増加させるＡＳＩＣ設計装
置であって、ＡＳＩＣにおいてプリミティブマクロを使
って構成される大型ハードマクロを搭載した回路情報を
作成する手段と、当該作成した回路情報を基に、大型ハ
ードマクロの外部端子の結線情報に対して出力が開放状
態であって入力がクランプになっている端子情報を抽出
する手段と、当該抽出した端子情報を基に回路トレース
を行う手段と、当該抽出した端子情報を基に冗長箇所の
プリミティブマクロの配線データおよびプリミティブマ
クロ間の配線データを削除するとともに、当該削除結果
をマクロ内部の遅延スピードに反映させたテンポラリの
ライブラリを生成する手段と、当該生成したテンポラリ
のライブラリを基に配置配線および遅延シミュレーショ
ンを行う手段とを有することを特徴とするＡＳＩＣ設計
装置に存する。また本発明の請求項６に記載の要旨は、
冗長以外の遅延時間に影響を与えないようにするため、
前記冗長箇所のプリミティブマクロの配線データおよび
プリミティブマクロ間の配線データを削除する場合に、
Ｄフリップフロップのクロック部分の配線データの削除
を禁止する手段を有することを特徴とする請求項５に記
載のＡＳＩＣ設計装置に存する。また本発明の請求項７
に記載の要旨は、冗長以外の遅延時間に影響を与えない
ようにするため、前記冗長箇所のプリミティブマクロの
配線データおよびプリミティブマクロ間の配線データを
削除する場合に、組み合わせ回路におけるネットの分岐
がある部分の配線データの削除を禁止する手段を有する
ことを特徴とする請求項５または６に記載のＡＳＩＣ設
計装置に存する。また本発明の請求項８に記載の要旨
は、ライブラリ内に削除禁止情報を設定するとともに、
前記冗長箇所のプリミティブマクロの配線データおよび
プリミティブマクロ間の配線データの削除に制限を加え
る手段を有することを特徴とする請求項５乃至７のいず
れか一項に記載のＡＳＩＣ設計装置に存する。
【０００６】
【発明の実施の形態】以下に示す各実施の形態は、ＡＳ
ＩＣに搭載するプリミティブマクロを使って構成される
ＤＭＡコントローラ、割り込みコントローラ等のＣＰＵ
周辺回路や乗算器のような大型ハードマクロの設計方法
に関し、特に大型ハードマクロをＡＳＩＣに搭載したと
きに冗長部分配線を削除し、その他のユーザーロジック
によって使用できる配線領域を増加させることを特徴と
するＡＳＩＣ設計方法に関するものであって、半導体集
積回路の回路情報であるネットリストから大型ハードマ
クロの外部端子の結線情報を抽出し、大型ハードマクロ
の外部端子の結線情報を基に、出力が開放状態であって
入力がクランプになっている端子を探し、その情報を基
に大型ハードマクロのマクロライブラリに対して回路ト
レースを行い、ネットリストから見て冗長箇所となるプ
リミティブマクロの配線データおよびプリミティブマク
ロ間の配線データを削除した修正マクロライブラリを生
成する冗長部分削除シーケンスを設計フローに追加し、
この際、冗長箇所となるプリミティブマクロの配線デー
タおよびプリミティブマクロ間の配線データを削除する
ことにより生じるマクロ内部の遅延スピードの変化を修
正マクロライブラリに冗長部分削除シーケンスにおいて
反映させる点に特徴を有している。また、冗長部分以外
の回路の遅延時間に影響を与えないようにするために、
Ｄフリップフロップのクロック部分のみの配線データを
削除しないようにし、組み合わせ回路はネットの分岐が
ある部分を削除しないようにし、また、ライブラリ内に
削除禁止情報を設定することで削除される配線に制限を
加える点に特徴を有している。配置配線以降の処理はマ
クロライブラリの代わりに修正マクロライブラリを利用
し実行される。以下、本発明の実施の形態を図面に基づ
いて詳細に説明する。
ＩＣに搭載するプリミティブマクロを使って構成される
ＤＭＡコントローラ、割り込みコントローラ等のＣＰＵ
周辺回路や乗算器のような大型ハードマクロの設計方法
に関し、特に大型ハードマクロをＡＳＩＣに搭載したと
きに冗長部分配線を削除し、その他のユーザーロジック
によって使用できる配線領域を増加させることを特徴と
するＡＳＩＣ設計方法に関するものであって、半導体集
積回路の回路情報であるネットリストから大型ハードマ
クロの外部端子の結線情報を抽出し、大型ハードマクロ
の外部端子の結線情報を基に、出力が開放状態であって
入力がクランプになっている端子を探し、その情報を基
に大型ハードマクロのマクロライブラリに対して回路ト
レースを行い、ネットリストから見て冗長箇所となるプ
リミティブマクロの配線データおよびプリミティブマク
ロ間の配線データを削除した修正マクロライブラリを生
成する冗長部分削除シーケンスを設計フローに追加し、
この際、冗長箇所となるプリミティブマクロの配線デー
タおよびプリミティブマクロ間の配線データを削除する
ことにより生じるマクロ内部の遅延スピードの変化を修
正マクロライブラリに冗長部分削除シーケンスにおいて
反映させる点に特徴を有している。また、冗長部分以外
の回路の遅延時間に影響を与えないようにするために、
Ｄフリップフロップのクロック部分のみの配線データを
削除しないようにし、組み合わせ回路はネットの分岐が
ある部分を削除しないようにし、また、ライブラリ内に
削除禁止情報を設定することで削除される配線に制限を
加える点に特徴を有している。配置配線以降の処理はマ
クロライブラリの代わりに修正マクロライブラリを利用
し実行される。以下、本発明の実施の形態を図面に基づ
いて詳細に説明する。
【０００７】（第１の実施の形態）図１は本発明の第１
の実施の形態にかかるＡＳＩＣ設計方法を説明するため
の設計フローである。図１を参照すると、本実施の形態
は、マクロライブラリ１０の作成工程Ｓ１０、ネットリ
スト２０の作成工程Ｓ２０、冗長部削除工程Ｓ３０、プ
リミティブライブラリ４０の作成工程Ｓ４０、修正マク
ロライブラリ５０の作成工程Ｓ５０、配置配線工程Ｓ６
０、遅延シミュレーション工程Ｓ７０を備えている。本
実施の形態では、まず、図１に示されるように半導体集
積回路の回路情報であるネットリスト２０と大型ハード
マクロ１４（後述、図３参照）の回路情報、配線情報、
遅延情報などを含んだマクロライブラリ１０を冗長部削
除工程Ｓ３０に入力し、修正マクロライブラリ５０を生
成する。この修正マクロライブラリ５０とネットリスト
２０、プリミティブライブラリ４０を用いて、配置配線
工程Ｓ６０や遅延シミュレーション工程Ｓ７０等を実行
することになる。冗長部削除工程Ｓ３０は、まず入力さ
れた半導体集積回路の回路情報であるネットリスト２０
から大型ハードマクロ１４の外部端子の結線情報を抽出
し、その情報を基に、どの出力が開放になっているか、
どの入力がクランプになってか等の端子情報を調べる。
その端子情報を基にマクロライブラリ１０に含まれてい
る大型ハードマクロ１４の回路情報に対して入力端子か
らのフォワードトレース、出力端子からのバックトレー
スを行いネットリスト２０から見て冗長箇所となるプリ
ミティブマクロやプリミティブマクロ間の配線データを
削除した修正マクロライブラリ５０を生成する。
の実施の形態にかかるＡＳＩＣ設計方法を説明するため
の設計フローである。図１を参照すると、本実施の形態
は、マクロライブラリ１０の作成工程Ｓ１０、ネットリ
スト２０の作成工程Ｓ２０、冗長部削除工程Ｓ３０、プ
リミティブライブラリ４０の作成工程Ｓ４０、修正マク
ロライブラリ５０の作成工程Ｓ５０、配置配線工程Ｓ６
０、遅延シミュレーション工程Ｓ７０を備えている。本
実施の形態では、まず、図１に示されるように半導体集
積回路の回路情報であるネットリスト２０と大型ハード
マクロ１４（後述、図３参照）の回路情報、配線情報、
遅延情報などを含んだマクロライブラリ１０を冗長部削
除工程Ｓ３０に入力し、修正マクロライブラリ５０を生
成する。この修正マクロライブラリ５０とネットリスト
２０、プリミティブライブラリ４０を用いて、配置配線
工程Ｓ６０や遅延シミュレーション工程Ｓ７０等を実行
することになる。冗長部削除工程Ｓ３０は、まず入力さ
れた半導体集積回路の回路情報であるネットリスト２０
から大型ハードマクロ１４の外部端子の結線情報を抽出
し、その情報を基に、どの出力が開放になっているか、
どの入力がクランプになってか等の端子情報を調べる。
その端子情報を基にマクロライブラリ１０に含まれてい
る大型ハードマクロ１４の回路情報に対して入力端子か
らのフォワードトレース、出力端子からのバックトレー
スを行いネットリスト２０から見て冗長箇所となるプリ
ミティブマクロやプリミティブマクロ間の配線データを
削除した修正マクロライブラリ５０を生成する。
【０００８】次にＡＳＩＣ設計装置の動作（ＡＳＩＣ設
計方法）について説明する。まず、図１に示されるよう
に半導体集積回路の回路情報であるネットリスト２０と
大型ハードマクロ１４の回路情報、配線情報、遅延情報
などを含んだマクロライブラリ１０を冗長部削除工程Ｓ
３０に入力し、修正マクロライブラリ５０を生成する。
この修正マクロライブラリ５０とネットリスト２０、プ
リミティブライブラリ４０を用いて、配置配線工程Ｓ６
０等の処理を実行することになる。冗長部削除工程Ｓ３
０は、まず入力された半導体集積回路の回路情報である
ネットリスト２０から大型ハードマクロ１４の外部端子
の結線情報を抽出し、その情報を基に、どの出力が開放
になっているか、どの入力がクランプになってか等の端
子情報を調べる。その端子情報を基にマクロライブラリ
１０に含まれている大型ハードマクロ１４の回路情報に
対して入力端子からのフォワードトレース、出力端子か
らのバックトレースを行いネットリスト２０から見て冗
長箇所となるプリミティブマクロやプリミティブマクロ
間の配線データを削除した修正マクロライブラリ５０を
生成する。
計方法）について説明する。まず、図１に示されるよう
に半導体集積回路の回路情報であるネットリスト２０と
大型ハードマクロ１４の回路情報、配線情報、遅延情報
などを含んだマクロライブラリ１０を冗長部削除工程Ｓ
３０に入力し、修正マクロライブラリ５０を生成する。
この修正マクロライブラリ５０とネットリスト２０、プ
リミティブライブラリ４０を用いて、配置配線工程Ｓ６
０等の処理を実行することになる。冗長部削除工程Ｓ３
０は、まず入力された半導体集積回路の回路情報である
ネットリスト２０から大型ハードマクロ１４の外部端子
の結線情報を抽出し、その情報を基に、どの出力が開放
になっているか、どの入力がクランプになってか等の端
子情報を調べる。その端子情報を基にマクロライブラリ
１０に含まれている大型ハードマクロ１４の回路情報に
対して入力端子からのフォワードトレース、出力端子か
らのバックトレースを行いネットリスト２０から見て冗
長箇所となるプリミティブマクロやプリミティブマクロ
間の配線データを削除した修正マクロライブラリ５０を
生成する。
【０００９】図２はハードマクロ例の基本ネットリスト
２０を示している。図２のハードマクロ１２では、外部
端子１，３がユーザー回路６に接続され、外部端子２が
クランプされ、外部端子４がユーザー回路７に接続さ
れ、外部端子５が開放されている。論理回路１１には外
部端子１，３、組み合わせ回路８，９、Ｄフリップフロ
ップＡ，Ｂ，Ｃ，Ｄが接続されている。Ｄフリップフロ
ップＡは、Ｄ（データ入力）端子が外部端子２に接続さ
れ、Ｃ（クロック入力）端子が論理回路１１および外部
端子３に接続され、Ｑ（データ出力）端子が論理回路１
１に接続されている。ＤフリップフロップＢは、Ｄ（デ
ータ入力）端子が組み合わせ回路８に接続され、Ｃ（ク
ロック入力）端子が論理回路１１およびＤフリップフロ
ップＣのＣ（クロック入力）端子に接続され、Ｑ（デー
タ出力）端子が外部端子４に接続されている。Ｄフリッ
プフロップＣは、Ｄ（データ入力）端子が組み合わせ回
路９に接続され、Ｃ（クロック入力）端子が論理回路１
１およびＤフリップフロップＢのＣ（クロック入力）端
子に接続され、Ｑ（データ出力）端子が外部端子５に接
続されている。ＤフリップフロップＤは、Ｄ（データ入
力）端子が論理回路１１に接続され、Ｃ（クロック入
力）端子が論理回路１１およびＤフリップフロップＢ，
ＣのＣ（クロック入力）端子に接続され、Ｑ（データ出
力）端子が組み合わせ回路９に接続されている。
２０を示している。図２のハードマクロ１２では、外部
端子１，３がユーザー回路６に接続され、外部端子２が
クランプされ、外部端子４がユーザー回路７に接続さ
れ、外部端子５が開放されている。論理回路１１には外
部端子１，３、組み合わせ回路８，９、Ｄフリップフロ
ップＡ，Ｂ，Ｃ，Ｄが接続されている。Ｄフリップフロ
ップＡは、Ｄ（データ入力）端子が外部端子２に接続さ
れ、Ｃ（クロック入力）端子が論理回路１１および外部
端子３に接続され、Ｑ（データ出力）端子が論理回路１
１に接続されている。ＤフリップフロップＢは、Ｄ（デ
ータ入力）端子が組み合わせ回路８に接続され、Ｃ（ク
ロック入力）端子が論理回路１１およびＤフリップフロ
ップＣのＣ（クロック入力）端子に接続され、Ｑ（デー
タ出力）端子が外部端子４に接続されている。Ｄフリッ
プフロップＣは、Ｄ（データ入力）端子が組み合わせ回
路９に接続され、Ｃ（クロック入力）端子が論理回路１
１およびＤフリップフロップＢのＣ（クロック入力）端
子に接続され、Ｑ（データ出力）端子が外部端子５に接
続されている。ＤフリップフロップＤは、Ｄ（データ入
力）端子が論理回路１１に接続され、Ｃ（クロック入
力）端子が論理回路１１およびＤフリップフロップＢ，
ＣのＣ（クロック入力）端子に接続され、Ｑ（データ出
力）端子が組み合わせ回路９に接続されている。
【００１０】図３は第１の実施の形態の修正マクロライ
ブラリ５０のデータを含むネットリスト２０を示してい
る。本実施の形態では、まず、図１に示す冗長部削除工
程Ｓ３０がハードマクロ１２のクランプされている入力
端子（例えば、図２中の外部端子２）および開放されて
いる出力端子（例えば、図２中の外部端子５）を調べ
る。この情報を基に入力端子からのフォワードトレース
を行うとともに、出力端子からのバックトレースを行
う。その結果、ＤフリップフロップＡの出力Ｑは論理値
Ｌの電位にクランプされ、ＤフリップフロップＣ，Ｄ、
組み合わせ回路９は冗長であることが分かる。これに応
じて、冗長部削除工程Ｓ３０が、図３のような回路情報
を有する修正マクロライブラリ５０を出力する。本実施
の形態では、全体の回路から見て冗長箇所となるプリミ
ティブマクロの回路情報はすべて削除されており、残っ
ているクロックラインの配線遅延等に影響を与えること
となる。このため、冗長部削除工程Ｓ３０が、修正マク
ロライブラリ５０に冗長箇所となるプリミティブマクロ
の配線データおよびプリミティブマクロ間の配線データ
を削除することにより生じるマクロ内部の遅延スピード
の変化を反映させる。
ブラリ５０のデータを含むネットリスト２０を示してい
る。本実施の形態では、まず、図１に示す冗長部削除工
程Ｓ３０がハードマクロ１２のクランプされている入力
端子（例えば、図２中の外部端子２）および開放されて
いる出力端子（例えば、図２中の外部端子５）を調べ
る。この情報を基に入力端子からのフォワードトレース
を行うとともに、出力端子からのバックトレースを行
う。その結果、ＤフリップフロップＡの出力Ｑは論理値
Ｌの電位にクランプされ、ＤフリップフロップＣ，Ｄ、
組み合わせ回路９は冗長であることが分かる。これに応
じて、冗長部削除工程Ｓ３０が、図３のような回路情報
を有する修正マクロライブラリ５０を出力する。本実施
の形態では、全体の回路から見て冗長箇所となるプリミ
ティブマクロの回路情報はすべて削除されており、残っ
ているクロックラインの配線遅延等に影響を与えること
となる。このため、冗長部削除工程Ｓ３０が、修正マク
ロライブラリ５０に冗長箇所となるプリミティブマクロ
の配線データおよびプリミティブマクロ間の配線データ
を削除することにより生じるマクロ内部の遅延スピード
の変化を反映させる。
【００１１】以下、本実施の形態の効果を説明する。通
常、顧客の設計により作成されるＡＳＩＣにおいては顧
客設計部分であるユーザーロジックとベンダが用意する
大型ハードマクロ１４が１つのチップに搭載される。こ
の場合、大型ハードマクロ１４はチップ上に占める面積
の割合が比較的大きく、その固定された形状からユーザ
ーロジック部の配置配線に著しい影響を与える場合が多
い。図４は第１の配線例、図５は第２の配線例を示して
いる。例えば、図４の第１の配線例の場合、大型ハード
マクロ１４上は配線が通過できない。その結果、各プリ
ミティブマクロ間の結線は大型ハードマクロ１４を取り
囲む形となっており、配線長は長く、配線格子を無駄に
消費し結果的に全体の配線性を低下させてしまう。一
方、図５のように大型ハードマクロ１４上でも配線が通
過できる構成であるなら、各プリミティブマクロ間の結
線はマクロ上を通過してより効率的に最短で結線しよう
する。このことは大型ハードマクロ１４上を通過できる
配線数が多いほど効果的である。本実施の形態では、冗
長部削除工程Ｓ３０が、まず入力された半導体集積回路
の回路情報であるネットリスト２０から大型ハードマク
ロ１４の外部端子の結線情報を抽出し、抽出した結線情
報を基に、どの出力が開放になっているか、どの入力が
クランプになってか等の端子情報を調べ、調べた端子情
報を基に、マクロライブラリ１０に含まれている大型ハ
ードマクロ１４の回路情報に対して入力端子からのフォ
ワードトレース、出力端子からのバックトレースを行
い、ネットリスト２０から見て冗長箇所となるプリミテ
ィブマクロやプリミティブマクロ間の配線データを削除
した修正マクロライブラリ５０を生成することになる。
このため、従来は冗長部分の配線によって全く利用でき
なかった配線格子を開放することができるようになり、
ユーザーロジックの配線性を改善できるといった効果を
奏する。また、セルベースＩＣのように事前にトランジ
スタの配置を決めて製造するＡＳＩＣではチップ完成後
の修正はＮＡＮＤ１個でも１からの製造となるが、本実
施の形態では、大型ハードマクロ１４内の解放されたト
ランジスタを使うこともできるので、変更規模が小さい
場合には配線工程のみで対応できるといった効果もあ
る。
常、顧客の設計により作成されるＡＳＩＣにおいては顧
客設計部分であるユーザーロジックとベンダが用意する
大型ハードマクロ１４が１つのチップに搭載される。こ
の場合、大型ハードマクロ１４はチップ上に占める面積
の割合が比較的大きく、その固定された形状からユーザ
ーロジック部の配置配線に著しい影響を与える場合が多
い。図４は第１の配線例、図５は第２の配線例を示して
いる。例えば、図４の第１の配線例の場合、大型ハード
マクロ１４上は配線が通過できない。その結果、各プリ
ミティブマクロ間の結線は大型ハードマクロ１４を取り
囲む形となっており、配線長は長く、配線格子を無駄に
消費し結果的に全体の配線性を低下させてしまう。一
方、図５のように大型ハードマクロ１４上でも配線が通
過できる構成であるなら、各プリミティブマクロ間の結
線はマクロ上を通過してより効率的に最短で結線しよう
する。このことは大型ハードマクロ１４上を通過できる
配線数が多いほど効果的である。本実施の形態では、冗
長部削除工程Ｓ３０が、まず入力された半導体集積回路
の回路情報であるネットリスト２０から大型ハードマク
ロ１４の外部端子の結線情報を抽出し、抽出した結線情
報を基に、どの出力が開放になっているか、どの入力が
クランプになってか等の端子情報を調べ、調べた端子情
報を基に、マクロライブラリ１０に含まれている大型ハ
ードマクロ１４の回路情報に対して入力端子からのフォ
ワードトレース、出力端子からのバックトレースを行
い、ネットリスト２０から見て冗長箇所となるプリミテ
ィブマクロやプリミティブマクロ間の配線データを削除
した修正マクロライブラリ５０を生成することになる。
このため、従来は冗長部分の配線によって全く利用でき
なかった配線格子を開放することができるようになり、
ユーザーロジックの配線性を改善できるといった効果を
奏する。また、セルベースＩＣのように事前にトランジ
スタの配置を決めて製造するＡＳＩＣではチップ完成後
の修正はＮＡＮＤ１個でも１からの製造となるが、本実
施の形態では、大型ハードマクロ１４内の解放されたト
ランジスタを使うこともできるので、変更規模が小さい
場合には配線工程のみで対応できるといった効果もあ
る。
【００１２】（第２の実施の形態）図６は第２の実施の
形態の修正マクロライブラリ５０のデータを含むネット
リスト２０を示している。なお、第１の実施の形態にお
いて既に記述したものと同一の部分については、同一符
号を付し、重複した説明は省略する。本実施の形態で
は、冗長部削除工程Ｓ３０はハードマクロのクランプさ
れている入力端子と開放されている出力端子を調べる。
形態の修正マクロライブラリ５０のデータを含むネット
リスト２０を示している。なお、第１の実施の形態にお
いて既に記述したものと同一の部分については、同一符
号を付し、重複した説明は省略する。本実施の形態で
は、冗長部削除工程Ｓ３０はハードマクロのクランプさ
れている入力端子と開放されている出力端子を調べる。
【００１３】図２のハードマクロ１２では、外部端子２
がクランプされており、外部端子５が開放されている。
この情報を基に入力端子からのフォワードトレースを行
うとともに、出力端子からのバックトレースを行う。そ
の結果、Ｄフリップフロップ（ＦＦ）Ａの出力Ｑは論理
値Ｌの電位にクランプされ、Ｄフリップフロップ（Ｆ
Ｆ）Ｃ，Ｄ、組み合わせ回路９は冗長であることが分か
る。そこで、第２の実施の形態では、冗長部分の削除を
行う際に、Ｄフリップフロップ（ＦＦ）Ｂのクロック部
分に関する配線データを削除しないようにし、組み合わ
せ回路８はネットの分岐がある部分を削除しないように
している。このため、本実施の形態の冗長部削除工程Ｓ
３０は、図６のような回路情報を有する修正マクロライ
ブラリ５０を出力する。本実施の形態では全体の回路か
ら見て冗長箇所となるプリミティブマクロの回路情報が
多少残るが、事前に設計した配線遅延には影響を全く与
えないため、マクロのタイミング互換性は維持されると
いった効果を奏する。
がクランプされており、外部端子５が開放されている。
この情報を基に入力端子からのフォワードトレースを行
うとともに、出力端子からのバックトレースを行う。そ
の結果、Ｄフリップフロップ（ＦＦ）Ａの出力Ｑは論理
値Ｌの電位にクランプされ、Ｄフリップフロップ（Ｆ
Ｆ）Ｃ，Ｄ、組み合わせ回路９は冗長であることが分か
る。そこで、第２の実施の形態では、冗長部分の削除を
行う際に、Ｄフリップフロップ（ＦＦ）Ｂのクロック部
分に関する配線データを削除しないようにし、組み合わ
せ回路８はネットの分岐がある部分を削除しないように
している。このため、本実施の形態の冗長部削除工程Ｓ
３０は、図６のような回路情報を有する修正マクロライ
ブラリ５０を出力する。本実施の形態では全体の回路か
ら見て冗長箇所となるプリミティブマクロの回路情報が
多少残るが、事前に設計した配線遅延には影響を全く与
えないため、マクロのタイミング互換性は維持されると
いった効果を奏する。
【００１４】（第３の実施の形態）図７は第３の実施の
形態の修正マクロライブラリ５０のデータを含むネット
リスト２０を示している。なお、第１の実施の形態また
は第２の実施の形態において既に記述したものと同一の
部分については、同一符号を付し、重複した説明は省略
する。本実施の形態では第２の実施の形態に加えて、マ
クロライブラリ１０内にＤフリップフロップ（ＦＦ）Ｄ
の削除禁止情報を追加した点に特徴を有している。Ｄフ
リップフロップ（ＦＦ）Ｄは実際には冗長回路である
が、マクロライブラリ１０内の削除禁止情報を基に削除
されず、本実施の形態の冗長部削除工程Ｓ３０は、図７
に示すような回路情報を有する修正マクロライブラリ５
０を出力する。
形態の修正マクロライブラリ５０のデータを含むネット
リスト２０を示している。なお、第１の実施の形態また
は第２の実施の形態において既に記述したものと同一の
部分については、同一符号を付し、重複した説明は省略
する。本実施の形態では第２の実施の形態に加えて、マ
クロライブラリ１０内にＤフリップフロップ（ＦＦ）Ｄ
の削除禁止情報を追加した点に特徴を有している。Ｄフ
リップフロップ（ＦＦ）Ｄは実際には冗長回路である
が、マクロライブラリ１０内の削除禁止情報を基に削除
されず、本実施の形態の冗長部削除工程Ｓ３０は、図７
に示すような回路情報を有する修正マクロライブラリ５
０を出力する。
【００１５】なお、本発明が上記各実施形態に限定され
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。また上記構成部
材の数、位置、形状等は上記実施の形態に限定されず、
本発明を実施する上で好適な数、位置、形状等にするこ
とができる。また、各図において、同一構成要素には同
一符号を付している。
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。また上記構成部
材の数、位置、形状等は上記実施の形態に限定されず、
本発明を実施する上で好適な数、位置、形状等にするこ
とができる。また、各図において、同一構成要素には同
一符号を付している。
【００１６】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。第１に、従来は冗長部
分の配線によって全く利用できなかった配線格子を開放
することができるようになり、ユーザーロジック部の配
線性を改善できるといった効果を奏する。第２に、大型
ハードマクロ内の解放されたトランジスタを使うことが
できるので、セルベースＩＣのように事前にトランジス
タの配置を決めて製造するＡＳＩＣでチップ完成後の修
正を行う場合であっても、変更規模が小さい場合には配
線工程のみで対応できる。
で、以下に掲げる効果を奏する。第１に、従来は冗長部
分の配線によって全く利用できなかった配線格子を開放
することができるようになり、ユーザーロジック部の配
線性を改善できるといった効果を奏する。第２に、大型
ハードマクロ内の解放されたトランジスタを使うことが
できるので、セルベースＩＣのように事前にトランジス
タの配置を決めて製造するＡＳＩＣでチップ完成後の修
正を行う場合であっても、変更規模が小さい場合には配
線工程のみで対応できる。
【図１】本発明の第１の実施の形態にかかるＡＳＩＣ設
計方法を説明するための設計フローである。
計方法を説明するための設計フローである。
【図２】ハードマクロ例の基本ネットリストを示してい
る。
る。
【図３】第１の実施の形態の修正マクロライブラリのデ
ータを含むネットリストを示している。
ータを含むネットリストを示している。
【図４】第１の配線例を示している。
【図５】第２の配線例を示している。
【図６】第２の実施の形態の修正マクロライブラリのデ
ータを含むネットリストを示している。
ータを含むネットリストを示している。
【図７】第３の実施の形態の修正マクロライブラリのデ
ータを含むネットリストを示している。
ータを含むネットリストを示している。
【図８】従来技術のＡＳＩＣ設計方法を説明するための
設計フローである。
設計フローである。
１，２，３，４，５…外部端子 ６，７…ユーザー回路 ８，９…組み合わせ回路 １０…マクロライブラリ １１…論理回路 １２…ハードマクロ １４…大型ハードマクロ ２０…ネットリスト ４０…プリミティブライブラリ ５０…修正マクロライブラリ Ａ，Ｂ，Ｃ，Ｄ…Ｄフリップフロップ Ｃ…Ｄフリップフロップのクロック端子 Ｄ…Ｄフリップフロップのデータ入力端子 Ｑ…Ｄフリップフロップのデータ出力端子
Claims (8)
- 【請求項１】 大型ハードマクロをＡＳＩＣに搭載した
ときに冗長部分配線を削除してユーザーロジックによっ
て使用できる配線領域を増加させるＡＳＩＣ設計方法で
あって、 ＡＳＩＣにおいてプリミティブマクロを使って構成され
る大型ハードマクロを搭載した回路情報を作成する工程
と、 当該作成した回路情報を基に、大型ハードマクロの外部
端子の結線情報に対して出力が開放状態であって入力が
クランプになっている端子情報を抽出する工程と、 当該抽出した端子情報を基に回路トレースを行う工程
と、 当該抽出した端子情報を基に冗長箇所のプリミティブマ
クロの配線データおよびプリミティブマクロ間の配線デ
ータを削除するとともに、当該削除結果をマクロ内部の
遅延スピードに反映させたテンポラリのライブラリを生
成する工程と、 当該生成したテンポラリのライブラリを基に配置配線お
よび遅延シミュレーションを行う工程とを有することを
特徴とするＡＳＩＣ設計方法。 - 【請求項２】 冗長以外の遅延時間に影響を与えないよ
うにするため、前記冗長箇所のプリミティブマクロの配
線データおよびプリミティブマクロ間の配線データを削
除する場合に、Ｄフリップフロップのクロック部分の配
線データの削除を禁止する工程を有することを特徴とす
る請求項１に記載のＡＳＩＣ設計方法。 - 【請求項３】 冗長以外の遅延時間に影響を与えないよ
うにするため、前記冗長箇所のプリミティブマクロの配
線データおよびプリミティブマクロ間の配線データを削
除する場合に、組み合わせ回路におけるネットの分岐が
ある部分の配線データの削除を禁止する工程を有するこ
とを特徴とする請求項１または２に記載のＡＳＩＣ設計
方法。 - 【請求項４】 ライブラリ内に削除禁止情報を設定する
とともに、前記冗長箇所のプリミティブマクロの配線デ
ータおよびプリミティブマクロ間の配線データの削除に
制限を加える工程を有することを特徴とする請求項１乃
至３のいずれか一項に記載のＡＳＩＣ設計方法。 - 【請求項５】 大型ハードマクロをＡＳＩＣに搭載した
ときに冗長部分配線を削除してユーザーロジックによっ
て使用できる配線領域を増加させるＡＳＩＣ設計装置で
あって、 ＡＳＩＣにおいてプリミティブマクロを使って構成され
る大型ハードマクロを搭載した回路情報を作成する手段
と、 当該作成した回路情報を基に、大型ハードマクロの外部
端子の結線情報に対して出力が開放状態であって入力が
クランプになっている端子情報を抽出する手段と、 当該抽出した端子情報を基に回路トレースを行う手段
と、 当該抽出した端子情報を基に冗長箇所のプリミティブマ
クロの配線データおよびプリミティブマクロ間の配線デ
ータを削除するとともに、当該削除結果をマクロ内部の
遅延スピードに反映させたテンポラリのライブラリを生
成する手段と、 当該生成したテンポラリのライブラリを基に配置配線お
よび遅延シミュレーションを行う手段とを有することを
特徴とするＡＳＩＣ設計装置。 - 【請求項６】 冗長以外の遅延時間に影響を与えないよ
うにするため、前記冗長箇所のプリミティブマクロの配
線データおよびプリミティブマクロ間の配線データを削
除する場合に、Ｄフリップフロップのクロック部分の配
線データの削除を禁止する手段を有することを特徴とす
る請求項５に記載のＡＳＩＣ設計装置。 - 【請求項７】 冗長以外の遅延時間に影響を与えないよ
うにするため、前記冗長箇所のプリミティブマクロの配
線データおよびプリミティブマクロ間の配線データを削
除する場合に、組み合わせ回路におけるネットの分岐が
ある部分の配線データの削除を禁止する手段を有するこ
とを特徴とする請求項５または６に記載のＡＳＩＣ設計
装置。 - 【請求項８】 ライブラリ内に削除禁止情報を設定する
とともに、前記冗長箇所のプリミティブマクロの配線デ
ータおよびプリミティブマクロ間の配線データの削除に
制限を加える手段を有することを特徴とする請求項５乃
至７のいずれか一項に記載のＡＳＩＣ設計装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07902399A JP3304912B2 (ja) | 1999-03-24 | 1999-03-24 | Ａｓｉｃ設計方法およびａｓｉｃ設計装置 |
| US09/531,717 US6463576B1 (en) | 1999-03-24 | 2000-03-21 | Method for designing an ASIC and ASIC designing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07902399A JP3304912B2 (ja) | 1999-03-24 | 1999-03-24 | Ａｓｉｃ設計方法およびａｓｉｃ設計装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000277617A true JP2000277617A (ja) | 2000-10-06 |
| JP3304912B2 JP3304912B2 (ja) | 2002-07-22 |
Family
ID=13678357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07902399A Expired - Fee Related JP3304912B2 (ja) | 1999-03-24 | 1999-03-24 | Ａｓｉｃ設計方法およびａｓｉｃ設計装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6463576B1 (ja) |
| JP (1) | JP3304912B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005229650A (ja) * | 2001-05-06 | 2005-08-25 | Altera Corp | Ｉｐ機能ブロックのフレキシブルな配置のためのｐｌｄアーキテクチャ |
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Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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