JP2872216B1

JP2872216B1 - マクロの設計方法

Info

Publication number: JP2872216B1
Application number: JP10063169A
Authority: JP
Inventors: 理恵瀧口
Original assignee: 日本電気アイシーマイコンシステム株式会社
Priority date: 1998-03-13
Filing date: 1998-03-13
Publication date: 1999-03-17
Anticipated expiration: 2018-03-13
Also published as: JPH11259555A

Abstract

【要約】【課題】論理セルと出力端子又は入力端子までのネッ
トが持つ配線情報が、遅延シミュレーションに反映され
ず、また、ダミー素子が入力端子容量を持っているにも
かかわらず遅延シミュレーションには反映されない。【解決手段】自動レイアウト工程１０４は、ダミー素
子のレイアウトライブラリを持っている自動レイアウト
ツールによるマクロの自動レイアウトを実行して、配線
容量付きネットリスト１０５を作成する。遅延計算工程
１０６は、配線容量付きネットリスト１０５を入力ファ
イルとして、遅延計算ツールにより、マクロ内で使用さ
れている論理セル間の配線遅延を計算する。遅延シミュ
レーション１０８は、ネットリスト１０２と遅延情報フ
ァイル１０７を入力として、ダミー素子のライブラリを
有している遅延シミュレータを用いて実際の配線遅延を
考慮した遅延シミュレーションを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマクロの設計方法に
係り、特にマクロの入出力端子への配線性の低下を防止
するためにマクロの外周部に入出力端子としてダミー素
子を配置したネットリストに対して、遅延シミュレーシ
ョンを行うことにより、マクロを設計するマクロの設計
方法に関する。

【０００２】

【従来の技術】図６は従来のマクロの設計方法の一例の
フローチャートである。同図に示すように、従来の設計
方法では、まず、設計者は、回路設計工程１にてマクロ
のネットリスト２を作成する。続いて、遅延シミュレー
ションの工程にてネットリスト２の遅延シミュレーショ
ンを行い、遅延シミュレーション３の結果の良否判定を
する（ステップ３）。その判定により、遅延シミュレー
ション３の結果がＯＫであれば、ダミー素子追加工程４
にて、ネットリスト２にダミー素子を追加したネットリ
スト５を作成する。

【０００３】続いて、ネットリスト５を入力として自動
レイアウト工程６にてマクロの自動レイアウトを行う。
自動レイアウトにより論理セル間に付加される配線容量
の情報を持った配線容量付きネットリスト７を自動レイ
アウトツールから出力する。次に、ダミー素子削除工程
８にて配線容量付きネットリスト７からダミー素子を削
除した配線容量付きネットリスト９を作成する。

【０００４】続いて、遅延計算工程１０において、上記
の配線容量付きネットリスト９を入力ファイルとして、
遅延計算ツールを用いてマクロ内で使用されている論理
セル間の配線遅延を計算し、遅延情報ファイル１１を出
力する。次に、前記のネットリスト２と上記の遅延情報
ファイル１１を入力として遅延シミュレーションを行
い、その遅延シミュレーション結果の良否判定を行う
（ステップ１２）。

【０００５】このとき、遅延シミュレーションの結果が
ＯＫであれば、実際の配線遅延を考慮したマクロの設計
が終了する。ステップ３や１２での遅延シュミレーショ
ンの結果がＮＧであると判定されたときには、回路設計
工程１又は自動レイアウト工程６からやり直す。

【０００６】このように、従来の設計方法では、遅延シ
ミュレーション３の終了後、ネットリスト２にダミー素
子を追加する工程と、自動レイアウトツールが出力する
配線容量付きネットリスト７からダミー素子を削除する
工程を必要とする。

【０００７】次に、従来技術において、ダミー素子をネ
ットリストに挿入する理由を説明する。図７はダミー素
子を持たないネットリストの入力部分のモデル図であ
る。図７において、入力端子１５はネット１６を介して
論理セルＡの入力端子ＰＩＮに接続されている。論理セ
ルＡの出力端子ＰＯＵＴは、ネット１７を介して論理セ
ルＢの入力端子ＱＩＮに接続されている。更に、論理セ
ルＢの出力端子ＱＯＵＴは、ネット１８を介して図示し
ない他の論理セルの入力端子に接続される。

【０００８】図８は、図７のネットリストのレイアウト
図を示す。図８において、論理セルＡの出力端子ＰＯＵ
Ｔは、配線層２１を介して論理セルＢの入力端子ＱＩＮ
に接続されている。論理セルＢの出力端子ＱＯＵＴは、
配線層２２を介して図示しない他の論理セルの入力端子
に接続されている。

【０００９】自動レイアウトツールは、論理セルの入出
力端子同士のみを接続するため、図７における入力端子
１５から論理セルＡの入力端子ＰＩＮへの接続は行わな
い。また、入力端子１５はレイアウトデータを持たない
ため、図８におけるマクロのレイアウト上での入力端子
は実質的に論理セルＡの入力端子ＰＩＮとなる。

【００１０】図８のマクロと他のマクロを接続する場合
を考えると、図８のマクロの入力端子は論理セルＡの入
力端子ＰＩＮであるため、マクロ内部の論理セル配置領
域２３の中にマクロの入力端子が存在することになる。

【００１１】マクロ内部論理セル配置領域２３には、他
の論理セルや論理セル同士を接続する配線層が多数存在
しているため、他のマクロから論理セルＡの入力端子Ｐ
ＩＮへの配線経路を確保しにくくなり、配線性が悪くな
ってしまう。最悪の場合には他のマクロから論理セルＡ
の入力端子ＰＩＮへの配線経路が全く確保できないこと
もあり得る。

【００１２】このため、図７のネット１６と論理セルＡ
の間にダミー素子とネットを挿入し、レイアウト上での
入力端子をダミー素子としてマクロ周辺の自由な位置に
ダミー素子を配置することによって配線性が悪くなる問
題を解決している。このとき挿入するダミー素子は、配
線層によるレイアウトデータと、ダミー素子セルとして
の入出力端子を持つ論理セルである。

【００１３】図９はダミー素子を挿入したときのレイア
ウト図を示す。同図に示すように、論理セルＡの入力端
子ＰＩＮは配線層２４を介してダミー素子２５の出力端
子ＡＯＵＴに接続されている。すなわち、自動レイアウ
トツールは論理セルの入出力端子同士の配線を行うこと
ができるので、論理セルＡの入力端子ＰＩＮと挿入した
ダミー素子２５の出力端子ＡＯＵＴは、挿入した配線層
２４により接続される。

【００１４】このときのダミー素子２５をマクロ周辺、
つまりマクロ内部の論理セル配層領域２３の周辺に強制
配置することにより、レイアウト上でのマクロの入力端
子１５を自由な位置に配置することができる。このよう
に、従来の設計方法では、マクロの入出力端子をマクロ
周辺部に配置し、マクロの配線性を向上させるため、ダ
ミー素子を追加したネットリストを使用して自動レイア
ウトを行う必要がある。

【００１５】しかし、自動レイアウト後に自動レイアウ
トツールが出力する配線容量付きネットリスト７は、ダ
ミー素子２５を持つネットリストであるため、遅延計算
ツールでの配線遅延の計算をすることができない。これ
は、遅延計算ツールがダミー素子２５のライブラリを持
っていないためである。このため、従来の設計方法では
遅延計算ツールによる配線遅延計算の工程の前に、配線
容量付きネットリスト７からダミー素子を削除する工程
８が必要であった。

【００１６】図１０はダミー素子を追加したネットリス
トの一例のモデル図を示す。図１０において、入力端子
２８はネット２９を介してダミー素子３０に接続され、
さらにネット３１を介して論理セルＡに接続される。ま
た、出力端子３８はネット３７を介してダミー素子３６
に接続され、さらにネット３５を介して論理セルＢに接
続される。

【００１７】従って、入力端子２８および出力端子３８
は、１つのネット２９、３７を介してダミー素子３０、
３６に接続されており、入力端子２８および出力端子３
８からネットを介して論理セルに接続されることはな
い。論理セルＡはネット３２を介して、また論理セルＢ
はネット３４を介してそれぞれその他の論理セルの組み
合わせ３３に接続される。

【００１８】図１１は図１０のネットリストのレイアウ
ト図を示す。図１１において、マクロ内部の論理セル配
置領域４０に配置されている論理セルＡは入力端子４１
を有し、論理セルＢは出力端子４２を有する。

【００１９】ダミー素子３０は配線層４３により論理セ
ルＡの入力端子４１に接続される。ダミー素子３６は配
線層４４により論理セルＢの出力端子４２に接続され
る。入力端子４１および出力端子４２はレイアウトデー
タをもたないため、ダミー素子３０及び３６をマクロの
入出力端子として扱い、マクロ周辺の自由な位置に配置
する。

【００２０】図１２は、図１１のマクロの入力端子が他
のマクロ４５の出力端子と接続される場合を示すレイア
ウトイメージ図を示す。同図中、図１１と同一部分には
同一符号を付してある。図１２において、論理セルＡの
入力端子として扱うダミー素子３０と、他のマクロ４５
の出力端子として扱うダミー素子４６が配線層４７によ
って接続される。

【００２１】図１３は、自動レイアウト工程終了後に自
動レイアウトツールが出力する配線容量付きネットリス
ト７からダミー素子を削除した配線容量付きネットリス
ト９のモデル図を示す。図１３において、ネット５０、
ネット３２、ネット３３、ネット５１はレイアウトによ
って付加された配線容量の情報を持つ。

【００２２】この配線容量付きネットリストを入力ファ
イルとして、遅延計算ツールを用いてマクロ内で使用さ
れている論理セル間の配線遅延を計算して得られた遅延
情報ファイルと、ネットリストとを入力として遅延シミ
ュレーションが実行される。

【００２３】

【発明が解決しようとする課題】しかるに、上記従来の
マクロ設計方法では、遅延計算ツールはネットリストが
持つ論理セル同士の配線に付加されている配線容量のみ
の遅延計算を行うだけであり、入力端子および出力端子
から論理セルまでの配線に付加された配線容量の遅延計
算を行わないため、遅延計算工程１０では図１３におけ
るダミー素子を削除した配線容量付きネットリストのネ
ット５０およびネット５１の配線容量を考慮した遅延計
算を行うことができない。

【００２４】このため、従来のマクロ設計方法では、図
６のステップ１２での遅延シミュレーションには、入力
端子２８から論理セルＡまでのネット５０が持つ配線情
報および論理セルＢから出力端子３８までのネット５１
が持つ配線情報が反映されない。つまり、図１１におけ
る配線層４３、配線層４４の配線容量は無視されてしま
うという問題がある。

【００２５】また、従来のマクロ設計方法では、図６の
ステップ３及び１２において遅延シミュレーションを行
う遅延シミュレータに入力するネットリスト２にはダミ
ー素子がないため、レイアウト上の入出力端子であるダ
ミー素子が入力端子容量を持っているにもかかわらず遅
延シミュレーションには反映されないという問題もあ
る。

【００２６】本発明は上記の点に鑑みなされたもので、
ダミー素子と論理セルを接続している配線層の配線容量
を遅延シミュレーションに反映し得るマクロの設計方法
を提供することを目的とする。

【００２７】また、本発明は、ダミー素子のライブラリ
を有する遅延シミュレータにてダミー素子を持たせたネ
ットリストの遅延シミュレーションを行うことにより、
遅延シミュレーションの精度の向上を図ることができる
マクロの設計方法を提供することにある。

【００２８】

【課題を解決するための手段】本発明は上記の目的を達
成するため、マクロの入出力端子への配線性の低下を防
止するためにマクロの外周部に入出力端子としてダミー
素子を配置するマクロの設計方法において、ダミー素子
を持たせたネットリストを作成する回路設計工程と、ダ
ミー素子のライブラリを有し、仮の配線容量を考慮した
状態でのネットリストの遅延シミュレーションを実行す
る第１の遅延シミュレーション工程と、第１の遅延シミ
ュレーション工程によるシミュレーション結果が正常で
あるときは、ネットリストを入力として、ダミー素子の
レイアウトライブラリを持っている自動レイアウトツー
ルによるマクロの自動レイアウトを実行して、論理セル
間に付加される配線容量の情報を持った配線容量付きネ
ットリストを作成する自動レイアウト工程と、配線容量
付きネットリストを入力ファイルとして、遅延計算ツー
ルにより、マクロ内で使用されている論理セル間の配線
遅延を計算し、遅延情報ファイルを出力する遅延計算工
程と、ネットリストと遅延情報ファイルを入力として、
ダミー素子のライブラリを有している遅延シミュレータ
を用いて実際の配線遅延を考慮した遅延シミュレーショ
ンを行って、設計結果を得る第２の遅延シミュレーショ
ン工程とを含むようにしたものである。

【００２９】本発明では、遅延計算工程の遅延計算ツー
ルが、マクロ内で使用されている論理セル間の配線遅延
を計算して遅延情報ファイルを出力し、その遅延情報フ
ァイルを用いて遅延シミュレーションしているため、ダ
ミー素子と論理セルを接続するネットの配線容量を考慮
した遅延計算をして、遅延シミュレーションに反映する
ことができる。

【００３０】また、本発明では、上記の第１及び第２の
遅延シミュレーション工程での遅延シミュレーションを
実行する遅延シミュレータはダミー素子のライブラリを
有しており、また、遅延シミュレータに入力されるネッ
トリストはダミー素子を持っているため、レイアウトで
の入出力端子となるダミー素子の入力容量を、遅延シミ
ュレーションに反映することができる。

【００３１】

【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。図１は本発明になるマクロ設計方法の一実
施の形態のフローチャートを示す。同図において、回路
設計工程１０１は、回路図入力ツール、論理合成などに
よるネットリスト作成の工程であり、ダミー素子を持た
せたネットリスト１０２を作成する。

【００３２】続いて、遅延シミュレータは、仮の配線容
量を考慮した状態でのネットリスト１０２の遅延シミュ
レーションを実行し、その良否判定をする（ステップ１
０３）。ステップ１０３での遅延シミュレーションは、
レイアウトの前の工程であるため、実際のマクロの配線
容量ではなく、仮の予測配線面容量を使用して遅延シミ
ュレーションを行う。遅延シミュレータはダミー素子の
ライブラリを有し、ダミー素子のライブラリは、ダミー
素子の入出力端子情報、入力端子容量等を持つ。

【００３３】自動レイアウト工程１０４は、ダミー素子
のライブラリを有した自動レイアウトツールによるマク
ロの自動レイアウト工程である。上記の自動レイアウト
ツールの有するダミー素子のライブラリは、配線層によ
る配線情報のみである。ダミー素子は、レイアウト内で
のマクロの入出力端子として機能する。

【００３４】遅延計算工程１０６は、ダミー素子のライ
ブラリを有した遅延計算ツールによる配線遅延の計算工
程である。この遅延計算ツールの有するダミー素子のラ
イブラリは、ダミー素子の入出力端子情報、ダミー素子
の遅延値、入力端子容量を持つ。

【００３５】ステップ１０８の遅延シミュレーション
は、レイアウト後のマクロ内の実際の配線容量を考慮し
た遅延シミュレーションを行う工程である。遅延シミュ
レータの有するダミー素子のライブラリは、ダミー素子
の入出力端子情報、ダミー素子の論理情報、入力端子容
量情報を持つ。

【００３６】次に、この実施の形態の動作について説明
する。まず、設計者は回路設計工程１０１において、ダ
ミー素子を他の論理セルと同様に扱い、回路設計を行っ
てネットリスト１０２を作成する。このとき、入力端子
および出力端子は、１つのネットを介してダミー素子に
接続されており、入力端子および出力端子からダミー素
子を介さずに論理セルに接続されることはない。

【００３７】また、ダミー素子の入出力端子は、どちら
か一方がマクロの入出力端子に接続し、もう一方が論理
セルに接続される。ダミー素子のすべての入出力端子が
論理セルに接続されてはならない。

【００３８】続いて、遅延シミュレーションの工程にお
いて、作成された上記のネットリスト１０２の遅延シミ
ュレーションを行い、遅延シミュレーションの結果の良
否判定をする（ステップ１０３）。この遅延シミュレー
ションによる仮配線容量を考慮したネットリスト遅延シ
ミュレーションの段階において、遅延シミュレータはネ
ットリスト１０２が持つダミー素子のライブラリを持っ
ているため、ネットリスト１０２が持つダミー素子の遅
延を考慮した遅延シミュレーションを行うことができ
る。

【００３９】この遅延シミュレータに追加するダミー素
子のライブラリには、入力信号が“Ｌ”の時に“Ｌ”を
出力し、入力信号が“Ｈ”の時に“Ｈ”を出力する論理
およびダミー素子の遅延が０であるという情報を持つ。

【００４０】遅延シミュレーションの結果がＮＧであれ
ば、回路設計工程１０１からやり直し、遅延シミュレー
ションの結果がＯＫであれば、ネットリスト１０２を入
力とした自動レイアウト工程１０４にて、自動レイアウ
トツールによるマクロの自動レイアウトが実行される。
この自動レイアウトツールによる自動レイアウトの段階
において、自動レイアウトツールはネットリスト１０２
が持つダミー素子のレイアウトライブラリを持ってい
る。

【００４１】自動レイアウトツールはダミー素子をマク
ロの端子として扱い、マクロ周辺の自由な位置にダミー
素子を配置し、マクロのレイアウトを行うことができ
る。自動レイアウト工程１０４により論理セル間に付加
される配線容量の情報を持った配線容量付きネットリス
ト１０５が作成され、自動レイアウトツールから出力さ
れる。このとき、ダミー素子の入力端子容量およびダミ
ー素子と論理セル間の配線容量情報も同時に出力され
る。

【００４２】続いて、配線容量付きネットリスト１０５
を入力ファイルとして、遅延計算ツールによる遅延計算
工程１０６を実行し、マクロ内で使用されている論理セ
ル間の配線遅延を計算し、遅延情報ファイル１０７を出
力する。このとき、遅延計算ツールはダミー素子のライ
ブラリを有しているため、ダミー素子の入力端子容量お
よびダミー素子と論理セルの間の配線容量情報も考慮し
た遅延計算を行うことができる。

【００４３】続いて、ネットリスト１０２と遅延情報フ
ァイル１０７を入力として遅延シミュレータを用いて実
際の配線遅延を考慮した遅延シミュレーションを行い、
良否判定をする（ステップ１０８）。ここで、遅延シミ
ュレータは、ダミー素子のライブラリを有しているた
め、レイアウト上での入出力端子であるダミー素子の入
力端子容量と、ダミー素子と論理セル間の配線遅延を考
慮した精度の高い論理シミュレーションを行うことがで
きる。ステップ１０８での遅延シミュレーションの結果
がＯＫであれば、マクロの設計が終了する。一方、ステ
ップ１０８での遅延シミュレーションの結果がＮＧであ
るときには、回路設計工程１０１からやり直すか、又は
自動レイアウト工程１０４からやり直すこととなる。

【００４４】図２は複数の論理セルを組み合わせて、あ
る機能を実現したマクロのネットリストを示す。入力端
子１１１、１１２はネットを介してダミー素子１１３、
１１４に接続され、さらにネット１１５、１１６を介し
て論理セルＡ、Ｂに別々に接続される。また、出力端子
１２７、１２８はネットを介してダミー素子１２５、１
２６に接続され、さらにネット１２３、１２４を介して
論理セルＣ、Ｄに別々に接続される。

【００４５】従って、入力端子１１１、１１２は、１つ
のネットを介してダミー素子１１３、１１４に接続され
ており、また、出力端子１２７、１２８は、１つのネッ
トを介してダミー素子１２５、１２６に接続されてお
り、入力端子１１１、１１２および出力端子１２７、１
２８からネットを介して論理セルに接続されることはな
い。論理セルＡ、Ｂはネット１１７、１１８を介して、
また論理セルＣ、Ｄはネット１２０、１２１を介してそ
れぞれその他の論理セルの組み合わせ１１９に接続され
る。

【００４６】従来技術ではダミー素子１１３、１１４、
１２５及び１２６の入力端子容量、ネット１１５、１１
６、１２３及び１２４の配線容量を考慮した遅延シミュ
レーションができなかった。

【００４７】これに対し、この実施の形態では、ダミー
素子の入力端子容量をライブラリとして遅延シミュレー
タに追加し、ネット１１５、１１６、１２３及び１２４
の配線容量を遅延情報ファイル１０７に追加することに
より、ダミー素子１１３、１１４、１２５及び１２６の
入力端子容量、ネット１１５、１１６、１２３及び１２
４の配線容量を考慮した、従来よりも精度の高い遅延シ
ミュレーションを行うことができる。

【００４８】図３はダミー素子をもつマクロのネットリ
ストの他の例を示す。図３において、入力端子１３１は
ネット１３２によりダミー素子１３３に接続し、さらに
ダミー素子１３３はネット１３４により論理セルＡに接
続される。論理セルＡはネット１３５により、マクロ内
部のその他の論理セル１３６に接続される。出力端子１
４１は、ネット１４０によりダミー素子１３９に接続さ
れ、さらにダミー素子１３９はネット１３８により論理
セルＢに接続される。論理セルＢはネット１３７により
マクロ内部のその他の論理セル１３６に接続される。

【００４９】図１における遅延計算工程１０６の遅延計
算ツールは、図３におけるネット１３２およびネット１
４０の配線容量を考慮した遅延計算を行わないが、ダミ
ー素子１３３と論理セルＡを接続するネット１３４およ
び論理セルＢとダミー素子１３９を接続するネット１３
８の配線容量を計算することができる。

【００５０】従来は図３におけるダミー素子１３３、ダ
ミー素子１３９、ネット１３４、ネット１３８は削除し
てしまうため、入力端子１３１から論理セルＡまでの配
線容量と、論理セルＢから出力端子１４１までの配線容
量は無視されていた。

【００５１】一方、この実施の形態では、図３における
ネット１３４およびネット１３８の配線容量を考慮した
遅延計算を行うことができるため、図３におけるダミー
素子１３３から論理セルＡまでのネット１３４が持つ配
線容量、論理セルＢからダミー素子１３９までのネット
１３８が持つ配線容量が、図１のステップ１０８での遅
延シミュレーションに反映させることができる。

【００５２】このとき、入力端子１３１とダミー素子１
３３を接続するネット１３２と、ダミー素子１３９と出
力端子１４１を接続するネット１４０の配線容量につい
ては、実際のレイアウト上にはネット１３２およびネッ
ト１４０は配線層として存在しないため遅延計算を考慮
する必要はない。

【００５３】次に、本発明の他の実施の形態により設計
されるマクロレイアウトについて説明する。図４は本発
明の他の実施の形態により設計されるマクロの一例のレ
イアウト図を示す。この図４のレイアウト図では、ダミ
ー素子の配線層は存在しない。この他の実施の形態で
は、自動レイアウト工程１０４を実行する自動レイアウ
トツールが持つダミー素子のライブラリには配線層の情
報は無く、ダミ−素子は入力および出力端子の情報のみ
を持つ論理セルとしているからである。

【００５４】このようなダミー素子ライブラリを用意
し、レイアウトを行うことによって図４のレイアウトを
実現することができる。図４において、ダミー素子１５
０と論理セルＡの入力端子１５２を接続する配線層１５
１を入力端子とし、論理セルＢの出力端子１５５とダミ
ー素子１５３を接続する配線層１５４を出力端子とする
ことによって、ダミー素子の配線層がなくても、マクロ
の入力端子をマクロ周辺の自由な場所に設定することが
できる。

【００５５】また、ダミー素子の配線層を省略すること
により、ダミー素子の入力端子容量をゼロにすることが
できる。このとき、遅延シミュレータおよび遅延計算ツ
ールが持つダミー素子のライブラリの入力端子容量はゼ
ロとしておく。

【００５６】図５は図４における配線層１５１による入
力端子が、他のマクロ１６０のレイアウトでの出力端子
の配線層１６１と配線層１６２を介して接続された場合
のレイアウト図である。なお、ダミー素子１６３が配線
層１５４に接続されている。

【００５７】図５において、入力端子は配線層１５１全
体であり、他のマクロ１６０の出力端子は配線層１６１
全体であるため、これらの端子を接続する配線層１６２
は、配線層１５１と配線層１６１に対し自由な位置に接
続をすることができるため、マクロ同士の配線性が向上
する。

【００５８】

【発明の効果】以上説明したように、本発明によれば、
遅延計算工程の遅延計算ツールが、ダミー素子と論理セ
ルを接続するネットの配線容量を考慮した遅延計算をす
るようにしているため、従来のマクロ設計手法では、遅
延シミュレーションに反映することができなかった、ダ
ミー素子と論理セルを接続している配線層の配線容量
を、遅延シミュレーションに反映することができる。

【００５９】また、本発明によれば、遅延シミュレーシ
ョンを実行する遅延シミュレータはダミー素子のライブ
ラリを有しており、また、遅延シミュレータに入力され
るネットリストはダミー素子を持っているため、従来は
無視されていた、レイアウトでの入出力端子となるダミ
ー素子の入力容量を、遅延シミュレーションに反映する
ことができ、以上より従来に比べてより高精度の論理シ
ミュレーションができ、マクロ設計精度を向上できる。

【図面の簡単な説明】

【図１】本発明設計方法の一実施の形態のフローチャー
トである。

【図２】本発明によるマクロのネットリストの一例を示
す図である。

【図３】本発明によるマクロのネットリストの他の例を
示す図である。

【図４】本発明の他の実施の形態によるマクロレイアウ
トの一例を示す図である。

【図５】図４のマクロレイアウトに他のマクロを接続し
たレイアウト図である。

【図６】従来の設計方法の一例のフローチャートであ
る。

【図７】ダミー素子を持たないマクロのネットリストの
一例の入力部分を示す図である。

【図８】ダミー素子を持たないネットリストの一例のレ
イアウト図である。

【図９】ダミー素子を挿入したネットリストの一例のレ
イアウト図である。

【図１０】ダミー素子を追加したマクロのネットリスト
の一例のモデル図である。

【図１１】ネットリストのマクロレイアウトイメージ図
である。

【図１２】他のマクロと接続したマクロレイアウトイメ
ージ図である。

【図１３】ダミー素子を削除した容量付きネットリスト
のモデル図である。

【符号の説明】

１０１回路設計工程１０２ダミー素子を持たせたネットリスト１０３、１０８遅延シミュレーション結果良否判定ス
テップ１０４自動レイアウト工程１０５配線容量付きネットリスト１０６遅延計算工程１０７遅延情報ファイル１１１、１１２、１３１、１５２入力端子１１３、１１４、１２５、１２６、１３３、１３９、１
５０、１５３、１６３ダミー素子１１５〜１１８、１２０〜１２４、１３２、１３４、１
３５、１３７、１３８、１４０ネット１１９、１３６その他の論理セルの組み合わせ１２７、１２８、１５５出力端子１５１入力端子である配線層１５４、１６１出力端子である配線層１６０他のマクロ１６２配線層Ａ、Ｂ、Ｃ、Ｄ論理セル

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/50 H01L 21/82

Claims

(57)【特許請求の範囲】

【請求項１】マクロの入出力端子への配線性の低下を
防止するためにマクロの外周部に入出力端子としてダミ
ー素子を配置するマクロの設計方法において、前記ダミー素子を持たせたネットリストを作成する回路
設計工程と、前記ダミー素子のライブラリを有し、仮の配線容量を考
慮した状態での前記ネットリストの遅延シミュレーショ
ンを実行する第１の遅延シミュレーション工程と、前記第１の遅延シミュレーション工程によるシミュレー
ション結果が正常であるときは、前記ネットリストを入
力として、前記ダミー素子のレイアウトライブラリを持
っている自動レイアウトツールによるマクロの自動レイ
アウトを実行して、論理セル間に付加される配線容量の
情報を持った配線容量付きネットリストを作成する自動
レイアウト工程と、前記配線容量付きネットリストを入力ファイルとして、
遅延計算ツールにより、マクロ内で使用されている論理
セル間の配線遅延を計算し、遅延情報ファイルを出力す
る遅延計算工程と、前記ネットリストと前記遅延情報ファイルを入力とし
て、ダミー素子のライブラリを有している遅延シミュレ
ータを用いて実際の配線遅延を考慮した遅延シミュレー
ションを行って、設計結果を得る第２の遅延シミュレー
ション工程とを含むことを特徴とするマクロの設計方
法。
【請求項２】前記ネットリストは、入力端子および出
力端子が、それぞれ１つのネットを介して第１及び第２
のダミー素子に接続され、該第１及び第２のダミー素子
の各入力端子及び各出力端子は、どちらか一方がマクロ
の入力端子又は出力端子に接続され、もう一方が論理セ
ルに接続されることを特徴とする請求項１記載のマクロ
の設計方法。
【請求項３】前記ダミー素子のライブラリは、ダミー
素子の入出力端子情報、ダミー素子の論理情報、入力端
子容量情報であることを特徴とする請求項１記載のマク
ロの設計方法。
【請求項４】前記自動レイアウト工程は、前記自動レ
イアウトツールが持つダミー素子のライブラリは、配線
層による配線情報のみであり、前記ダミー素子を、レイ
アウト内でのマクロの入出力端子として機能させてマク
ロのレイアウトを行うことを特徴とする請求項１記載の
マクロの設計方法。
【請求項５】前記遅延計算工程は、前記ダミー素子と
論理セルを接続するネットの配線容量を計算することを
特徴とする請求項１記載のマクロの設計方法。
【請求項６】前記自動レイアウト工程は、前記自動レ
イアウトツールが持つダミー素子のライブラリには配線
層の情報は無く、前記ダミ−素子は入力および出力端子
の情報のみを持つ論理セルとしてレイアウトすることを
特徴とする請求項１記載のマクロの設計方法。