JP3420195B2 - クロック配線の設計方法 - Google Patents
クロック配線の設計方法Info
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- JP3420195B2 JP3420195B2 JP2000292578A JP2000292578A JP3420195B2 JP 3420195 B2 JP3420195 B2 JP 3420195B2 JP 2000292578 A JP2000292578 A JP 2000292578A JP 2000292578 A JP2000292578 A JP 2000292578A JP 3420195 B2 JP3420195 B2 JP 3420195B2
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- G—PHYSICS
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Description
【０００１】
【発明の属する技術分野】本発明はクロック配線の設計
方法に関し、特に機能ブロックを階層化して行うレイア
ウト設計におけるクロック配線の設計方法に関する。
方法に関し、特に機能ブロックを階層化して行うレイア
ウト設計におけるクロック配線の設計方法に関する。
【０００２】
【従来の技術】近年の半導体技術の進歩に伴い、ＬＳＩ
（大規模半導体集積回路）においては一層の高速化、高
集積度化、大規模化が推進されている。特に、論理回路
においては、０．３５μｍ以下のいわゆるディープサブ
ミクロンデザインルールでＬＳＩチップを設計するよう
になってきている。この種の高集積度チップはクロック
として数百ＭＨｚから数ＧＨｚオーダの周波数を用いる
ものが多い。
（大規模半導体集積回路）においては一層の高速化、高
集積度化、大規模化が推進されている。特に、論理回路
においては、０．３５μｍ以下のいわゆるディープサブ
ミクロンデザインルールでＬＳＩチップを設計するよう
になってきている。この種の高集積度チップはクロック
として数百ＭＨｚから数ＧＨｚオーダの周波数を用いる
ものが多い。
【０００３】このような高速なＬＳＩにおいては、誤動
作の原因となる機能回路間のクロックの遅延時間の差、
すなわちクロックスキューを削減することが重要であ
る。
作の原因となる機能回路間のクロックの遅延時間の差、
すなわちクロックスキューを削減することが重要であ
る。
【０００４】従来、このようなクロックスキューを削減
するためのクロック伝送用の配線（以下クロック配線）
の配線方法（以下クロック配線方法）としては、一般的
に、クロック発生回路の出力端子からクロックの供給対
象である機能ブロックであるセル群までのクロックツリ
ー合成（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ：以
下ＣＴＳ）を行いスキュー削減を行う方法を用いてい
た。しかし、近年のＬＳＩの規模の増加に伴い、レイア
ウト設計を行うための工数や処理時間が増加し、一度に
レイアウトを行うためには莫大な工数や処理時間を要す
る事態となっている。
するためのクロック伝送用の配線（以下クロック配線）
の配線方法（以下クロック配線方法）としては、一般的
に、クロック発生回路の出力端子からクロックの供給対
象である機能ブロックであるセル群までのクロックツリ
ー合成（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ：以
下ＣＴＳ）を行いスキュー削減を行う方法を用いてい
た。しかし、近年のＬＳＩの規模の増加に伴い、レイア
ウト設計を行うための工数や処理時間が増加し、一度に
レイアウトを行うためには莫大な工数や処理時間を要す
る事態となっている。
【０００５】ＬＳＩ設計は、公知のように、大別して実
現したい動作を機能単位の部品である機能ブロックを定
義し設計する機能設計、機能ブロックを論理回路に変換
する論理設計、及び論理回路をマスクパターンに変換す
るレイアウト設計とから成る。
現したい動作を機能単位の部品である機能ブロックを定
義し設計する機能設計、機能ブロックを論理回路に変換
する論理設計、及び論理回路をマスクパターンに変換す
るレイアウト設計とから成る。
【０００６】配線遅延時間を考慮したＬＳＩチップのレ
イアウト設計においては、機能ブロックを上位階層（以
下トップレベル）と下位階層（以下マクロ）の２階層に
区分することにより階層化し、これらトップレベル内及
びマクロ内の各々のレイアウトを個別に行う階層設計手
法を用い、先にトップレベルのレイアウトを行うトップ
ダウン方式と呼ばれるレイアウト設計法が広く用いられ
ている。
イアウト設計においては、機能ブロックを上位階層（以
下トップレベル）と下位階層（以下マクロ）の２階層に
区分することにより階層化し、これらトップレベル内及
びマクロ内の各々のレイアウトを個別に行う階層設計手
法を用い、先にトップレベルのレイアウトを行うトップ
ダウン方式と呼ばれるレイアウト設計法が広く用いられ
ている。
【０００７】上記問題を解決し、低コストと短期間での
ＬＳＩの開発をするために、トップダウン方式のレイア
ウト設計法を行った場合のクロックスキューを削減する
ことが要求されている。
ＬＳＩの開発をするために、トップダウン方式のレイア
ウト設計法を行った場合のクロックスキューを削減する
ことが要求されている。
【０００８】この要求に応えるために、特開平４−１４
８３７６号公報（文献１）記載の従来の第１のクロック
配線の設計方法の動作をブロック及び説明図で示す図８
（Ａ）〜（Ｃ）を参照すると、この従来の第１のクロッ
ク配線の設計方法は、クロック配線対象の機能ブロック
がクロックネットの出力ブロック１と、２つのマクロ
２，３とから成り、トップレベル配線はクロックネット
の出力ブロック１から２つのマクロ２，３の各々へのク
ロック配線である。クロックネットの出力ブロック１か
ら２つのマクロ２，３の各々にクロック配線を行うた
め、まず、クロックネットの出力ブロック１に設けた出
力端子（以下クロック出力端子）１１からマクロ２，３
の各々の中心２５，３５を結ぶ直線７，８を引き、この
直線７，８とマクロ２，３の各々の周囲辺との交点２０
１と３０１を求める（図８（Ａ））。
８３７６号公報（文献１）記載の従来の第１のクロック
配線の設計方法の動作をブロック及び説明図で示す図８
（Ａ）〜（Ｃ）を参照すると、この従来の第１のクロッ
ク配線の設計方法は、クロック配線対象の機能ブロック
がクロックネットの出力ブロック１と、２つのマクロ
２，３とから成り、トップレベル配線はクロックネット
の出力ブロック１から２つのマクロ２，３の各々へのク
ロック配線である。クロックネットの出力ブロック１か
ら２つのマクロ２，３の各々にクロック配線を行うた
め、まず、クロックネットの出力ブロック１に設けた出
力端子（以下クロック出力端子）１１からマクロ２，３
の各々の中心２５，３５を結ぶ直線７，８を引き、この
直線７，８とマクロ２，３の各々の周囲辺との交点２０
１と３０１を求める（図８（Ａ））。
【０００９】次に、クロック出力端子１１からマクロ
２，３の周囲辺上の交点までの最長となる距離を基に、
マクロ２，３の周囲辺上の交点２０１，３０２を求め
（図８（Ｂ））、最後に交点２０１，３０２をマクロ
２，３の各々の外部（クロック）端子位置としてマクロ
内の配置処理、配線処理を行う（図８（Ｃ））。以上の
処理により、クロック出力端子１１とマクロ２，３の各
々のクロック端子（交点）２０１，３０２までの配線が
等長となる。各マクロ２，３内でセルの配置を行うとき
にクロック端子２０１，３０２に接続されるセル（以下
クロック端子接続セル）をこれらクロック端子２０１，
３０２の近傍に配置することにより、クロック出力端子
１１からマクロ２，３の各々の内部のクロック端子２０
１，３０２のクロック端子接続セルまでの距離を等長に
することによりクロックスキューを削減するというもの
である。
２，３の周囲辺上の交点までの最長となる距離を基に、
マクロ２，３の周囲辺上の交点２０１，３０２を求め
（図８（Ｂ））、最後に交点２０１，３０２をマクロ
２，３の各々の外部（クロック）端子位置としてマクロ
内の配置処理、配線処理を行う（図８（Ｃ））。以上の
処理により、クロック出力端子１１とマクロ２，３の各
々のクロック端子（交点）２０１，３０２までの配線が
等長となる。各マクロ２，３内でセルの配置を行うとき
にクロック端子２０１，３０２に接続されるセル（以下
クロック端子接続セル）をこれらクロック端子２０１，
３０２の近傍に配置することにより、クロック出力端子
１１からマクロ２，３の各々の内部のクロック端子２０
１，３０２のクロック端子接続セルまでの距離を等長に
することによりクロックスキューを削減するというもの
である。
【００１０】しかし、この従来の第１のクロック配線の
設計方法は、クロック端子近傍に入出力分離用のバッフ
ァが付加されておらず、また、マクロ自身の遅延モデル
を作成していないため、トップダウン方式のレイアウト
設計に必要なトップレベルの遅延計算を高精度で行うこ
とはできない。
設計方法は、クロック端子近傍に入出力分離用のバッフ
ァが付加されておらず、また、マクロ自身の遅延モデル
を作成していないため、トップダウン方式のレイアウト
設計に必要なトップレベルの遅延計算を高精度で行うこ
とはできない。
【００１１】このため、トップレベルのクロック配線を
上述のように等長で行った場合でも、クロック配線に隣
接する配線の相違等による配線の隣接配線間容量の差異
により、クロック出力端子から各マクロのクロック端子
までの遅延値が異なってしまう。その結果、マクロ内配
置を行う際にクロック端子接続セルを端子近傍に配置し
ても、クロック出力端子とマクロ内の複数のクロック端
子接続セルの各々のクロック遅延が等しくならず、クロ
ックスキューが大きくなる場合がある。
上述のように等長で行った場合でも、クロック配線に隣
接する配線の相違等による配線の隣接配線間容量の差異
により、クロック出力端子から各マクロのクロック端子
までの遅延値が異なってしまう。その結果、マクロ内配
置を行う際にクロック端子接続セルを端子近傍に配置し
ても、クロック出力端子とマクロ内の複数のクロック端
子接続セルの各々のクロック遅延が等しくならず、クロ
ックスキューが大きくなる場合がある。
【００１２】さらに、トップレベルの遅延計算を行う場
合にも、マクロ内の機能ブロック（セル）が未配置とな
っているため、マクロ内の配置配線後の正確な負荷を考
慮したトップレベルの遅延計算を行うことができない。
合にも、マクロ内の機能ブロック（セル）が未配置とな
っているため、マクロ内の配置配線後の正確な負荷を考
慮したトップレベルの遅延計算を行うことができない。
【００１３】また、従来の第２のクロック配線の設計方
法をフローチャートで示す図９を参照すると、この従来
の第２のクロック配線の設計方法は、まず、マクロ配置
を行い（ステップＰ１）、トップレベルの端子位置を決
定する（ステップＰ２）。次に、トップレベルのＣＴＳ
を行いマクロのクロック端子までのクロックスキューを
合致させ（ステップＰ３）、トップレベルの配線を実施
し（ステップＰ４）、各配線の抵抗Ｒ及び容量Ｃの情報
（以下ＲＣ情報）Ｆ１０１を抽出する。
法をフローチャートで示す図９を参照すると、この従来
の第２のクロック配線の設計方法は、まず、マクロ配置
を行い（ステップＰ１）、トップレベルの端子位置を決
定する（ステップＰ２）。次に、トップレベルのＣＴＳ
を行いマクロのクロック端子までのクロックスキューを
合致させ（ステップＰ３）、トップレベルの配線を実施
し（ステップＰ４）、各配線の抵抗Ｒ及び容量Ｃの情報
（以下ＲＣ情報）Ｆ１０１を抽出する。
【００１４】一方、ステップＰ２の後、各マクロのマク
ロ内配置（ステップＰ１１）を行い、各マクロの遅延が
等しくなるようにマクロ内ＣＴＳを行い（ステップＰ１
２）、マクロ内配線を実施し（ステップＰ１３）、マク
ロ内各配線のＲＣ情報Ｆ１０２を抽出する。
ロ内配置（ステップＰ１１）を行い、各マクロの遅延が
等しくなるようにマクロ内ＣＴＳを行い（ステップＰ１
２）、マクロ内配線を実施し（ステップＰ１３）、マク
ロ内各配線のＲＣ情報Ｆ１０２を抽出する。
【００１５】ＲＣ情報Ｆ１０１，Ｆ１０２に基づきクロ
ック出力端子とマクロ内のクロック端子接続セルとの間
のスタティックタイミング解析を行い（ステップＰ
５）、クロックスキューが所定の規格値以内かの確認を
行う（ステップＰ６）。
ック出力端子とマクロ内のクロック端子接続セルとの間
のスタティックタイミング解析を行い（ステップＰ
５）、クロックスキューが所定の規格値以内かの確認を
行う（ステップＰ６）。
【００１６】ステップＰ６の確認結果不合格ならば、Ｃ
ＴＳで追加したバッファの駆動能力変更及びバッファ追
加等で遅延調整を行い（ステップＰ６）、再度ステップ
Ｐ５，Ｐ６を行う。
ＴＳで追加したバッファの駆動能力変更及びバッファ追
加等で遅延調整を行い（ステップＰ６）、再度ステップ
Ｐ５，Ｐ６を行う。
【００１７】ステップＰ６の確認結果合格ならば、クロ
ック配線は完了する。
ック配線は完了する。
【００１８】この従来の第２のクロック配線の設計方法
では、トップレベル及びマクロ内ＣＴＳ実施時におい
て、マクロ内の負荷は確定していない。
では、トップレベル及びマクロ内ＣＴＳ実施時におい
て、マクロ内の負荷は確定していない。
【００１９】このため、最初に、駆動能力最大のバッフ
ァの入力端子容量を負荷してトップレベルのＣＴＳを行
い、トップレベル及びマクロ内のレイアウト終了後にタ
イミング解析を行い、クロックスキューが不合格の場
合、上述のように、ＣＴＳで追加したバッファの駆動能
力変更やバッファ追加等で遅延調整を行い、再びタイミ
ング解析を行い、クロックスキューの確認を行うという
作業が発生する。
ァの入力端子容量を負荷してトップレベルのＣＴＳを行
い、トップレベル及びマクロ内のレイアウト終了後にタ
イミング解析を行い、クロックスキューが不合格の場
合、上述のように、ＣＴＳで追加したバッファの駆動能
力変更やバッファ追加等で遅延調整を行い、再びタイミ
ング解析を行い、クロックスキューの確認を行うという
作業が発生する。
【００２０】その結果、バッファの駆動能力変更後及び
バッファ追加のためのレイアウト変更後に加えて、レイ
アウト終了後とタイミング解析を複数回行う必要があ
り、工数および処理時間が増加する。
バッファ追加のためのレイアウト変更後に加えて、レイ
アウト終了後とタイミング解析を複数回行う必要があ
り、工数および処理時間が増加する。
【００２１】また、クロックスキュー削減のための従来
の第３のクロック配線の設計方法は、最上位層をクロッ
ク配線専用層とし隣接配線間容量を削減することにより
クロックスキューを削減する。
の第３のクロック配線の設計方法は、最上位層をクロッ
ク配線専用層とし隣接配線間容量を削減することにより
クロックスキューを削減する。
【００２２】しかし、この従来の第３のクロック配線の
設計方法はクロック配線専用層を必要とするため、クロ
ック配線の実施による配線混雑が生じないような場合で
もクロック専用配線層を増やす必要がある。その結果、
必ずしも必要としない配線層が増加しコストが増大す
る。
設計方法はクロック配線専用層を必要とするため、クロ
ック配線の実施による配線混雑が生じないような場合で
もクロック専用配線層を増やす必要がある。その結果、
必ずしも必要としない配線層が増加しコストが増大す
る。
【００２３】
【発明が解決しようとする課題】上述した従来の第１の
クロック配線の設計方法は、クロック端子近傍に入出力
分離用のバッファが付加されておらず、また、マクロ自
身の遅延モデルを作成していないため、トップダウン方
式のレイアウト設計に必要なトップレベルの遅延計算を
高精度で行うことはできないため、トップレベルのクロ
ック配線を等長で行った場合でも、クロック配線に隣接
する配線の隣接配線間容量の差異により、クロック出力
端子から各マクロのクロック端子までの遅延値が異なる
結果、マクロ内配置を行う際にクロック端子接続セルを
端子近傍に配置しても、クロック出力端子とマクロ内の
複数のクロック端子接続セルの各々のクロック遅延が等
しくならず、クロックスキューが大きくなり得るという
欠点があった。
クロック配線の設計方法は、クロック端子近傍に入出力
分離用のバッファが付加されておらず、また、マクロ自
身の遅延モデルを作成していないため、トップダウン方
式のレイアウト設計に必要なトップレベルの遅延計算を
高精度で行うことはできないため、トップレベルのクロ
ック配線を等長で行った場合でも、クロック配線に隣接
する配線の隣接配線間容量の差異により、クロック出力
端子から各マクロのクロック端子までの遅延値が異なる
結果、マクロ内配置を行う際にクロック端子接続セルを
端子近傍に配置しても、クロック出力端子とマクロ内の
複数のクロック端子接続セルの各々のクロック遅延が等
しくならず、クロックスキューが大きくなり得るという
欠点があった。
【００２４】さらに、トップレベルの遅延計算を行う場
合にも、マクロ内の機能ブロックが未配置であるため、
マクロ内の配置配線後の正確な負荷を考慮したトップレ
ベルの遅延計算を行うことができないという欠点があっ
た。
合にも、マクロ内の機能ブロックが未配置であるため、
マクロ内の配置配線後の正確な負荷を考慮したトップレ
ベルの遅延計算を行うことができないという欠点があっ
た。
【００２５】また、従来の第２のクロック配線の設計方
法は、トップレベル及びマクロ内ＣＴＳ実施時におい
て、マクロ内の負荷が確定していないため、トップレベ
ル及びマクロ内のレイアウト終了後のタイミング解析・
クロックスキューの確認結果、クロックスキューが不合
格の場合、ＣＴＳで追加したバッファの駆動能力変更や
バッファ追加等で遅延調整を行い、再度タイミング解析
・クロックスキュー確認を行うため、バッファの駆動能
力変更後及びバッファ追加のためのレイアウト変更後に
加えて、レイアウト終了後とタイミング解析を複数回行
う必要があり、工数および処理時間が増加するという欠
点があった。
法は、トップレベル及びマクロ内ＣＴＳ実施時におい
て、マクロ内の負荷が確定していないため、トップレベ
ル及びマクロ内のレイアウト終了後のタイミング解析・
クロックスキューの確認結果、クロックスキューが不合
格の場合、ＣＴＳで追加したバッファの駆動能力変更や
バッファ追加等で遅延調整を行い、再度タイミング解析
・クロックスキュー確認を行うため、バッファの駆動能
力変更後及びバッファ追加のためのレイアウト変更後に
加えて、レイアウト終了後とタイミング解析を複数回行
う必要があり、工数および処理時間が増加するという欠
点があった。
【００２６】さらに、従来の第３のクロック配線の設計
方法は、クロック配線専用層を必要とするため、クロッ
ク配線の実施による配線混雑が生じないような場合でも
クロック専用配線層を増やす必要があり、その結果、必
ずしも必要としない配線層が増加しコストが増大すると
いう欠点があった。
方法は、クロック配線専用層を必要とするため、クロッ
ク配線の実施による配線混雑が生じないような場合でも
クロック専用配線層を増やす必要があり、その結果、必
ずしも必要としない配線層が増加しコストが増大すると
いう欠点があった。
【００２７】本発明の目的は、レイアウトの変更及び終
了後の複数回のタイミング解析を不要とするとともに専
用のクロック配線層を使用することなく、クロックスキ
ューを削減することができるクロック配線の設計方法を
提供することにある。
了後の複数回のタイミング解析を不要とするとともに専
用のクロック配線層を使用することなく、クロックスキ
ューを削減することができるクロック配線の設計方法を
提供することにある。
【００２８】
【００２９】
【００３０】
【課題を解決するための手段】
請求項１記載の発明のク
ロック配線の設計方法は、機能ブロックを上位階層であ
るトップレベルと下位階層であるマクロの２階層に区分
することにより階層化し、これらトップレベル内及びマ
クロ内の各々のレイアウトを個別に行う階層設計手法を
用い、最初にトップレベルのレイアウトを行うトップダ
ウン方式のＬＳＩのレイアウト設計におけるクロック配
線の設計方法において、それぞれマクロ内の配置配線が
なされていない未配置の第１及び第２のマクロの各々の
クロックの供給を受けるクロック端子を設定するマクロ
のクロック端子決定ステップと、前記クロック出力端子
と前記マクロのクロック端子決定ステップで設定した前
記第１及び第２のクロック端子の各々との間の概略配線
を行い配線経路を決定する配線経路の決定ステップと、
前記配線経路の決定ステップで決定した配線経路に基づ
き前記クロック出力端子と前記第１及び第２のクロック
端子の各々との間の配線を行い、各配線の抵抗及び容量
の情報であるＲＣ情報を抽出するトップレベルの配線ス
テップと、前記第１及び第２のマクロの各々の遅延モデ
ルを作成する遅延モデル作成ステップと、前記ＲＣ情報
と前記遅延モデルに基づき前記クロック出力端子と前記
第１及び第２のクロック端子の各々間のスタティックタ
イミング解析を行い、前記クロック出力端子と前記第１
及び第２のマクロの各々間のクロック遅延値である第１
及び第２の遅延値をそれぞれ計算するトップレベルの遅
延計算ステップと、前記第１及び第２の遅延値からクロ
ック出力端子と前記第１及び第２のマクロの各々間のク
ロック遅延差を計算する遅延差計算ステップと、前記第
１及び第２のマクロの各々内のレイアウト時に前記第１
及び第２のクロック端子の各々の近傍にバッファ論理と
対応する同一駆動能力のバッファを配置するバッファ配
置ステップと、前記第１及び第２のマクロの各々内を配
置するマクロ内配置ステップと、前記クロック遅延差を
考慮して前記第１及び第２のマクロの各々内のクロック
ツリー合成法によりクロック配線を行うマクロ内クロッ
ク配線ステップとを有することを特徴とするものであ
る。
ロック配線の設計方法は、機能ブロックを上位階層であ
るトップレベルと下位階層であるマクロの２階層に区分
することにより階層化し、これらトップレベル内及びマ
クロ内の各々のレイアウトを個別に行う階層設計手法を
用い、最初にトップレベルのレイアウトを行うトップダ
ウン方式のＬＳＩのレイアウト設計におけるクロック配
線の設計方法において、それぞれマクロ内の配置配線が
なされていない未配置の第１及び第２のマクロの各々の
クロックの供給を受けるクロック端子を設定するマクロ
のクロック端子決定ステップと、前記クロック出力端子
と前記マクロのクロック端子決定ステップで設定した前
記第１及び第２のクロック端子の各々との間の概略配線
を行い配線経路を決定する配線経路の決定ステップと、
前記配線経路の決定ステップで決定した配線経路に基づ
き前記クロック出力端子と前記第１及び第２のクロック
端子の各々との間の配線を行い、各配線の抵抗及び容量
の情報であるＲＣ情報を抽出するトップレベルの配線ス
テップと、前記第１及び第２のマクロの各々の遅延モデ
ルを作成する遅延モデル作成ステップと、前記ＲＣ情報
と前記遅延モデルに基づき前記クロック出力端子と前記
第１及び第２のクロック端子の各々間のスタティックタ
イミング解析を行い、前記クロック出力端子と前記第１
及び第２のマクロの各々間のクロック遅延値である第１
及び第２の遅延値をそれぞれ計算するトップレベルの遅
延計算ステップと、前記第１及び第２の遅延値からクロ
ック出力端子と前記第１及び第２のマクロの各々間のク
ロック遅延差を計算する遅延差計算ステップと、前記第
１及び第２のマクロの各々内のレイアウト時に前記第１
及び第２のクロック端子の各々の近傍にバッファ論理と
対応する同一駆動能力のバッファを配置するバッファ配
置ステップと、前記第１及び第２のマクロの各々内を配
置するマクロ内配置ステップと、前記クロック遅延差を
考慮して前記第１及び第２のマクロの各々内のクロック
ツリー合成法によりクロック配線を行うマクロ内クロッ
ク配線ステップとを有することを特徴とするものであ
る。
【００３１】また、請求項２記載の発明は、請求項１記
載のクロック配線の設計方法において、前記マクロのク
ロック端子決定ステップが、出力ブロックのクロック出
力端子から第１及び第２のマクロの各々の中心を結ぶ第
１及び第２の直線を引き、前記第１及び第２の直線と前
記第１及び第２のマクロの各々の周辺との交点である第
１及び第２の交点を求め、これら第１及び第２の交点の
各々に前記第１及び第２のマクロの各々の第１及び第２
のクロック端子をそれぞれ設定するものである。
載のクロック配線の設計方法において、前記マクロのク
ロック端子決定ステップが、出力ブロックのクロック出
力端子から第１及び第２のマクロの各々の中心を結ぶ第
１及び第２の直線を引き、前記第１及び第２の直線と前
記第１及び第２のマクロの各々の周辺との交点である第
１及び第２の交点を求め、これら第１及び第２の交点の
各々に前記第１及び第２のマクロの各々の第１及び第２
のクロック端子をそれぞれ設定するものである。
【００３２】また、請求項３記載の発明は、請求項１記
載のクロック配線の設計方法において、前記遅延モデル
作成ステップが、前記第１及び第２のマクロのマクロ内
ネットリストの中のクロック端子にライブラリセル記述
ファイルのセル群のバッファ論理を追加して前記第１及
び第２のマクロの各々の遅延モデルを作成するものであ
る。
載のクロック配線の設計方法において、前記遅延モデル
作成ステップが、前記第１及び第２のマクロのマクロ内
ネットリストの中のクロック端子にライブラリセル記述
ファイルのセル群のバッファ論理を追加して前記第１及
び第２のマクロの各々の遅延モデルを作成するものであ
る。
【００３３】また、請求項４記載の発明は、請求項３記
載のクロック配線の設計方法において、前記機能ブロッ
クが、前記クロック出力用のクロック出力端子を備えた
出力ブロックを有するクロックネットと、前記クロック
入力用の前記第１及び第２のクロック端子の各々を備え
る前記第１及び第２のマクロと、前記トップレベル配線
である前記出力ブロックから前記第１及び第２のマクロ
の各々へのクロック配線とを備えて構成される。
載のクロック配線の設計方法において、前記機能ブロッ
クが、前記クロック出力用のクロック出力端子を備えた
出力ブロックを有するクロックネットと、前記クロック
入力用の前記第１及び第２のクロック端子の各々を備え
る前記第１及び第２のマクロと、前記トップレベル配線
である前記出力ブロックから前記第１及び第２のマクロ
の各々へのクロック配線とを備えて構成される。
【００３４】請求項５記載の発明のクロック配線の設計
方法は、機能ブロックを上位階層であるトップレベルと
下位階層であるマクロの２階層に区分することにより階
層化し、これらトップレベル内及びマクロ内の各々のレ
イアウトを個別に行う階層設計手法を用い、最初にトッ
プレベルのレイアウトを行うトップダウン方式のＬＳＩ
のレイアウト設計におけるクロック配線の設計方法にお
いて、それぞれマクロ内の配置配線がなされていない未
配置の第１及び第２のマクロ及びマクロ内の配置配線済
みの既配置の第３のマクロの各々のクロックの供給を受
けるクロック端子を設定するマクロのクロック端子決定
ステップと、前記クロック出力端子と前記マクロのクロ
ック端子決定ステップで設定した前記第１，第２及び第
３のクロック端子の各々との間の概略配線を行い配線経
路を決定する配線経路の決定ステップと、前記配線経路
の決定ステップで決定した配線経路に基づき前記クロッ
ク出力端子と前記第１及び第２のクロック端子の各々と
の間の配線を行い、各配線の抵抗及び容量の情報である
ＲＣ情報を抽出するトップレベルの配線ステップと、前
記第１及び第２のマクロの各々の遅延モデルを作成する
とともに前記第３のマクロの配線情報からこの第３のマ
クロの遅延値を抽出し、この第３のマクロの遅延値を含
めた遅延モデルを作成する遅延モデル作成ステップと、
前記ＲＣ情報と前記遅延モデルに基づき前記クロック出
力端子と前記第１及び第２のクロック端子の各々間のス
タティックタイミング解析を行い、前記クロック出力端
子と前記第１及び第２のマクロの各々間のクロック遅延
値である第１及び第２の遅延値をそれぞれ計算するトッ
プレベルの遅延計算ステップと、前記第１及び第２の遅
延値からクロック出力端子と前記第１及び第２のマクロ
の各々間のクロック遅延差を計算する遅延差計算ステッ
プと、前記第１及び第２のマクロの各々内のレイアウト
時に前記第１及び第２のクロック端子の各々の近傍にバ
ッファ論理と対応する同一駆動能力のバッファを配置す
るバッファ配置ステップと、前記第３のマクロ内のセル
群と前記クロック出力端子との間の遅延値と等しくなる
ように、前記第１及び第２のマクロの各々内を配置する
マクロ内配置ステップと、前記クロック遅延差を考慮し
て前記第１及び第２のマクロの各々内のクロックツリー
合成法によりクロック配線を行うマクロ内クロック配線
ステップとを有することを特徴とするものである。
方法は、機能ブロックを上位階層であるトップレベルと
下位階層であるマクロの２階層に区分することにより階
層化し、これらトップレベル内及びマクロ内の各々のレ
イアウトを個別に行う階層設計手法を用い、最初にトッ
プレベルのレイアウトを行うトップダウン方式のＬＳＩ
のレイアウト設計におけるクロック配線の設計方法にお
いて、それぞれマクロ内の配置配線がなされていない未
配置の第１及び第２のマクロ及びマクロ内の配置配線済
みの既配置の第３のマクロの各々のクロックの供給を受
けるクロック端子を設定するマクロのクロック端子決定
ステップと、前記クロック出力端子と前記マクロのクロ
ック端子決定ステップで設定した前記第１，第２及び第
３のクロック端子の各々との間の概略配線を行い配線経
路を決定する配線経路の決定ステップと、前記配線経路
の決定ステップで決定した配線経路に基づき前記クロッ
ク出力端子と前記第１及び第２のクロック端子の各々と
の間の配線を行い、各配線の抵抗及び容量の情報である
ＲＣ情報を抽出するトップレベルの配線ステップと、前
記第１及び第２のマクロの各々の遅延モデルを作成する
とともに前記第３のマクロの配線情報からこの第３のマ
クロの遅延値を抽出し、この第３のマクロの遅延値を含
めた遅延モデルを作成する遅延モデル作成ステップと、
前記ＲＣ情報と前記遅延モデルに基づき前記クロック出
力端子と前記第１及び第２のクロック端子の各々間のス
タティックタイミング解析を行い、前記クロック出力端
子と前記第１及び第２のマクロの各々間のクロック遅延
値である第１及び第２の遅延値をそれぞれ計算するトッ
プレベルの遅延計算ステップと、前記第１及び第２の遅
延値からクロック出力端子と前記第１及び第２のマクロ
の各々間のクロック遅延差を計算する遅延差計算ステッ
プと、前記第１及び第２のマクロの各々内のレイアウト
時に前記第１及び第２のクロック端子の各々の近傍にバ
ッファ論理と対応する同一駆動能力のバッファを配置す
るバッファ配置ステップと、前記第３のマクロ内のセル
群と前記クロック出力端子との間の遅延値と等しくなる
ように、前記第１及び第２のマクロの各々内を配置する
マクロ内配置ステップと、前記クロック遅延差を考慮し
て前記第１及び第２のマクロの各々内のクロックツリー
合成法によりクロック配線を行うマクロ内クロック配線
ステップとを有することを特徴とするものである。
【００３５】また、請求項４記載の発明は、請求項１記
載のクロック配線の設計方法において、前記機能ブロッ
クが、前記クロック出力用のクロック出力端子を備えた
出力ブロックを有するクロックネットと、前記クロック
入力用の前記第１及び第２のクロック端子の各々を備え
る前記第１及び第２のマクロと第３のクロック端子を備
えるマクロ内の配置配線済みの既配置の第３のマクロ
と、前記トップレベル配線である前記出力ブロックから
前記第１，第２及び第３のマクロの各々へのクロック配
線とを備えて構成される。
載のクロック配線の設計方法において、前記機能ブロッ
クが、前記クロック出力用のクロック出力端子を備えた
出力ブロックを有するクロックネットと、前記クロック
入力用の前記第１及び第２のクロック端子の各々を備え
る前記第１及び第２のマクロと第３のクロック端子を備
えるマクロ内の配置配線済みの既配置の第３のマクロ
と、前記トップレベル配線である前記出力ブロックから
前記第１，第２及び第３のマクロの各々へのクロック配
線とを備えて構成される。
【００３６】また、請求項７記載の発明は、請求項４又
は６記載のクロック配線の設計方法において、前記クロ
ック配線が、前記クロック出力端子と前記第１及び第２
のクロック端子との間に挿入した前記第１及び第２のク
ロック端子の各々に付加した第１及び第２のバッファ駆
動用の第３のバッファを備えて構成される。
は６記載のクロック配線の設計方法において、前記クロ
ック配線が、前記クロック出力端子と前記第１及び第２
のクロック端子との間に挿入した前記第１及び第２のク
ロック端子の各々に付加した第１及び第２のバッファ駆
動用の第３のバッファを備えて構成される。
【００３７】また、請求項８記載の発明は、請求項４又
は６記載のクロック配線の設計方法において、前記機能
ブロックが、前記クロック出力用のクロック出力端子を
備えた出力ブロックを有するクロックネットと、前記ク
ロック入力用の前記第１及び第２のクロック端子の各々
を備える前記第１及び第２のマクロと、前記トップレベ
ル配線である前記出力ブロックから前記第１及び第２の
マクロの各々へのクロック配線と、予め定めた動作条件
の設定に応じて制御信号を出力する制御回路とを有し、
前記クロック配線が、前記第１及び第２のマクロのいず
れか一方又は両方の入力側に前記制御信号の供給に応じ
て前記クロックの通過を停止させる論理回路を備えて構
成される。
は６記載のクロック配線の設計方法において、前記機能
ブロックが、前記クロック出力用のクロック出力端子を
備えた出力ブロックを有するクロックネットと、前記ク
ロック入力用の前記第１及び第２のクロック端子の各々
を備える前記第１及び第２のマクロと、前記トップレベ
ル配線である前記出力ブロックから前記第１及び第２の
マクロの各々へのクロック配線と、予め定めた動作条件
の設定に応じて制御信号を出力する制御回路とを有し、
前記クロック配線が、前記第１及び第２のマクロのいず
れか一方又は両方の入力側に前記制御信号の供給に応じ
て前記クロックの通過を停止させる論理回路を備えて構
成される。
【００３８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００３９】本実施の形態のクロック配線の設計方法
は、機能ブロックを上位階層（以下トップレベル）と下
位階層（以下マクロ）の２階層に区分することにより階
層化し、これらトップレベル内及びマクロ内の各々のレ
イアウトを個別に行う階層設計手法を用い、最初にトッ
プレベルのレイアウトを行うトップダウン方式と呼ばれ
るＬＳＩのレイアウト設計におけるクロック配線の設計
方法において、予め上記マクロの遅延モデルを作成し、
この遅延モデルを用いてトップレベルの遅延計算を正確
に行うことにより、設計対象とする機能ブロック内のク
ロック供給対象の複数のマクロの各々間のクロックスキ
ューを削減することを特徴とするものである。
は、機能ブロックを上位階層（以下トップレベル）と下
位階層（以下マクロ）の２階層に区分することにより階
層化し、これらトップレベル内及びマクロ内の各々のレ
イアウトを個別に行う階層設計手法を用い、最初にトッ
プレベルのレイアウトを行うトップダウン方式と呼ばれ
るＬＳＩのレイアウト設計におけるクロック配線の設計
方法において、予め上記マクロの遅延モデルを作成し、
この遅延モデルを用いてトップレベルの遅延計算を正確
に行うことにより、設計対象とする機能ブロック内のク
ロック供給対象の複数のマクロの各々間のクロックスキ
ューを削減することを特徴とするものである。
【００４０】上記クロック供給対象のマクロにおいて
は、このマクロ内ネットリスト中のクロック端子にライ
ブラリセル記述ファイルのバッファ論理を追加すること
により遅延モデルを作成する。
は、このマクロ内ネットリスト中のクロック端子にライ
ブラリセル記述ファイルのバッファ論理を追加すること
により遅延モデルを作成する。
【００４１】一方、レイアウト時には、上記マクロ内ネ
ットリスト中のクロック端子に追加したバッファ論理と
対応する同一駆動能力のバッファ（以下クロックバッフ
ァ）を上記クロック端子近傍に配置する。上記マクロの
遅延モデルと、マクロ内レイアウトを行う際にクロック
バッファを配置する手法とは、トップレベルのクロック
ネットの遅延計算を行うときのマクロ内のクロック端子
負荷とレイアウト後のマクロ内のクロック端子負荷とが
等しくなるという作用がある。
ットリスト中のクロック端子に追加したバッファ論理と
対応する同一駆動能力のバッファ（以下クロックバッフ
ァ）を上記クロック端子近傍に配置する。上記マクロの
遅延モデルと、マクロ内レイアウトを行う際にクロック
バッファを配置する手法とは、トップレベルのクロック
ネットの遅延計算を行うときのマクロ内のクロック端子
負荷とレイアウト後のマクロ内のクロック端子負荷とが
等しくなるという作用がある。
【００４２】従って、マクロ内の配置配線が完了してい
ない場合にも最終的なレイアウトと同等の遅延計算を行
うことが可能となり、また、マクロ内のクロックツリー
合成（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ：以下
ＣＴＳ）実行時にマクロ間の遅延差を考慮したＣＴＳを
行うことにより、各マクロ内のクロックバッファの出力
端子に接続されるセル間のスキューも削減出来る。
ない場合にも最終的なレイアウトと同等の遅延計算を行
うことが可能となり、また、マクロ内のクロックツリー
合成（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ：以下
ＣＴＳ）実行時にマクロ間の遅延差を考慮したＣＴＳを
行うことにより、各マクロ内のクロックバッファの出力
端子に接続されるセル間のスキューも削減出来る。
【００４３】次に、本発明の第１の実施の形態をフロー
チャートで示す図１及び本実施の形態の動作を説明しブ
ロックで示す図２及び図３を参照すると、この図に示す
本実施の形態のクロック配線の設計方法は、まず、マク
ロの端子位置を決定し、トップレベルの配線経路を決定
し、トップレベル配線を実施し、各配線の抵抗Ｒ及び容
量Ｃの情報（以下ＲＣ情報）Ｆ１を抽出する（ステップ
Ｓ１〜Ｓ３）。
チャートで示す図１及び本実施の形態の動作を説明しブ
ロックで示す図２及び図３を参照すると、この図に示す
本実施の形態のクロック配線の設計方法は、まず、マク
ロの端子位置を決定し、トップレベルの配線経路を決定
し、トップレベル配線を実施し、各配線の抵抗Ｒ及び容
量Ｃの情報（以下ＲＣ情報）Ｆ１を抽出する（ステップ
Ｓ１〜Ｓ３）。
【００４４】一方、マクロ内ネットリストの中のクロッ
ク端子にライブラリセル記述ファイルのセル群のバッフ
ァ論理を追加し、マクロの遅延モデルＦ２を作成する
（ステップＳ１１，Ｓ１２）。
ク端子にライブラリセル記述ファイルのセル群のバッフ
ァ論理を追加し、マクロの遅延モデルＦ２を作成する
（ステップＳ１１，Ｓ１２）。
【００４５】ＲＣ情報Ｆ１及び遅延モデルＦ２に基づき
クロック出力端子とマクロのクロック端子間のスタティ
ックタイミング解析を行い、クロック出力端子と各マク
ロ間のクロック遅延差を計算する。また、マクロ内ネッ
トリスト中のクロック端子にバッファを追加し、レイア
ウト階層端子近傍にバッファ論理対応のバッファを配置
し、マクロ内配置を行う。最後に、マクロ内に追加した
バッファの出力端子からマクロ間遅延差を考慮したＣＴ
Ｓ配線を実施する（ステップＳ４〜Ｓ９）。
クロック出力端子とマクロのクロック端子間のスタティ
ックタイミング解析を行い、クロック出力端子と各マク
ロ間のクロック遅延差を計算する。また、マクロ内ネッ
トリスト中のクロック端子にバッファを追加し、レイア
ウト階層端子近傍にバッファ論理対応のバッファを配置
し、マクロ内配置を行う。最後に、マクロ内に追加した
バッファの出力端子からマクロ間遅延差を考慮したＣＴ
Ｓ配線を実施する（ステップＳ４〜Ｓ９）。
【００４６】本実施の形態のクロック配線の設計方法を
適用する機能ブロックの一例をブロックで示す図２
（Ｂ）を参照すると、この機能ブロックは、説明の便宜
上従来と共通であり、クロック出力用の出力ブロック１
を有するクロックネットと、２つのそれぞれマクロ内の
配置配線がなされていない未配置のマクロ２，３とから
成り、トップレベル配線としてクロックネットの出力ブ
ロック１から２つのマクロ２，３の各々へのクロック配
線を有するものとする。
適用する機能ブロックの一例をブロックで示す図２
（Ｂ）を参照すると、この機能ブロックは、説明の便宜
上従来と共通であり、クロック出力用の出力ブロック１
を有するクロックネットと、２つのそれぞれマクロ内の
配置配線がなされていない未配置のマクロ２，３とから
成り、トップレベル配線としてクロックネットの出力ブ
ロック１から２つのマクロ２，３の各々へのクロック配
線を有するものとする。
【００４７】出力ブロック１は、クロック信号出力用の
クロック出力端子１１を備え、マクロ２，３の各々はク
ロック出力端子１１からクロック配線を経由して供給を
受けるクロック信号入力用のクロック端子２１，３１を
備える。
クロック出力端子１１を備え、マクロ２，３の各々はク
ロック出力端子１１からクロック配線を経由して供給を
受けるクロック信号入力用のクロック端子２１，３１を
備える。
【００４８】マクロ２，３の各々は複数のセル（素子）
から成るセル群を有し、各セル群は、クロック端子２
１，３１に接続するマクロ内クロックネットを経由して
クロックの供給を受ける。しかし、この図の段階では、
マクロ２，３の各々は、これらマクロ２，３の各々内の
ネットリストは確定しておらず、マクロ内セル群も未配
置であり、従って、マクロ内クロックネットに接続され
るセル群の数及び配置位置は確定していない。
から成るセル群を有し、各セル群は、クロック端子２
１，３１に接続するマクロ内クロックネットを経由して
クロックの供給を受ける。しかし、この図の段階では、
マクロ２，３の各々は、これらマクロ２，３の各々内の
ネットリストは確定しておらず、マクロ内セル群も未配
置であり、従って、マクロ内クロックネットに接続され
るセル群の数及び配置位置は確定していない。
【００４９】次に、クロック出力端子１１からマクロ
２，３の各々のクロック端子２１，３１までの遅延差を
計算するために、出力端子１１からクロック端子２１，
３１までの遅延計算を行う。この遅延計算の実行時に
は、別途作成した（ステップＳ１２）マクロ２，３の遅
延モデルＦ２を用い、これらマクロ２，３の各々内の負
荷をレイアウト後の負荷と同一にすることにより、トッ
プレベルの正確な遅延計算を行う（ステップＳ４）。
２，３の各々のクロック端子２１，３１までの遅延差を
計算するために、出力端子１１からクロック端子２１，
３１までの遅延計算を行う。この遅延計算の実行時に
は、別途作成した（ステップＳ１２）マクロ２，３の遅
延モデルＦ２を用い、これらマクロ２，３の各々内の負
荷をレイアウト後の負荷と同一にすることにより、トッ
プレベルの正確な遅延計算を行う（ステップＳ４）。
【００５０】このようにして得たクロック出力端子１１
とマクロ２，３の各々間の遅延値（以下マクロ２，３の
遅延値）から遅延差を計算し（ステップＳ５）、この遅
延差を用い、マクロ２，３の各々内のＣＴＳを行う（ス
テップＳ９）。
とマクロ２，３の各々間の遅延値（以下マクロ２，３の
遅延値）から遅延差を計算し（ステップＳ５）、この遅
延差を用い、マクロ２，３の各々内のＣＴＳを行う（ス
テップＳ９）。
【００５１】この機能ブロックを構成するマクロ２，３
を上記のように遅延モデル化した機能ブロックをブロッ
クで示す図２（Ｃ）を参照すると、まず、マクロ２の遅
延モデル２Ｍは、マクロ内のネットリスト中のクロック
端子２１に、ライブラリセル記述ファイルのセル群中の
最小駆動能力のバッファ論理２２Ｍを追加することによ
り遅延モデル２Ｍを作成し、遅延モデル（ファイル）Ｆ
２に格納する。同様に、マクロ３のクロック端子３１
に、バッファ論理３２Ｍを追加することにより遅延モデ
ル３Ｍを作成し、遅延モデル（ファイル）Ｆ２に格納す
る（ステップ Ｓ１２）。
を上記のように遅延モデル化した機能ブロックをブロッ
クで示す図２（Ｃ）を参照すると、まず、マクロ２の遅
延モデル２Ｍは、マクロ内のネットリスト中のクロック
端子２１に、ライブラリセル記述ファイルのセル群中の
最小駆動能力のバッファ論理２２Ｍを追加することによ
り遅延モデル２Ｍを作成し、遅延モデル（ファイル）Ｆ
２に格納する。同様に、マクロ３のクロック端子３１
に、バッファ論理３２Ｍを追加することにより遅延モデ
ル３Ｍを作成し、遅延モデル（ファイル）Ｆ２に格納す
る（ステップ Ｓ１２）。
【００５２】トップレベルのレイアウト後の状態をブロ
ックで示す図３（Ｂ）を参照すると、この図において、
マクロ２内のレイアウト後には遅延モデル作成時に追加
したバッファ論理２２Ｍ対応の同一能力のバッファ２２
をクロック端子２１近傍に配置し（ステップＳ６，Ｓ
７）、このバッファ２２からクロックネットが接続され
るセル群２３までのＣＴＳを行う（ステップＳ８，Ｓ
９）。同様に、マクロ３内のレイアウト後に、バッファ
論理３２Ｍ対応のバッファ３２をクロック端子３１近傍
に配置し、このバッファ３２からセル群３３までのＣＴ
Ｓを行う。
ックで示す図３（Ｂ）を参照すると、この図において、
マクロ２内のレイアウト後には遅延モデル作成時に追加
したバッファ論理２２Ｍ対応の同一能力のバッファ２２
をクロック端子２１近傍に配置し（ステップＳ６，Ｓ
７）、このバッファ２２からクロックネットが接続され
るセル群２３までのＣＴＳを行う（ステップＳ８，Ｓ
９）。同様に、マクロ３内のレイアウト後に、バッファ
論理３２Ｍ対応のバッファ３２をクロック端子３１近傍
に配置し、このバッファ３２からセル群３３までのＣＴ
Ｓを行う。
【００５３】これらマクロ２，３内のセル群２３，３３
の配置方法は公知の技術であり、また本発明とは直接関
係しないので、その詳細については説明を省略する。
の配置方法は公知の技術であり、また本発明とは直接関
係しないので、その詳細については説明を省略する。
【００５４】次に、図１、図２及び図３を再度参照して
本実施の形態の動作について詳細に説明すると、まず、
ステップＳ１で、クロックネットの出力ブロック１から
２つのマクロ２，３の各々にクロック配線を行うため、
まず、出力ブロック１のクロック出力端子（以下クロッ
ク出力端子）１１からマクロ２，３の各々の中心２５，
３５を結ぶ直線７，８を引き、この直線７，８とマクロ
２，３の各々の周辺との交点を求め、これら交点の各々
にマクロ２，３の各々のクロック端子２１，３１をそれ
ぞれ設定する。この時にクロックネット以外の各信号・
電源等のネットに対しても同様の処理を行い端子位置を
決定する（図２（Ａ））。
本実施の形態の動作について詳細に説明すると、まず、
ステップＳ１で、クロックネットの出力ブロック１から
２つのマクロ２，３の各々にクロック配線を行うため、
まず、出力ブロック１のクロック出力端子（以下クロッ
ク出力端子）１１からマクロ２，３の各々の中心２５，
３５を結ぶ直線７，８を引き、この直線７，８とマクロ
２，３の各々の周辺との交点を求め、これら交点の各々
にマクロ２，３の各々のクロック端子２１，３１をそれ
ぞれ設定する。この時にクロックネット以外の各信号・
電源等のネットに対しても同様の処理を行い端子位置を
決定する（図２（Ａ））。
【００５５】次に、ステップＳ２で、クロック出力端子
１１とステップＳ１で決定したクロック端子２１，３１
間の概略配線を行い配線経路を決定する。この時にクロ
ックネット以外のネットに対しても同様の処理を行い配
線経路決定を行う。
１１とステップＳ１で決定したクロック端子２１，３１
間の概略配線を行い配線経路を決定する。この時にクロ
ックネット以外のネットに対しても同様の処理を行い配
線経路決定を行う。
【００５６】次に、ステップＳ３で、ステップＳ２で決
定した配線経路に基づき、クロック出力端子１１とクロ
ック端子２１，３１間の配線を行う（図２（Ｂ））。こ
の時にクロックネット以外のネットに対しても同様の処
理を行って配線を行い、ＲＣ情報Ｆ１を抽出する。
定した配線経路に基づき、クロック出力端子１１とクロ
ック端子２１，３１間の配線を行う（図２（Ｂ））。こ
の時にクロックネット以外のネットに対しても同様の処
理を行って配線を行い、ＲＣ情報Ｆ１を抽出する。
【００５７】一方、ステップＳ１１で、各マクロ２，３
の遅延モデル２Ｍ，３Ｍの作成を行う。マクロ２の遅延
モデル２Ｍは、図２（Ｃ）に示すように、クロック端子
２１のみが存在するマクロ内ネットリスト中のクロック
端子２１にライブラリセル記述ファイルのセル群中の最
小駆動能力のバッファ論理２２Ｍを追加することにより
作成する。同様に、マクロ３の遅延モデル３Ｍを、マク
ロ内ネットリスト中のクロック端子３１にバッファ論理
３２Ｍを追加することにより作成する。
の遅延モデル２Ｍ，３Ｍの作成を行う。マクロ２の遅延
モデル２Ｍは、図２（Ｃ）に示すように、クロック端子
２１のみが存在するマクロ内ネットリスト中のクロック
端子２１にライブラリセル記述ファイルのセル群中の最
小駆動能力のバッファ論理２２Ｍを追加することにより
作成する。同様に、マクロ３の遅延モデル３Ｍを、マク
ロ内ネットリスト中のクロック端子３１にバッファ論理
３２Ｍを追加することにより作成する。
【００５８】次に、ステップＳ１２で、ステップＳ１１
で作成したネットリストを使用し、遅延モデル２Ｍ，３
Ｍを格納した遅延モデルファイルＦ２を作成する。
で作成したネットリストを使用し、遅延モデル２Ｍ，３
Ｍを格納した遅延モデルファイルＦ２を作成する。
【００５９】ステップＳ４で、この遅延モデルファイル
Ｆ３を使用し、クロック出力端子１１とクロック端子２
１，３１までのスタティックタイミング解析を行い各経
路の遅延値を計算する、トップレベルの遅延計算を行
う。
Ｆ３を使用し、クロック出力端子１１とクロック端子２
１，３１までのスタティックタイミング解析を行い各経
路の遅延値を計算する、トップレベルの遅延計算を行
う。
【００６０】ステップＳ５で、ステップＳ４のトップレ
ベルの遅延値計算結果からクロック端子２１，３１間の
遅延差を求める。
ベルの遅延値計算結果からクロック端子２１，３１間の
遅延差を求める。
【００６１】次に、ステップＳ６で、マクロ２，３内の
レイアウトを行う場合、マクロ２，３のクロック端子２
１，３１に遅延モデル作成時に追加したバッファ論理２
２Ｍ、３２Ｍと対応する同一能力のバッファ２２，３２
を追加し、ステップＳ７で追加したバッファ２２，３２
の各々をクロック端子２１，３１の各々の近傍に配置を
行う（図２（Ｃ））。
レイアウトを行う場合、マクロ２，３のクロック端子２
１，３１に遅延モデル作成時に追加したバッファ論理２
２Ｍ、３２Ｍと対応する同一能力のバッファ２２，３２
を追加し、ステップＳ７で追加したバッファ２２，３２
の各々をクロック端子２１，３１の各々の近傍に配置を
行う（図２（Ｃ））。
【００６２】次に、ステップＳ８で、マクロ内の配置を
行う（図３（Ａ））。セル群２３はマクロ２内に存在
し、クロック端子２１に追加されたバッファの出力端子
につながるセル群を示す。また、セル群１２はマクロ３
内に存在し、クロック端子３１に追加されたバッファの
出力端子につながるセル群を示す。
行う（図３（Ａ））。セル群２３はマクロ２内に存在
し、クロック端子２１に追加されたバッファの出力端子
につながるセル群を示す。また、セル群１２はマクロ３
内に存在し、クロック端子３１に追加されたバッファの
出力端子につながるセル群を示す。
【００６３】次に、ステップＳ９で、マクロ２，３内の
クロック配線を行う。ステップＳ５にて各マクロ端子２
１，３１間の遅延差が計算されているので、クロック端
子２１とセル群２３間の配線及びクロック端子３１とセ
ル群３３間の配線は、その遅延差をそれぞれ考慮したＣ
ＴＳ配線を行う（図３（Ｂ））。
クロック配線を行う。ステップＳ５にて各マクロ端子２
１，３１間の遅延差が計算されているので、クロック端
子２１とセル群２３間の配線及びクロック端子３１とセ
ル群３３間の配線は、その遅延差をそれぞれ考慮したＣ
ＴＳ配線を行う（図３（Ｂ））。
【００６４】この方法で、クロック端子１１とセル群２
３の間及びクロック端子１１とセル群３３との間のの遅
延が等しくなり、クロックスキューを削減できる。
３の間及びクロック端子１１とセル群３３との間のの遅
延が等しくなり、クロックスキューを削減できる。
【００６５】また、マクロ２，３内のレイアウト完了後
にマクロ２内に存在するセル群２３が変更となり、マク
ロ２内の再レイアウトを行う場合に、マクロ内のクロッ
ク端子２１にバッファ２２を追加してクロック端子２１
近傍に配置することにより上位階層の遅延値は変わらな
いためトップレベル及びマクロ３に関しての変更を行う
必要が無い。
にマクロ２内に存在するセル群２３が変更となり、マク
ロ２内の再レイアウトを行う場合に、マクロ内のクロッ
ク端子２１にバッファ２２を追加してクロック端子２１
近傍に配置することにより上位階層の遅延値は変わらな
いためトップレベル及びマクロ３に関しての変更を行う
必要が無い。
【００６６】さらに、本実施の形態のクロック配線の設
計方法は、近年の高集積度のＬＳＩのレイアウト設計効
率を大幅に向上する。
計方法は、近年の高集積度のＬＳＩのレイアウト設計効
率を大幅に向上する。
【００６７】ＬＳＩに搭載可能な素子数が膨大となり、
機能マクロをＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏ
ｐｅｒｔｙ：知的所有権）化し、再利用することにより
生産性の向上を図っている現状がある。他者優位性を保
つ（もしくは引き出す）ために、新規機能マクロは一か
らデザインするため、設計当初はブラックボックス扱い
となる。設計の進捗に合わせ、グレイボックス、ホワイ
トボックスと変遷していく。
機能マクロをＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏ
ｐｅｒｔｙ：知的所有権）化し、再利用することにより
生産性の向上を図っている現状がある。他者優位性を保
つ（もしくは引き出す）ために、新規機能マクロは一か
らデザインするため、設計当初はブラックボックス扱い
となる。設計の進捗に合わせ、グレイボックス、ホワイ
トボックスと変遷していく。
【００６８】ホワイトボックスとは、必要な機能及び特
性が全て盛り込まれたネットリストでグリッド数及びセ
ル数を正確に算出できるデータであり、ブラックボック
スとは端子情報のみ存在するデータである。グレイボッ
クスとはブラックボックスからホワイトボックスへ変遷
していく途中段階のことである。流用性の高い機能マク
ロは、設計当初より、規模や性能を見積もることができ
るため、グレイボックスからのスタートとなる。つまり
は１チップ全体としては、設計の進捗中に不整合が存在
しても、本実施の形態のクロック配線の設計方法は吸収
することが可能である。
性が全て盛り込まれたネットリストでグリッド数及びセ
ル数を正確に算出できるデータであり、ブラックボック
スとは端子情報のみ存在するデータである。グレイボッ
クスとはブラックボックスからホワイトボックスへ変遷
していく途中段階のことである。流用性の高い機能マク
ロは、設計当初より、規模や性能を見積もることができ
るため、グレイボックスからのスタートとなる。つまり
は１チップ全体としては、設計の進捗中に不整合が存在
しても、本実施の形態のクロック配線の設計方法は吸収
することが可能である。
【００６９】さらに、隣接配線容量による遅延値の変動
も考慮しているので、レイアウト後にタイミング解析を
行い、スキュー調整のためにバッファの駆動能力の変更
及びバッファを追加して再度タイミング解析を行うため
の工数及び処理時間を削減できる。
も考慮しているので、レイアウト後にタイミング解析を
行い、スキュー調整のためにバッファの駆動能力の変更
及びバッファを追加して再度タイミング解析を行うため
の工数及び処理時間を削減できる。
【００７０】最後に、隣接配線容量の影響による遅延値
の変動をなくすために、例えばメタル６層以上といった
高価なクロック配線専用層を使用する必要がなくなる等
のコスト削減効果がある。
の変動をなくすために、例えばメタル６層以上といった
高価なクロック配線専用層を使用する必要がなくなる等
のコスト削減効果がある。
【００７１】コスト削減についての参考文献として、社
団法人電子通信学会、進学技法ＶＬＤ９７−７７，ＩＣ
Ｄ９７−１７３，ＣＰＳＹ９７−６６，ＦＴＳ８７−０
４（１９９７−１０）「サブクオータミクロン時代のＬ
ＳＩ設計技術」がある。
団法人電子通信学会、進学技法ＶＬＤ９７−７７，ＩＣ
Ｄ９７−１７３，ＣＰＳＹ９７−６６，ＦＴＳ８７−０
４（１９９７−１０）「サブクオータミクロン時代のＬ
ＳＩ設計技術」がある。
【００７２】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にフローチャートで示す図４を参照すると、この図に示
す本実施の形態の前述の第１の実施の形態との相違点
は、遅延モデル作成ステップＳ１２の代わりに、既配置
マクロの配線情報Ｆ３から既配置マクロの遅延値を抽出
し、この既配置マクロの遅延値を含めた遅延モデルＦ２
Ａを作成する遅延モデル作成ステップＳ１２Ａと、マク
ロ内配置ステップＳ８の代わりに配置配線が完了した既
配置マクロ内のセル群とクロックネットのクロック出力
端子間の遅延値と等しくなるように、マクロ内配置が未
了のマクロ内のセル群とクロック出力端子間の配置を行
う未配置マクロ内配置ステップＳ８Ａとを有することで
ある。
共通の構成要素には共通の参照文字／数字を付して同様
にフローチャートで示す図４を参照すると、この図に示
す本実施の形態の前述の第１の実施の形態との相違点
は、遅延モデル作成ステップＳ１２の代わりに、既配置
マクロの配線情報Ｆ３から既配置マクロの遅延値を抽出
し、この既配置マクロの遅延値を含めた遅延モデルＦ２
Ａを作成する遅延モデル作成ステップＳ１２Ａと、マク
ロ内配置ステップＳ８の代わりに配置配線が完了した既
配置マクロ内のセル群とクロックネットのクロック出力
端子間の遅延値と等しくなるように、マクロ内配置が未
了のマクロ内のセル群とクロック出力端子間の配置を行
う未配置マクロ内配置ステップＳ８Ａとを有することで
ある。
【００７３】本実施の形態を特徴付けるクロック配線の
適用対象の機能ブロックの第２の例を図２と共通の構成
要素には共通の参照文字／数字を付して同様にブロック
で示す図５を参照すると、この図に示す本実施の形態の
機能ブロックの前述の第１の実施の形態との相違点は、
第１の実施の形態と共通の未配置のマクロ２，３に加え
て、配置配線が完了している既配置マクロであるマクロ
４をさらに有することである。
適用対象の機能ブロックの第２の例を図２と共通の構成
要素には共通の参照文字／数字を付して同様にブロック
で示す図５を参照すると、この図に示す本実施の形態の
機能ブロックの前述の第１の実施の形態との相違点は、
第１の実施の形態と共通の未配置のマクロ２，３に加え
て、配置配線が完了している既配置マクロであるマクロ
４をさらに有することである。
【００７４】本実施の形態では、マクロ４は、既に端子
位置が固定されているので、ステップＳ１の端子位置の
決定の処理はマクロ２，３についてのみ行う。また、マ
クロ４は配置配線が完了し、従ってマクロ４内の遅延値
は確定しているので、ステップＳ１２Ａでは、既配置マ
クロの遅延情報Ｆ３から抽出したマクロ４内の遅延値を
考慮した遅延計算を行い、このマクロ４の遅延値を含め
た遅延モデルをＦ２Ａを作成する。
位置が固定されているので、ステップＳ１の端子位置の
決定の処理はマクロ２，３についてのみ行う。また、マ
クロ４は配置配線が完了し、従ってマクロ４内の遅延値
は確定しているので、ステップＳ１２Ａでは、既配置マ
クロの遅延情報Ｆ３から抽出したマクロ４内の遅延値を
考慮した遅延計算を行い、このマクロ４の遅延値を含め
た遅延モデルをＦ２Ａを作成する。
【００７５】ここで、クロック出力端子１１とマクロ４
内のセル群４３までの遅延が確定するので、ステップＳ
８Ａで、マクロ２，３の各々内のクロック配線を、クロ
ック出力端子１１とセル群２３，セル群３３の間の遅延
値がクロック出力端子１１とセル群４３との間の遅延値
と等しくなるようにクロック出力端子１１とセル群２
３，３３の各々の配線を行う。
内のセル群４３までの遅延が確定するので、ステップＳ
８Ａで、マクロ２，３の各々内のクロック配線を、クロ
ック出力端子１１とセル群２３，セル群３３の間の遅延
値がクロック出力端子１１とセル群４３との間の遅延値
と等しくなるようにクロック出力端子１１とセル群２
３，３３の各々の配線を行う。
【００７６】これにより、機能ブロック中のある１つの
マクロが配置配線済みでもクロック端子１１とセル群２
３及びセル群３３及びセル群４３が等遅延となり、スキ
ューが削減できる。
マクロが配置配線済みでもクロック端子１１とセル群２
３及びセル群３３及びセル群４３が等遅延となり、スキ
ューが削減できる。
【００７７】このように、本実施の形態では、あるマク
ロ内の配置配線が完了している既配置マクロ（ホワイト
ボックスで、かつハードマクロ扱いが可能な）の場合で
も既配置マクロ内のクロックネットに接続するセル群ま
での遅延に未配置マクロ内のクロックネットに接続する
セル群までの遅延を一致させることにより、配置配線完
了後のスキューを削減できる。
ロ内の配置配線が完了している既配置マクロ（ホワイト
ボックスで、かつハードマクロ扱いが可能な）の場合で
も既配置マクロ内のクロックネットに接続するセル群ま
での遅延に未配置マクロ内のクロックネットに接続する
セル群までの遅延を一致させることにより、配置配線完
了後のスキューを削減できる。
【００７８】次に、本発明の第３の実施の形態を特徴付
けるクロック配線の適用対象の機能ブロックの第３の例
を図２と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図６を参照すると、この図に
示す本実施の形態の機能ブロックの前述の第１の実施の
形態との相違点は、クロック出力端子１１とマクロ２，
３の各々のクロック端子２１，３１との間に挿入したバ
ッファ５を有することである。
けるクロック配線の適用対象の機能ブロックの第３の例
を図２と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図６を参照すると、この図に
示す本実施の形態の機能ブロックの前述の第１の実施の
形態との相違点は、クロック出力端子１１とマクロ２，
３の各々のクロック端子２１，３１との間に挿入したバ
ッファ５を有することである。
【００７９】クロック出力端子１１からマクロのクロッ
ク端子２１，３１の距離が長くクロックネット出力ブロ
ック１の駆動能力ではマクロ内に追加したバッファ２
２，３２を駆動できないような場合は、クロック出力端
子１１とマクロ２，３の各々のクロック端子２１，３１
との間にバッファ２２，３２を十分駆動可能なバッファ
５を追加することにより、バッファ５が追加されていな
い第１及び第２の実施の形態の場合と同様にトップレベ
ルの遅延計算を正確に行うことが可能となり配置配線後
のスキューを削減できる。
ク端子２１，３１の距離が長くクロックネット出力ブロ
ック１の駆動能力ではマクロ内に追加したバッファ２
２，３２を駆動できないような場合は、クロック出力端
子１１とマクロ２，３の各々のクロック端子２１，３１
との間にバッファ２２，３２を十分駆動可能なバッファ
５を追加することにより、バッファ５が追加されていな
い第１及び第２の実施の形態の場合と同様にトップレベ
ルの遅延計算を正確に行うことが可能となり配置配線後
のスキューを削減できる。
【００８０】また、クロック出力端子１１からマクロの
クロック端子２１，３１間に複数のバッファが存在する
場合でもトップレベルの遅延計算を正確に行うことが可
能である。
クロック端子２１，３１間に複数のバッファが存在する
場合でもトップレベルの遅延計算を正確に行うことが可
能である。
【００８１】従って、トップレベルの遅延差を正確に計
算することができ、その遅延差を考慮したマクロ内のク
ロック配線を行うことによりスキューを削減できる。
算することができ、その遅延差を考慮したマクロ内のク
ロック配線を行うことによりスキューを削減できる。
【００８２】さらにパワー削減のために、予め設定した
動作条件の時にクロックを停止させるための論理を入力
したセルをクロックネットに付加する場合でもトップレ
ベルの遅延計算が可能となる。
動作条件の時にクロックを停止させるための論理を入力
したセルをクロックネットに付加する場合でもトップレ
ベルの遅延計算が可能となる。
【００８３】本発明の第４の実施の形態を特徴付ける上
述のパワー削減用論理を付加した機能ブロックの第４の
例を図２と共通の構成要素には共通の参照文字／数字を
付して同様にブロックで示す図７を参照すると、この図
に示す本実施の形態の前述の第１の実施の形態との相違
点は、予め設定した動作条件の設定、この例ではマクロ
２の動作を停止させる場合にマクロ２に供給するクロッ
ク信号を１又は０のいずれかに固定することにより上記
動作条件時にパワーを削減するための制御回路９と、こ
の制御回路９で制御される論理回路６をマクロ２のクロ
ック端子２１の入力側に付加したことである。
述のパワー削減用論理を付加した機能ブロックの第４の
例を図２と共通の構成要素には共通の参照文字／数字を
付して同様にブロックで示す図７を参照すると、この図
に示す本実施の形態の前述の第１の実施の形態との相違
点は、予め設定した動作条件の設定、この例ではマクロ
２の動作を停止させる場合にマクロ２に供給するクロッ
ク信号を１又は０のいずれかに固定することにより上記
動作条件時にパワーを削減するための制御回路９と、こ
の制御回路９で制御される論理回路６をマクロ２のクロ
ック端子２１の入力側に付加したことである。
【００８４】この例では、論理回路６としてＡＮＤ回路
を用い、制御回路９が０を出力したとき、論理回路６は
クロック端子２１に供給するクロックを０に固定するこ
とによりマクロ２の動作を停止させる。
を用い、制御回路９が０を出力したとき、論理回路６は
クロック端子２１に供給するクロックを０に固定するこ
とによりマクロ２の動作を停止させる。
【００８５】また、論理回路６をマクロ３のクロック端
子３１の入力側に設けてマクロ３の動作を停止もよい。
また、クロック端子２１，３１の両方の入力に論理回路
６を設けることにより、マクロ２，３の両方の動作を制
御するようにしてもよい。
子３１の入力側に設けてマクロ３の動作を停止もよい。
また、クロック端子２１，３１の両方の入力に論理回路
６を設けることにより、マクロ２，３の両方の動作を制
御するようにしてもよい。
【００８６】いずれの場合でもトップレベルの遅延計算
を正確に行うことが可能である。
を正確に行うことが可能である。
【００８７】従って、トップレベルの遅延差を正確に計
算することができ、その遅延差を考慮したマクロ内のク
ロック配線を行うことによりスキューを削減できる。
算することができ、その遅延差を考慮したマクロ内のク
ロック配線を行うことによりスキューを削減できる。
【００８８】
【発明の効果】以上説明したように、本発明のクロック
配線の設計方法は、予めマクロの遅延モデルを作成し、
この遅延モデルを用いてトップレベルの遅延計算を行う
ことにより、設計対象とする機能ブロック内のクロック
供給対象の複数のマクロの各々のクロック遅延を正確に
計算することが可能となり、これら複数のマクロの各々
間のクロックスキューを削減できるという効果がある。
配線の設計方法は、予めマクロの遅延モデルを作成し、
この遅延モデルを用いてトップレベルの遅延計算を行う
ことにより、設計対象とする機能ブロック内のクロック
供給対象の複数のマクロの各々のクロック遅延を正確に
計算することが可能となり、これら複数のマクロの各々
間のクロックスキューを削減できるという効果がある。
【００８９】また、トップレベルのクロック配線を等配
線長で行った場合に隣接配線容量による遅延変動を考慮
することが可能となり、マクロ間のクロックスキューを
正確に計算できるという効果がある。
線長で行った場合に隣接配線容量による遅延変動を考慮
することが可能となり、マクロ間のクロックスキューを
正確に計算できるという効果がある。
【００９０】また、等配線長で配線を行わない場合も、
同様に、マクロ間のクロックスキューを正確に計算でき
るので、トップレベルでのマクロ間のクロックスキュー
が正確な値となり、マクロ内のＣＴＳ実行後のクロック
スキューを削減できるという効果がある。
同様に、マクロ間のクロックスキューを正確に計算でき
るので、トップレベルでのマクロ間のクロックスキュー
が正確な値となり、マクロ内のＣＴＳ実行後のクロック
スキューを削減できるという効果がある。
【００９１】また、一部のマクロのマクロ内のレイアウ
ト変更が生じた場合でも、当該マクロ内のクロック端子
に遅延モデル作成時に追加したバッファ論理と対応する
同一駆動能力のバッファを追加し、レイアウトを行う際
にクロック端子近傍に配置することにより、トップレベ
ル及び不変更のマクロ内の遅延値に変化はないため、こ
れらトップレベル及び不変更のマクロ内のレイアウト変
更を行う必要がなく、再度レイアウトを行う処理時間を
短縮できるという効果もある。
ト変更が生じた場合でも、当該マクロ内のクロック端子
に遅延モデル作成時に追加したバッファ論理と対応する
同一駆動能力のバッファを追加し、レイアウトを行う際
にクロック端子近傍に配置することにより、トップレベ
ル及び不変更のマクロ内の遅延値に変化はないため、こ
れらトップレベル及び不変更のマクロ内のレイアウト変
更を行う必要がなく、再度レイアウトを行う処理時間を
短縮できるという効果もある。
【００９２】さらに、本実施の形態のクロック配線の設
計方法は、近年の高集積度のＬＳＩのレイアウト設計効
率を大幅に向上可能とするという効果がある。
計方法は、近年の高集積度のＬＳＩのレイアウト設計効
率を大幅に向上可能とするという効果がある。
【図１】本発明のクロック配線の設計方法の第１の実施
の形態を示すフローチャートである。
の形態を示すフローチャートである。
【図２】本実施の形態のクロック配線の設計方法におけ
る動作の一例を説明するための適用対象の第１の例の機
能ブロックと端子位置の決定及びマクロのモデル化を模
式的に示すブロック図である。
る動作の一例を説明するための適用対象の第１の例の機
能ブロックと端子位置の決定及びマクロのモデル化を模
式的に示すブロック図である。
【図３】本実施の形態のクロック配線の設計方法におけ
る動作の一例を説明するための第１の機能ブロックのマ
クロ内のレイアウト後の状態を模式的に示すブロック図
である。
る動作の一例を説明するための第１の機能ブロックのマ
クロ内のレイアウト後の状態を模式的に示すブロック図
である。
【図４】本発明のクロック配線の設計方法の第２の実施
の形態を示すフローチャートである。
の形態を示すフローチャートである。
【図５】本実施の形態を特徴付ける適用対象の第２の例
の機能ブロックを模式的に示すブロック図である。
の機能ブロックを模式的に示すブロック図である。
【図６】本発明のクロック配線の設計方法の第３の実施
の形態を特徴付ける適用対象の第３の例の機能ブロック
を模式的に示すブロック図である。
の形態を特徴付ける適用対象の第３の例の機能ブロック
を模式的に示すブロック図である。
【図７】本発明のクロック配線の設計方法の第４の実施
の形態を特徴付ける適用対象の第４の例の機能ブロック
を模式的に示すブロック図である。
の形態を特徴付ける適用対象の第４の例の機能ブロック
を模式的に示すブロック図である。
【図８】従来の第１のクロック配線の設計方法を説明す
るための適用対象の機能ブロックと端子位置の決定及び
マクロのモデル化を模式的に示すブロック図である。
るための適用対象の機能ブロックと端子位置の決定及び
マクロのモデル化を模式的に示すブロック図である。
【図９】従来の第２のクロック配線の設計方法の一例を
示すフローチャートである。
示すフローチャートである。
１ クロックネット出力ブロック
２，３，４ マクロ
２Ｍ，３Ｍ 遅延モデル
６ 論理回路
７，８ 直線
９ 制御回路
１１ 出力端子
２１，３１，２０１，３０２ クロック端子
２２Ｍ，３２Ｍ バッファ論理
５，２２，３２ バッファ
２３，３３，４３ セル群
２５，３５ 中心
Ｆ１，Ｆ１０１，Ｆ１０２ ＲＣ情報
Ｆ２ 遅延モデル（ファイル）
Ｆ３ 既配置マクロの遅延情報
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｇ０６Ｆ 17/50 ６６８ Ｇ０６Ｆ 17/50 ６６８Ｍ
６６８Ｘ
Ｈ０１Ｌ 21/82 Ｂ
Ｈ０１Ｌ 21/822 27/04 Ｄ
27/04
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/82
G06F 17/50
H01L 21/822
H01L 27/04
Claims (8)
- 【請求項１】 機能ブロックを上位階層であるトップレ
ベルと下位階層であるマクロの２階層に区分することに
より階層化し、これらトップレベル内及びマクロ内の各
々のレイアウトを個別に行う階層設計手法を用い、最初
にトップレベルのレイアウトを行うトップダウン方式の
ＬＳＩのレイアウト設計におけるクロック配線の設計方
法において、それぞれマクロ内の配置配線がなされてい
ない未配置の第１及び第２のマクロの各々のクロックの
供給を受けるクロック端子を設定するマクロのクロック
端子決定ステップと、前記クロック出力端子と前記マク
ロのクロック端子決定ステップで設定した前記第１及び
第２のクロック端子の各々との間の概略配線を行い配線
経路を決定する配線経路の決定ステップと、前記配線経
路の決定ステップで決定した配線経路に基づき前記クロ
ック出力端子と前記第１及び第２のクロック端子の各々
との間の配線を行い、各配線の抵抗及び容量の情報であ
るＲＣ情報を抽出するトップレベルの配線ステップと、
前記第１及び第２のマクロの各々の遅延モデルを作成す
る遅延モデル作成ステップと、前記ＲＣ情報と前記遅延
モデルに基づき前記クロック出力端子と前記第１及び第
２のクロック端子の各々間のスタティックタイミング解
析を行い、前記クロック出力端子と前記第１及び第２の
マクロの各々間のクロック遅延値である第１及び第２の
遅延値をそれぞれ計算するトップレベルの遅延計算ステ
ップと、前記第１及び第２の遅延値からクロック出力端
子と前記第１及び第２のマクロの各々間のクロック遅延
差を計算する遅延差計算ステップと、前記第１及び第２
のマクロの各々内のレイアウト時に前記第１及び第２の
クロック端子の各々の近傍にバッファ論理と対応する同
一駆動能力のバッファを配置するバッファ配置ステップ
と、前記第１及び第２のマクロの各々内を配置するマク
ロ内配置ステップと、前記クロック遅延差を考慮して前
記第１及び第２のマクロの各々内のクロックツリー合成
法によりクロック配線を行うマクロ内クロック配線ステ
ップとを有することを特徴とするクロック配線の設計方
法。 - 【請求項２】 前記マクロのクロック端子決定ステップ
が、出力ブロックのクロック出力端子から第１及び第２
のマクロの各々の中心を結ぶ第１及び第２の直線を引
き、前記第１及び第２の直線と前記第１及び第２のマク
ロの各々の周辺との交点である第１及び第２の交点を求
め、これら第１及び第２の交点の各々に前記第１及び第
２のマクロの各々の第１及び第２のクロック端子をそれ
ぞれ設定することを特徴とする請求項１記載のクロック
配線の設計方法。 - 【請求項３】 前記遅延モデル作成ステップが、前記第
１及び第２のマクロのマクロ内ネットリストの中のクロ
ック端子にライブラリセル記述ファイルのセル群のバッ
ファ論理を追加して前記第１及び第２のマクロの各々の
遅延モデルを作成することを特徴とする請求項１記載の
クロック配線の設計方法。 - 【請求項４】 前記機能ブロックが、前記クロック出力
用のクロック出力端子を備えた出力ブロックを有するク
ロックネットと、前記クロック入力用の前記第１及び第
２のクロック端子の各々を備える前記第１及び第２のマ
クロと、前記トップレベル配線である前記出力ブロック
から前記第１及び第２のマクロの各々へのクロック配線
とを備えることを特徴とする請求項１記載のクロック配
線の設計方法。 - 【請求項５】 機能ブロックを上位階層であるトップレ
ベルと下位階層であるマクロの２階層に区分することに
より階層化し、これらトップレベル内及びマクロ内の各
々のレイアウトを個別に行う階層設計手法を用い、最初
にトップレベルのレイアウトを行うトップダウン方式の
ＬＳＩのレイアウト設計におけるクロック配線の設計方
法において、それぞれマクロ内の配置配線がなされてい
ない未配置の第１及び第２のマクロ及びマクロ内の配置
配線済みの既配置の第３のマクロの各々のクロックの供
給を受けるクロック端子を設定するマクロのクロック端
子決定ステップと、前記クロック出力端子と前記マクロ
のクロック端子決定ステップで設定した前記第１，第２
及び第３のクロック端子の各々との間の概略配線を行い
配線経路を決定する配線経路の決定ステップと、前記配
線経路の決定ステップで決定した配線経路に基づき前記
クロック出力端子と前記第１及び第２のクロック端子の
各々との間の配線を行い、各配線の抵抗及び容量の情報
であるＲＣ情報を抽出するトップレベルの配線ステップ
と、前記第１及び第２のマクロの各々の遅延モデルを作
成するとともに前記第３のマクロの配線情報からこの第
３のマクロの遅延値を抽出し、この第３のマクロの遅延
値を含めた遅延モデルを作成する遅延モデル作成ステッ
プと、前記ＲＣ情報と前記遅延モデルに基づき前記クロ
ック出力端子と前記第１及び第２のクロック端子の各々
間のスタティックタイミング解析を行い、前記クロック
出力端子と前記第１及び第２のマクロの各々間のクロッ
ク遅延値である第１及び第２の遅延値をそれぞれ計算す
るトップレベルの遅延計算ステップと、前記第１及び第
２の遅延値からクロック出力端子と前記第１及び第２の
マクロの各々間のクロック遅延差を計算する遅延差計算
ステップと、前記第１及び第２のマクロの各々内のレイ
アウト時に前記第１及び第２のクロック端子の各々の近
傍にバッファ論理と対応する同一駆動能力のバッファを
配置するバッファ配置ステップと、前記第３のマクロ内
のセル群と前記クロック出力端子との間の遅延値と等し
くなるように、前記第１及び第２のマクロの各々内を配
置するマクロ内配置ステップと、前記クロック遅延差を
考慮して前記第１及び第２のマクロの各々内のクロック
ツリー合成法によりクロック配線を行うマクロ内クロッ
ク配線ステップとを有することを特徴とするクロック配
線の設計方法。 - 【請求項６】 前記機能ブロックが、前記クロック出力
用のクロック出力端子を備えた出力ブロックを有するク
ロックネットと、前記クロック入力用の前記第１及び第
２のクロック端子の各々を備える前記第１及び第２のマ
クロと第３のクロック端子を備えるマクロ内の配置配線
済みの既配置の第３のマクロと、、前記トップレベル配
線である前記出力ブロックから前記第１，第２及び第３
のマクロの各々へのクロック配線とを備えることを特徴
とする請求項５記載のクロック配線の設計方法。 - 【請求項７】 前記クロック配線が、前記クロック出力
端子と前記第１及び第２のクロック端子との間に挿入し
た前記第１及び第２のクロック端子の各々に付加した第
１及び第２のバッファ駆動用の第３のバッファを備える
ことを特徴とする請求項４又は６記載のクロック配線の
設計方法。 - 【請求項８】 前記機能ブロックが、前記クロック出力
用のクロック出力端子を備えた出力ブロックを有するク
ロックネットと、前記クロック入力用の前記第１及び第
２のクロック端子の各々を備える前記第１及び第２のマ
クロと、前記トップレベル配線である前記出力ブロック
から前記第１及び第２のマクロの各々へのクロック配線
と、予め定めた動作条件の設定に応じて制御信号を出力
する制御回路とを有し、前記クロック配線が、前記第１
及び第２のマクロのいずれか一方又は両方の入力側に前
記制御信号の供給に応じて前記クロックの通過を停止さ
せる論理回路を備えることを特徴とする請求項１又は６
記載のクロック配線の設計方法。
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