JP2006012008A - タイミングモデル、及びそれを用いたlsi設計方法 - Google Patents
タイミングモデル、及びそれを用いたlsi設計方法 Download PDFInfo
- Publication number
- JP2006012008A JP2006012008A JP2004190990A JP2004190990A JP2006012008A JP 2006012008 A JP2006012008 A JP 2006012008A JP 2004190990 A JP2004190990 A JP 2004190990A JP 2004190990 A JP2004190990 A JP 2004190990A JP 2006012008 A JP2006012008 A JP 2006012008A
- Authority
- JP
- Japan
- Prior art keywords
- delay time
- timing
- clock
- mode
- functional block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
- G06F30/3312—Timing analysis
Abstract
【解決手段】 複数のフリップフロップを含む機能ブロックを用いたLSI設計方法であって、第1モードと第2モードで使用可能なタイミングモデルを準備するステップと、機能ブロックを1又は複数含む機能要素の機能設計を行うステップと、機能設計で定められた機能要素に対し、機能ブロックのタイミングモデルを第1モードで用いて論理合成するステップと、論理合成された機能要素に対し、タイミングモデルを第1モードで用いて第1タイミング解析を行うステップと、論理合成と第1タイミング解析の結果に基づきレイアウトを行うステップと、レイアウト後にタイミングモデルを第2モードで用いて第2タイミング解析を行うステップと、を含むことを特徴とするLSI設計方法。
【選択図】 図5
Description
IPを利用するLSIの設計方法、特にレイアウト設計方法が、例えば、特許文献1に記載されている。
現状においては、理想クロック条件と伝搬クロック条件を同時に満たすタイミングモデルは存在せず、設計ステップに応じて二種類のタイミングモデルを準備する必要があり、設計環境が煩雑になりやすく、また、設計効率の低下を招く恐れがある。
本発明によれば、タイミングモデルを2つのモードで使用することができるので、例えば、第1モードをクロック遅延時間を含まない理想クロック条件とし、第2モードをクロック遅延時間を含む伝搬クロック条件とすれば、一つのタイミングモデルを理想クロック条件と伝搬クロック条件とで使い分けることができる。これにより、論理合成及びプリレイアウトタイミング検証と、ポストレイアウトタイミング検証とで二種類のタイミングモデルを準備する必要がなくなり、設計環境及び設計効率が向上する。
〔IP構成〕
図1は、本発明の第1実施形態に係る機能ブロック(IP)100の概略構成図である。IP100は、外部接点として、データ入力端子(IN)101と、クロック入力端子(CLK)102と、データ出力端子(OUT)103とを備えている。内部には、クロックを基準として動作するフリップフロップ(F/F)104及び105と、クロックを必要としない組み合わせ回路106〜108とを備えている。クロック遅延の差異(クロックスキュー:CLOCK SKEW)を調整するため、IN101とF/F104の間にはバッファ109が、IN101とF/F105の間にはバッファ110が配置されている。
〔タイミングモデル〕
IP100のタイミングモデルには、CLK102から入力されるクロックを基準とするINセットアップ時間T201と、INホールド時間T202と、OUT遅延時間T203とからなるタイミング情報が盛り込まれる。以下、T201、T202及びT203の具体的な算出式を示す。
INセットアップ時間(T201)=F/F104セットアップ時間(T204)+組み合わせ回路106遅延時間(T205)−F/F104クロック遅延時間(T206)
・・・(1)
INホールド時間(T202)=F/F104ホールド時間(T207)−組み合わせ回路106遅延時間(T205)+F/F104クロック遅延時間(T206)
・・・(2)
OUT遅延時間(T203)=F/F105遅延時間(T208)+組み合わせ回路108遅延時間(T209)+F/F105クロック遅延時間(T210)
・・・(3)
ここで、図1及び式(1)を見ると、IP100のINセットアップ時間(T201)は、IPのデータ入力初段に相当するF/F104と、IN101とF/F104の間に位置する組み合わせ回路106と、に係る時間のみで決定されることがわかる。IP100のINホールド時間(T202)も同様に、F/F104と、組み合わせ回路106とに係る時間のみで決定される。また、IP100のOUT遅延時間(T203)は、IPのデータ出力前段に相当するF/F105と、F/F105とOUT103の間に位置する組み合わせ回路108と、に係る時間のみで決定されることがわかる。図1に示すIP例に限らず、一般にIPのタイミングモデルにおいては、そのタイミング情報の算出に必要とされるのは入力初段及び出力前段のF/F回路とそれに隣接する組み合わせ回路のみで、内部の回路構成はタイミング情報には関与しない。
第1実施形態では、上述したクロック遅延情報として、タイミング情報算出に係る全フリップフロップの平均遅延時間を用いる。すなわち、F/F104クロック遅延時間(T206)とF/F105クロック遅延時間(T210)の平均遅延時間をIP内部クロック遅延時間(T307)として独立定義する。これにより、理想クロック条件と伝搬クロック条件でタイミングモデルの共通化を図ることができる。具体的には、クロック遅延情報を使用しない理想クロック条件下のタイミングモデルを式(4)〜(6)として、これを第1モードと定義する。また、クロック遅延情報を使用する伝搬クロック条件下のタイミングモデルを式(7)〜(9)として、これを第2モードと定義する。タイミングモデル自体は共通であるが、クロック遅延時間を含むか否かでモードが異なるものである。理想クロック条件と伝搬クロック条件とのモード切り替えは、ツール上でクロック遅延時間を独立定義のオプション設定とすれば簡便に行えるようになる。
* 理想クロック条件(第1モード)
理想クロックINセットアップ時間(T301)=F/F104セットアップ時間(T204)+組み合わせ回路106遅延時間(T205)
・・・(4)
理想クロックINホールド時間(T302)=F/F104ホールド時間(T207)−組み合わせ回路106遅延時間(T205)
・・・(5)
理想クロックOUT遅延時間(T303)=F/F105遅延時間(T208)+組み合わせ回路108遅延時間(T209)
・・・(6)
* 伝搬クロック条件(第2モード)
伝搬クロックINセットアップ時間(T304)=理想クロックINセットアップ時間(T301)−IP内部クロック遅延時間(T307)
・・・(7)
伝搬クロックINホールド時間(T305)=理想クロックINホールド時間(T302)+IP内部クロック遅延時間(T307)
・・・(8)
伝搬クロックOUT遅延時間(T306)=理想クロックOUT遅延時間(T303)+IP内部クロック遅延時間(T307)
・・・(9)
図2は、第1実施形態に係るタイミングモデルの概略図である。IP内部クロック遅延時間(T307)を独立パラメータとして設定している。
〔設計方法〕
IPとそのタイミングモデルを用いたLSI設計の概要を、図5を参照して説明する。
次に、RTL設計された機能要素に対し、理想クロック条件に設定された第1モードのタイミングモデル(式(4)〜(6))と、別途規定されるタイミング制約とを用いて論理合成を行う(S2)。これにより、部品情報や配線接続情報などを含んだレイアウト前ネットリストが生成される(S3)。
最後に、ポストレイアウトタイミング解析(S7)を実施する。プリレイアウトタイミング解析同様、スタティックなタイミング検証である。ただし、ここでは伝搬クロック(式(7)〜(9))に設定された第2モードのタイミングモデルを使用する。また、レイアウトが完了しているため、解析に必要な配線遅延情報は実配線遅延情報を使用する。この配線遅延情報はSDF(Standard Delay Format)と呼ばれる標準フォーマットで得られる。ポストレイアウトタイミング解析がパスして設計が終了する。
〔作用効果〕
第1実施形態に係るLSI設計法によれば、タイミングモデル内のクロック遅延時間(T307)を独立要素として定義し、ツール上のオプション設定で理想クロック条件の第1モードと伝搬クロック条件の第2モードの切り替えを簡便にできるようにすることで、論理合成及びプリレイアウトタイミング検証と、ポストレイアウトタイミング検証とで二種類のタイミングモデルを準備する必要がなくなる。その結果、設計環境及び設計効率が向上する。
(2)第2実施形態
〔IP構成〕
第2実施形態のIP構成は、第1実施形態と同じである。
〔タイミングモデル〕
第2実施形態では、IP内部のクロック遅延情報として、タイミング情報算出に係る全フリップフロップの最小遅延時間と最大遅延時間を用い、IP外部に対して一番厳しいタイミング制約となるクロック遅延条件を設定するものである。本実施例では、タイミング情報算出に係る全フリップフロップはF/F104とF/F105の2つしか存在しないので、この内どちらか一方のクロック遅延時間が最小クロック遅延時間、もう一方が最大クロック遅延時間に相当することになる。最小遅延、最大遅延は、物理的なレイアウトやクロックパスに存在するバッファの数などによって決まる。今、最小クロック遅延時間を(T404)、最大クロック遅延時間を(T405)として独立定義する。これにより、理想クロック条件と伝搬クロック条件でタイミングモデルの共通化を図ることができる。具体的には、クロック遅延情報を使用する伝搬クロック条件下のタイミングモデルを式(10)〜(12)として、これを第2モードと定義する。理想クロック条件と伝搬クロック条件とのモード切り替えは、ツール上でクロック遅延時間を独立定義のオプション設定とすれば簡便に行えるようになる。
* 理想クロック条件(第1モード)
第1実施例の式(4)〜(6)に同じである。
* 伝搬クロック条件(第2モード)
伝搬クロックINセットアップ時間(T401)=理想クロックINセットアップ時間(T301)−IP内部最小クロック遅延時間(T404)
・・・(10)
伝搬クロックINホールド時間(T402)=理想クロックINホールド時間(T302)+IP内部最大クロック遅延時間(T405)
・・・(11)
伝搬クロックOUT遅延時間(T403)=理想クロックOUT遅延時間(T303)+IP内部最大クロック遅延時間(T405)
・・・(12)
ここで、外部回路に対して一番厳しいタイミング制約となるのは、伝搬クロックINセットアップ時間(T401)、伝搬クロックINホールド時間(T402)、伝搬クロックOUT遅延時間(T403)のそれぞれが最大値を示すときである。式(10)によれば、伝搬クロックINセットアップ時間(T401)の算出にあたり、クロック遅延時間は(−)で定義されている。従って、クロック遅延時間を最小にすれば一番厳しい条件となる。つまり、ここではIP内部最小クロック遅延時間(T404)を定義することになる。一方、式(11)及び式(12)によれば、伝搬クロックINホールド時間(T402)と伝搬クロックOUT遅延時間(T403)の算出にあたり、クロック遅延時間は(+)で定義されている。従って、クロック遅延時間を最大にすれば一番厳しい条件となる。つまり、ここでは共にIP内部最大クロック遅延時間(T405)を定義することになる。
〔設計方法〕
第1実施例と同じ手法である。
〔作用効果〕
第2実施形態に係るLSI設計法によれば、タイミングモデル内の最小クロック遅延時(T404)間及び最大クロック遅延時間(T405)を独立要素として定義し、ツール上のオプション設定で理想クロック条件の第1モードと伝搬クロック条件の第2モードの切り替えを簡便にできるようにすることで、論理合成及びプリレイアウトタイミング検証と、ポストレイアウトタイミング検証とで二種類のタイミングモデルを準備する必要がなくなる。その結果、設計環境及び設計効率が向上する。
(3)第3実施形態
〔IP構成〕
第3実施形態のIP構成は、第1実施形態と同じである。
〔タイミングモデル〕
第3実施形態では、IP内部のクロック遅延情報として、タイミング情報算出に係るフリップフロップの個々の遅延時間を用いる。すなわち、F/F104クロック遅延時間(T206)とF/F105クロック遅延時間(T210)とをそのまま個別情報として独立定義する。これにより、理想クロック条件と伝搬クロック条件でタイミングモデルの共通化を図ることができる。具体的には、クロック遅延情報を使用する伝搬クロック条件下のタイミングモデルを式(13)〜(15)として、これを第2モードと定義する。理想クロック条件と伝搬クロック条件とのモード切り替えは、ツール上でクロック遅延時間を独立定義のオプション設定とすれば簡便に行えるようになる。
* 理想クロック条件(第1モード)
第1実施例の式(4)〜(6)に同じである。
* 伝搬クロック条件(第2モード)
伝搬クロックINセットアップ時間(T501)=理想クロックINセットアップ時間(T301)−F/F104クロック遅延時間(T206)
・・・(13)
伝搬クロックINホールド時間(T502)=理想クロックINホールド時間(T302)+F/F104クロック遅延時間(T206)
・・・(14)
伝搬クロックOUT遅延時間(T503)=理想クロックOUT遅延時間(T303)+F/F105クロック遅延時間(T210)
・・・(15)
図4は、第3実施形態に係るタイミングモデルの概略図である。F/F104クロック遅延時間(T206)及びF/F105クロック遅延時間(T210)を独立パラメータとして設定している。
〔設計方法〕
第1実施例と同じ手法である。
〔作用効果〕
第3実施形態に係るLSI設計法によれば、タイミングモデル内のフリップフロップの個々の遅延時間(T206及び210)を独立要素として定義し、ツール上のオプション設定で理想クロック条件の第1モードと伝搬クロック条件の第2モード切り替えを簡便にできるようにすることで、論理合成及びプリレイアウトタイミング検証と、ポストレイアウトタイミング検証とで二種類のタイミングモデルを準備する必要がなくなる。その結果、設計環境及び設計効率が向上する。
101 データ入力端子(IN)
102 クロック入力端子(CLK)
103 データ出力端子(OUT)
104、105 フリップフロップ(F/F)
106〜108 組み合わせ回路
109、110 バッファ
Claims (9)
- 複数のフリップフロップを含む機能ブロックを用いたLSI設計方法であって、
第1モードと第2モードで使用可能なタイミングモデルを準備するステップと、
前記機能ブロックを1又は複数含む機能要素の機能設計を行うステップと、
前記機能設計で定められた前記機能要素に対し、前記機能ブロックの前記タイミングモデルを前記第1モードで用いて論理合成するステップと、
前記論理合成された前記機能要素に対し、前記タイミングモデルを前記第1モードで用いて第1タイミング解析を行うステップと、
前記論理合成と前記第1タイミング解析の結果に基づきレイアウトを行うステップと、
前記レイアウト後に前記タイミングモデルを前記第2モードで用いて第2タイミング解析を行うステップと、
を含むことを特徴とするLSI設計方法。 - 前記タイミングモデルは、独立に定義されるクロック遅延時間を含み、前記第1モードは、前記クロック遅延時間を使用しないモードであり、前記第2モードは、前記クロック遅延時間を使用するモードであることを特徴とする、請求項1に記載のLSI設計方法。
- 前記クロック遅延時間情報は、前記機能ブロックのタイミング情報算出に係る全フリップフロップの平均遅延時間で定義されることを特徴とする、請求項2に記載のLSI設計方法。
- 前記クロック遅延時間情報は、前記機能ブロックのタイミング情報算出に係る全フリップフロップの最小遅延時間と最大遅延時間とで定義されることを特徴とする、請求項2に記載のLSI設計方法。
- 前記クロック遅延時間情報は、前記機能ブロックのタイミング情報算出に係るフリップフロップ個々の遅延時間で定義されることを特徴とする、請求項2に記載のLSI設計方法。
- 機能ブロックに対するタイミングモデルを用いてLSI設計するためのプログラムであって、
前記機能ブロック内部の入力セットアップ時間を設定する第1設定手段と、
前記機能ブロック内部の入力ホールド時間を設定する第2設定手段と、
前記機能ブロック内部の出力遅延時間を設定する第3設定手段と、
前記第1、第2、第3設定手段とは独立に前記機能ブロック内部のクロック遅延時間を設定する第4設定手段と、
してコンピュータを機能させるためのLSI設計用プログラム。 - 前記クロック遅延時間は、前記機能ブロックのタイミング情報算出に係る全フリップフロップの平均遅延時間で定義されることを特徴とする、請求項6に記載のLSI設計用プログラム。
- 前記クロック遅延時間は、前記機能ブロックのタイミング情報算出に係る全フリップフロップの最小遅延時間と最大遅延時間とで定義されることを特徴とする、請求項6に記載のLSI設計用プログラム。
- 前記クロック遅延時間は、前記機能ブロックのタイミング情報算出に係るフリップフロップ個々の遅延時間で定義されることを特徴とする、請求項6に記載のLSI設計用プログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004190990A JP2006012008A (ja) | 2004-06-29 | 2004-06-29 | タイミングモデル、及びそれを用いたlsi設計方法 |
US10/993,490 US7284217B2 (en) | 2004-06-29 | 2004-11-22 | Method of LSI designing and a computer program for designing LSIS |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004190990A JP2006012008A (ja) | 2004-06-29 | 2004-06-29 | タイミングモデル、及びそれを用いたlsi設計方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006012008A true JP2006012008A (ja) | 2006-01-12 |
Family
ID=35507573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004190990A Pending JP2006012008A (ja) | 2004-06-29 | 2004-06-29 | タイミングモデル、及びそれを用いたlsi設計方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7284217B2 (ja) |
JP (1) | JP2006012008A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009037278A (ja) * | 2007-07-31 | 2009-02-19 | Nec Corp | 動作タイミング検証装置、方法、及び、プログラム |
JP2011243220A (ja) * | 2011-07-22 | 2011-12-01 | Nec Corp | 電子回路設計システムとプリント基板の設計装置 |
WO2018198783A1 (ja) | 2017-04-27 | 2018-11-01 | 日立オートモティブシステムズ株式会社 | 車両制御システム検証手法および検証装置および制御装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5452239A (en) * | 1993-01-29 | 1995-09-19 | Quickturn Design Systems, Inc. | Method of removing gated clocks from the clock nets of a netlist for timing sensitive implementation of the netlist in a hardware emulation system |
US5956257A (en) * | 1993-03-31 | 1999-09-21 | Vlsi Technology, Inc. | Automated optimization of hierarchical netlists |
JP3469046B2 (ja) * | 1997-07-08 | 2003-11-25 | 株式会社東芝 | 機能ブロック、および半導体集積回路装置 |
JP3420195B2 (ja) | 2000-09-26 | 2003-06-23 | エヌイーシーマイクロシステム株式会社 | クロック配線の設計方法 |
-
2004
- 2004-06-29 JP JP2004190990A patent/JP2006012008A/ja active Pending
- 2004-11-22 US US10/993,490 patent/US7284217B2/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009037278A (ja) * | 2007-07-31 | 2009-02-19 | Nec Corp | 動作タイミング検証装置、方法、及び、プログラム |
JP2011243220A (ja) * | 2011-07-22 | 2011-12-01 | Nec Corp | 電子回路設計システムとプリント基板の設計装置 |
WO2018198783A1 (ja) | 2017-04-27 | 2018-11-01 | 日立オートモティブシステムズ株式会社 | 車両制御システム検証手法および検証装置および制御装置 |
US11372442B2 (en) | 2017-04-27 | 2022-06-28 | Hitachi Astemo, Ltd. | Vehicle control system validation technique and validation device, and control device |
Also Published As
Publication number | Publication date |
---|---|
US20050289492A1 (en) | 2005-12-29 |
US7284217B2 (en) | 2007-10-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4634269B2 (ja) | クロストークを考慮したタイミング分析のためのシステム、方法及び論理装置 | |
US20100083205A1 (en) | Timing analyzing system for clock delay | |
JP3005538B1 (ja) | 機能ブロックのモデル作成によるlsi設計システム及びそのlsi設計方法 | |
JP2005141624A (ja) | 検証装置、検証方法およびプログラム | |
JP2006309643A (ja) | 遅延計算装置 | |
US20060190870A1 (en) | Latch modeling technique for formal verification | |
JP5444985B2 (ja) | 情報処理装置 | |
US9449127B1 (en) | System for verifying timing constraints of IC design | |
JP5056511B2 (ja) | 検証支援プログラム、該プログラムを記録した記録媒体、検証支援装置、および検証支援方法 | |
JP2008123056A (ja) | 論理回路のタイミング制約生成システムおよび論理回路のタイミング制約生成方法、制御プログラム、可読記録媒体 | |
US20080300806A1 (en) | Power consumption calculating method | |
US20050251776A1 (en) | Integrated circuit design system | |
JP2006012008A (ja) | タイミングモデル、及びそれを用いたlsi設計方法 | |
US7945882B2 (en) | Asynchronous circuit logical verification method, logical verification apparatus, and computer readable storage medium | |
JP4881769B2 (ja) | 半導体集積回路設計支援装置、半導体集積回路設計支援方法、半導体集積回路設計支援プログラム | |
US8689161B2 (en) | Methods for designing integrated circuits employing pre-determined timing-realizable clock-insertion delays and integrated circuit design tools | |
JP4886559B2 (ja) | 半導体設計支援装置、半導体設計支援方法および半導体設計支援プログラム | |
JP2007329586A (ja) | 半導体集積回路装置並びにその設計装置及び設計方法 | |
JP2008152329A (ja) | 回路解析方法、及び回路解析プログラム、回路シミュレーション装置 | |
JP2006201825A (ja) | 集積回路の遅延解析方法及び遅延解析プログラム | |
JP2005316595A (ja) | 回路記述間の等価性検証方法および回路記述間の等価性検証プログラム | |
JP5531479B2 (ja) | 回路設計方法、及び回路設計プログラム | |
Redford et al. | DFM: don't care or competitive weapon? | |
Jiang et al. | A Novel Characterization Method of Click Element Based on Cutting Feedback Loops in Standard Cell Library Design | |
JP2001243262A (ja) | 半導体集積回路のレイアウト変更方法及びレイアウト変更支援装置及びレイアウト変更支援プログラムが記録された記録媒体 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060804 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20070125 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070216 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081126 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090126 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090203 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090204 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090402 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090428 |