JP2001243262A - 半導体集積回路のレイアウト変更方法及びレイアウト変更支援装置及びレイアウト変更支援プログラムが記録された記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】一旦レイアウト設計が終了された半導体集積回
路に回路変更の必要が生じた場合であれ、回路性能を確
保しつつ効率のよいレイアウト変更を可能とする半導体
集積回路のレイアウト変更方法及びレイアウト変更支援
装置を提供する。 【解決手段】論理合成／物理設計部３０は、設計仕様格
納部１０に格納されている回路情報に従い、ライブラリ
２０に格納されている各種機能セル情報を用いてゲート
レベルの回路を生成する。変更ルール設定部５０には、
その回路情報に変更が生じた場合、回路を構成する各機
能セルについて、クロックに同期して動作するセルのう
ちの変更のないセルについてはその配置を固定し、それ
以外のセルについては移動可能とする変更ルールが設定
されており、論理合成／物理設計部３０もこの変更ルー
ルのもとに、変更された回路のネットリストを生成し、
それら各セルの自動配置を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路のレ
イアウト変更方法、及び同レイアウト変更を支援するレ
イアウト変更支援装置、及びレイアウト変更支援プログ
ラムが記録されたコンピュータで読み取り可能な記録媒
体に関する。

【０００２】

【従来の技術】デジタル集積回路に分類されるＬＳＩの
うち、メモリデバイスを除くあらゆる集積回路の総称で
ある論理ＬＳＩの設計フローでは、仕様設計→機能設計
→論理設計→回路設計→レイアウト設計の順序で各設計
工程が行われる。

【０００３】仕様設計では、論理ＬＳＩの具体的な用
途、価格、目標性能、内蔵機能、従来品種との互換性と
いった要素について実現可能性を吟味し、要素間の整合
性を考慮しつつ外部仕様としてまとめる。

【０００４】機能設計では、まず、データの流れと制御
の考え方を主要ハードウェアと共に表現した機能ブロッ
ク図を作成し、次に、機能ブロック図に基づいてハード
ウェア記述言語を用いて全機能を詳細に記述した詳細機
能記述を作成し、続いて、詳細機能記述を機能シミュレ
ータにかけて機能検証を行う。

【０００５】論理設計では、機能ブロック図及び詳細機
能記述を具体的なハードウェアに変換してロジック図を
作成する。回路設計では、ロジック図に表現された論理
をレイアウト設計が可能なレベルまで具体化する回路設
計を行って回路図を作成する。

【０００６】レイアウト設計では、回路図に基づいてレ
イアウト図を作成する。そして、レイアウト図に基づい
て、回路図を構成する各素子間を接続する半導体基板上
に具体化するためのマスクを作成する。

【０００７】また近年は、所望の論理機能を有する標準
セルを準備しておき、これら標準セルを組み合わせるこ
とで、ユーザの希望する半導体集積回路を実現するスタ
ンダードセル方式も実用化されており、論理ＬＳＩの設
計にかかる上記一連の工程の一部を自動化する各種支援
装置（ＣＡＤ（Computer Aided Design）ツール）の
開発などと相まって、設計時間の短縮化が図られてきて
いる。

【０００８】ちなみにこのスタンダードセル方式では、
標準セルを用いるという制約のもとで、論理設計及び回
路設計とともにレイアウト設計が行われ、その設計さ
れ、レイアウトされた回路についてのタイミング検証が
行われる。

【０００９】

【発明が解決しようとする課題】上述のように、スタン
ダードセル方式を採用した設計手法によれば、論理ＬＳ
Ｉを短期間に設計することができるようになる。ただ
し、同論理ＬＳＩの設計終了後に回路変更の必要が生じ
た場合には、上記レイアウト図の変更も余儀なくされ
る。そしてこのレイアウト図の変更に付随して、以下の
ような問題が新たに生じることともなる。

【００１０】図４（ａ）は、スタンダードセルを用いた
論理ＬＳＩのレイアウト設計が終了した時点のレイアウ
ト図の一例を示す。なお、同図４（ａ）に示す各セルに
おいて、斜線で表記するセルは、クロックに同期して動
作するセルであり、それ以外のセルは、クロックとの直
接的な同期関係にないセルである。

【００１１】さて今、回路変更に付随して、図４（ａ）
に示すセルｄを新たに加える必要が生じ、かかるレイア
ウト変更をＣＡＤツールを用いて行うものと想定する。
このＣＡＤツールにかかるレイアウト変更は、概ね以下
に示す手順にて行われる。

【００１２】（１）全セルを移動可能とする。 （２）回路変更によりセルの追加、変更、削除を行う。 （３）未配線部分（回路変更部分）及び変更のないクロ
ックの未配線部分（配線の接続がきれた部分）の配線を
行う。

【００１３】このレイアウト変更後のパターン図の一例
を図４（ｂ）に示す。同図４（ｂ）に示されるように、
この新たなパターンでは、追加セルｄを挿入すべく、既
存のセルａ、セルｂ、セルｃの配置が変更されたため、
セルｂとセルｅとの間のクロック配線が引き直されるよ
うになる。そして、こうしてクロック配線の引き直しが
行われる場合には、クロック伝播時間の変化を招きかね
ず、ひいてはそれら機能セルの動作タイミングにもずれ
の発生を招きかねない。勿論、こうして動作タイミング
にずれが生じる場合には、クロック設計をやり直す必要
が生じ、設計時間も自ずと長期化してしまう。

【００１４】なお、スタンダードセル方式でのレイアウ
ト変更に限られず、マスタースライス方式のゲートアレ
イなど、任意の半導体集積回路であっても、そのレイア
ウト変更に伴うこうした実情は概ね共通したものとなっ
ている。

【００１５】本発明は上記実情に鑑みてなされたもので
あり、その目的は、一旦レイアウト設計が終了された半
導体集積回路に回路変更の必要が生じた場合であれ、回
路性能を確保しつつ効率のよいレイアウト変更を可能と
する半導体集積回路のレイアウト変更方法及びレイアウ
ト変更支援装置を提供することにある。

【００１６】また、本発明の目的は、上記レイアウト変
更を支援するレイアウト変更支援プログラムがコンピュ
ータで読み取り可能に記録された記録媒体を提供するこ
とにある。

【００１７】

【課題を解決するための手段】以下、上記目的を達成す
るための手段及びその作用効果について記載する。請求
項１に記載の発明は、レイアウト設計が終了された半導
体集積回路の回路変更に伴う再レイアウトを行う方法で
あって、半導体集積回路を構成する各機能セルについ
て、クロックに同期して動作するセルのうちの変更の必
要のないセルついてはその配置を固定し、それ以外のセ
ルを移動可能としてレイアウト変更を行うことをその要
旨とする。

【００１８】上記方法によれば、クロックに同期して動
作するセルのうちの変更の必要のないセルを固定してレ
イアウト変更を行うことで、レイアウト変更によってク
ロックのタイミングが変更されてしまうという上述した
問題を回避することができるようになる。

【００１９】請求項２記載の発明は、請求項１記載の発
明において、レイアウト設計が終了された半導体集積回
路の回路変更に伴う再レイアウトを行う方法であって、
半導体集積回路を構成する各機能セルについて、回路変
更がなく且つ再レイアウトによってタイミング違反の起
こる回路のセルついてはその配置を固定し、それ以外の
セルを移動可能としてレイアウト変更を行うことをその
要旨とする。

【００２０】回路変更時の再レイアウトの際に生じる問
題は、クロックに同期して動作するセルの配線の引き直
しに伴うタイミングのずれに限られない。例えば、２つ
のフリップフロップ間に接続される組み合せ論理回路の
レイアウト変更によって、新たにタイミング違反、すな
わち動作タイミングにずれが生じる場合がある。

【００２１】この点、上記方法によれば、回路変更がな
く且つ再レイアウトによってタイミング違反の起こる回
路のセルを固定することで、再レイアウトに伴い新たに
クロック遅延や、データ遅延を生じることに起因する設
計のやり直しを回避することができるようになる。

【００２２】請求項３記載の発明は、請求項１又は２記
載の発明において、前記配置を固定するセルについて
は、そのセルに接続されている配線についても併せて固
定とすることをその要旨とする。

【００２３】上記方法によれば、配置を固定するセル
と、そのセルに接続されている配線とを固定すること
で、再レイアウトをより効率よく行うことができるよう
になる。請求項４記載の発明は、レイアウト設計が終了
された半導体集積回路の回路変更に伴う再レイアウトを
支援する半導体集積回路のレイアウト変更支援装置であ
って、前記半導体集積回路を構成する各機能セルについ
て、クロックに同期して動作するセルのうちの変更の必
要のないセルについてはその配置を固定し、それ以外の
セルについては移動可能とする変更ルールが設定された
変更ルール設定部を備え、この設定された変更ルールに
基づいて前記半導体集積回路を構成する各機能セルを変
更された回路に対応して自動再配置することをその要旨
とする。

【００２４】上記構成によれば、変更ルール設定部を設
けることで、請求項１記載の発明のレイアウト変更方法
を好適に支援することができるようになる。請求項５記
載の発明は、レイアウト設計が終了された半導体集積回
路の回路変更に伴う再レイアウトを支援する半導体集積
回路のレイアウト変更支援装置であって、前記半導体集
積回路を構成する各機能セルについて、回路変更がなく
且つ再レイアウトによってタイミング違反の起こる回路
のセルについてはその配置を固定し、それ以外のセルに
ついては移動可能とする変更ルールが設定された変更ル
ール設定部を備え、この設定された変更ルールに基づい
て前記半導体集積回路を構成する各機能セルを変更され
た回路に対応して自動再配置することをその要旨とす
る。

【００２５】上記構成によれば、変更ルール設定部を設
けることで、請求項２記載の発明のレイアウト変更方法
を好適に支援することができるようになる。請求項６記
載の発明は、設計された半導体集積回路の機能及び構造
に関する情報が格納される設計仕様格納部と、各種基本
機能セル情報及びその面積情報、並びにそれら機能セル
の性能情報が予め格納されたライブラリと、前記設計仕
様格納部に格納されている回路情報と前記ライブラリに
格納されている各情報とに基づいてゲートレベルの回路
を生成するとともに、該生成した回路に対応して前記機
能セルの自動配置、並びにそれら配置した機能セル間の
配線を行う論理合成／物理設計部と、この論理合成／物
理設計部で生成された回路のネットリストに基づいて同
回路のタイミング検証を行うタイミング検証部と、前記
論理合成／物理設計部による前記機能セルの自動配置に
際し、それら機能セルについて、クロックに同期して動
作するセルのうちの変更の必要のないセルについてはそ
の配置を固定し、それ以外のセルについては移動可能と
する変更ルールが設定された変更ルール設定部とを備
え、前記論理合成／物理設計部は、前記設計仕様格納部
に格納されている第１の回路情報から第２の格納情報へ
の変更に際し、該第２の回路情報に対応したゲートレベ
ルの回路を生成し、前記変更ルール設定部に設定された
変更ルールに基づいてその各機能セルの自動配置を実行
することをその要旨とする。

【００２６】請求項７記載の発明は、設計された半導体
集積回路の機能及び構造に関する情報が格納される設計
仕様格納部と、各種基本機能セル情報及びその面積情
報、並びにそれら機能セルの性能情報が予め格納された
ライブラリと、前記設計仕様格納部に格納されている回
路情報と前記ライブラリに格納されている各情報とに基
づいてゲートレベルの回路を生成するとともに、該生成
した回路に対応して前記機能セルの自動配置、並びにそ
れら配置した機能セル間の配線を行う論理合成／物理設
計部と、この論理合成／物理設計部で生成された回路の
ネットリストに基づいて同回路のタイミング検証を行う
タイミング検証部と、前記論理合成／物理設計部による
前記機能セルの自動配置に際し、それら機能セルについ
て、回路変更がなく且つ再レイアウトによってタイミン
グ違反の起こる回路のセルについてはその配置を固定
し、それ以外のセルについては移動可能とする変更ルー
ルが設定された変更ルール設定部とを備え、前記論理合
成／物理設計部は、前記設計仕様格納部に格納されてい
る第１の回路情報から第２の格納情報への変更に際し、
該第２の回路情報に対応したゲートレベルの回路を生成
し、前記変更ルール設定部に設定された変更ルールに基
づいてその各機能セルの自動配置を実行することをその
要旨とする。

【００２７】上記各構成によっても、それぞれ上記各機
能を有する変更ルール設定部を設けることで、請求項１
あるいは２記載の発明のレイアウト変更方法を好適に支
援することができるようになる。

【００２８】請求項８記載の発明は、レイアウト設計が
終了された半導体集積回路の回路変更に伴う再レイアウ
トに際し、前記半導体集積回路を構成する各機能セルに
ついて、クロックに同期して動作するセルのうちの変更
の必要のないセルについてはその配置を固定し、それ以
外のセルについては移動可能とする変更ルールのもとに
前記再レイアウトを支援するレイアウト変更支援プログ
ラムが記録された記録媒体ことをその要旨とする。

【００２９】請求項９記載の発明は、レイアウト設計が
終了された半導体集積回路の回路変更に伴う再レイアウ
トに際し、前記半導体集積回路を構成する各機能セルに
ついて、回路変更がなく且つ再レイアウトによってタイ
ミング違反が起こる回路のセルについてはその配置を固
定し、それ以外のセルについては移動可能とする変更ル
ールのもとに前記再レイアウトを支援するレイアウト変
更支援プログラムが記録された記録媒体であることをそ
の要旨とする。

【００３０】上記各記録媒体によれば、半導体集積回路
のレイアウト変更方法を支援する機能は、コンピュータ
システムで実行されるプログラムとして備えることがで
きる。このような記録媒体としては、例えば、ＲＯＭや
ＲＡＭなどの半導体メモリ、ハードディスク、フロッピ
ーディスク、データカード（ＩＣカード、磁気カードな
ど）、光ディスク（ＣＤ−ＲＯＭ、ＤＶＤなど）、光磁
気ディスク（ＭＯ，ＭＤなど）、相変化ディスク、磁気
テープなどを用いることができる。

【００３１】

【発明の実施の形態】以下、本発明にかかる半導体集積
回路のレイアウト変更支援装置を具体化した一実施形態
について図１〜図３に従って説明する。

【００３２】図１は、本実施形態にかかるレイアウト変
更支援装置の構成を示すブロック図である。なお、この
支援装置は前述したスタンダードセル方式の設計、並び
に設計変更を支援する装置として構成されている。

【００３３】はじめに、同支援装置を構成する各部の機
能について説明する。まず、設計仕様格納部１０は、例
えばハードウェア記述言語（ＨＤＬ）で記述された半導
体集積回路の機能及び構造に関する情報が格納される部
分であり、ハードディスク装置等の記憶装置によって構
成されている。

【００３４】また、ライブラリ２０は、半導体集積回路
を構成すべき各種機能セル（論理演算子（論理積、論理
和、排他的論理和、排他的論理積、否定等）やフリップ
フロップ回路等又はそれらを用いて形成される回路）の
セル情報、並びにそれら機能セルの面積情報、遅延情
報、セットアップ及びホールドタイムに関する制約情報
等、それら機能セルの性能情報が格納される部分であ
り、これもハードディスク装置等の記憶装置によって構
成されている。

【００３５】また、論理合成／物理設計部３０は、ライ
ブラリ２０に登録された機能セルを用い、設計仕様格納
部１０に格納されている回路情報に基づいてゲートレベ
ルの回路を生成するとともに、この生成した回路に対応
し上記機能セルの自動配置、及びそれら配置された機能
セル間の配線を行う部分である。なお、これら自動配置
や配線等の物理的な合成にかかる機能は、外部の自動配
置・配線ツールから提供される構成としてもよい。ここ
で生成された回路のネットリストが次のタイミング検証
部４０に供給される。このネットリストは、階層構造を
保持しており、各機能セルから構成される機能ブロック
内のネットリストと機能ブロック間のネットリストとか
らなる。

【００３６】タイミング検証部４０は、上記ネットリス
トに表される全ての論理回路の構造（ネットリスト情
報）と各論理回路間の全ての接続情報（ファンアウト
数）とを解析して、当該回路各部のタイミング検証を行
う部分である。

【００３７】また、変更ルール設定部５０は、上記論理
合成／物理設計部３０による機能セルの自動配置に際
し、それら機能セルのうちのクロックに同期して動作す
るセルについてはその配置を固定とし、それ以外のセル
については移動可能とする変更ルールが設定された部分
である。この変更ルール設定部５０も、ハードディスク
装置、あるいはＲＯＭやＲＡＭ等の半導体メモリに同変
更ルールプログラムが記録された記憶装置が構成されて
いる。

【００３８】その他、入力部６０は、タッチペンやキー
ボード等の入力装置からなって、回路設計のための各種
情報や命令を入力する部分であり、フロア表示部７０
は、上記入力情報や設計、あるいは設計変更された回路
のレイアウト図等を可視表示する部分であり、制御部８
０は、このフロア表示部７０をはじめ、上述した設計仕
様格納部１０、ライブラリ２０、論理合成／物理設計部
３０、タイミング検証部４０、及び変更ルール設定部５
０の動作を統轄する部分である。

【００３９】次に、一旦製品として完成されるなど、レ
イアウト設計が終了された半導体集積回路を回路変更す
る際に、同回路変更に伴う再レイアウトがこのレイアウ
ト変更支援装置を通じてどのように行われているかにつ
いて、図２及び図３を併せ参照して具体的に説明する。

【００４０】まず、図３を参照して、本実施形態にかか
る支援装置の上記再レイアウトに際してのレイアウト変
更支援態様の概要について説明する。この図３におい
て、図３（ａ）は、回路変更前の半導体集積回路（スタ
ンダードセルチップ）のレイアウト図である。そしてい
ま、回路変更によって、例えば新たに機能セルｄを追加
する必要が生じた場合、本実施形態においては、まず、
クロックに同期して動作するセルのうちの変更の必要の
ないセル（斜線で記したセル）についてはこれを固定と
し、それ以外のセルを移動可能とする。その後、前記
（２）及び（３）として示した手順にて、この変更にか
かるレイアウト設計を行うようにすることで、図３
（ｂ）に示すように、機能セルｄの追加後においても、
上記クロックに同期して動作するセルは、そのクロック
配線とともに不用意な移動が避けられ、その後、タイミ
ング検証部４０を通じてタイミング検証が行われる場合
であっても、即座に適正である旨の検証が行われるよう
になる。すなわち、クロック設計をやり直す必要が生じ
ない。

【００４１】以下、上記変更ルール設定部５０に設定さ
れた変更ルールプログラム（レイアウト変更支援プログ
ラム）に従った、本実施形態の支援装置によるレイアウ
ト変更方法について、図２を用いて詳細に説明する。

【００４２】いま、図２のステップ１００に示されるよ
うに、設計仕様格納部１０に格納されている変更前の回
路情報に基づき論理合成／物理設計部３０を通じて回路
変更前のネットリストが生成され、更にそのネットリス
トに基づくレイアウト設計が完了されている状態で、次
のステップ１１０に示されるように、回路変更が実施さ
れたとする。

【００４３】このとき、論理合成／物理設計部３０で
は、上記変更ルール設定部５０に設定された変更ルール
に従い、ステップ１２０に示されるように、変更された
回路情報に基づいて新たなネットリストを生成するとと
もに、これら回路変更前後のネットリストを比較する。
そして、論理合成／物理設計部３０では、同じく変更ル
ール設定部５０に設定されている変更ルールに基づき、
ステップ１３０に示されるように、それらネットリスト
から変更のないクロックを検索し、更に、ステップ１４
０に示されるように、それら検索した変更のないクロッ
クに接続されるセル、すなわちクロックに同期して動作
するセルのうち変更の必要のないセルを検索する。な
お、このクロックに同期して動作するセルとしては、ク
ロックドライバ、クロックバッファ、フリップフロップ
等がある。

【００４４】その後、論理合成／物理設計部３０は、こ
れも変更ルール設定部５０に設定されている変更ルール
に基づき、ステップ１５０に示されるように、上記クロ
ックに同期して動作するセルのうちの変更の必要のない
セルの配置を固定とするとともに、それ以外のセルを移
動可能に設定する。そして、その後は、ステップ１６０
に示されるように、先の（２）として示した周知の手順
に基づき、回路変更に伴うセルの追加、置換、削除殿レ
イアウト変更（自動配置）が行われ、最後に、ステップ
１７０に示されるように、同じく先の（３）として示し
た周知の手順に基づき、未配線箇所の配線が行われる。

【００４５】同支援装置を通じて、このような一連の処
理が実行されることにより、図３（ａ）及び（ｂ）に例
示した態様をもって、好適な再レイアウトが行われるよ
うになる。そして、このようなかたちで変更されたレイ
アウトが、その後、タイミング検証部４０を通じてタイ
ミング検証される場合であれ、即座に適正である旨の検
証が行われるようになることは上述した通りである。

【００４６】以上説明したように、本実施形態によれ
ば、以下のような効果が得られるようになる。 （１）回路変更時の再レイアウト設計において、変更の
ないクロックに接続されているセル、すなわちクロック
に同期して動作するセルのうちの変更の必要のないセル
を固定してレイアウト変更を行うようにしたことで、そ
れらセルの不用意な移動が避けられ、クロック設計をや
り直す必要のない、極めて効率のよいレイアウト変更が
可能となる。

【００４７】（２）また、支援装置の構築に際しても、
従来の支援装置に対し基本的には変更ルール設定部５０
を追加するだけの簡素な構成で済み、その構築も容易で
ある。

【００４８】なお、上記実施形態は以下のように変更し
て実施してもよい。 ・上記実施形態においては、変更ルール設定部５０にお
いてレイアウト変更支援プログラムが記録される記録媒
体として、ハードディスク装置やＲＯＭ、ＲＡＭ等の半
導体メモリを想定したが、他に例えば、フロッピーディ
スク、データカード（ＩＣカード、磁気カード等）、光
ディスク（ＣＤ−ＲＯＭ、ＤＶＤ等）、光磁気ディスク
（ＭＯ、ＭＤ等）、相変化ディスク、磁気テープ、バッ
クアップＲＡＭなどの各種記録媒体を用いることもでき
る。

【００４９】・上記実施形態においては、クロックに同
期して動作するセルのうち変更のないセルを固定するよ
うに設定したが、回路変更に伴う再レイアウトの際、新
たに生ずる問題としては、クロック遅延に限られず、デ
ータ遅延等の問題もある。例えば、２つのフリップフロ
ップ間に接続される組み合せ論理回路にあっては、その
レイアウト変更によって、新たにデータ遅延等に起因す
るタイミング違反、すなわち動作タイミングのずれが生
じる場合などがある。そしてこの場合には、これら組合
せ論理回路を構成するセルも、回路変更に伴う再レイア
ウトに際しては固定しておくことが望ましい。すなわち
この場合、回路変更がなく且つ再レイアウトによってタ
イミング違反の起こる回路のセルについてもその配置を
固定とすることが望ましい。

【００５０】・上記実施形態においては、本発明にかか
るレイアウト変更方法及びレイアウト変更支援装置をス
タンダードセル方式の設計、並びに設計変更に適用した
が、必ずしもこれに限られない。例えば、マスタースラ
イス方式のゲートアレイ等、任意の半導体集積回路の設
計、並びに設計変更に適用することができる。要は、レ
イアウト変更を何らかの支援装置を用いて自動化する任
意の設計手法に対して本発明の適用は可能である。

【図面の簡単な説明】

【図１】本発明にかかるレイアウト変更支援装置につい
てその一実施形態を示すブロック図。

【図２】同実施形態の支援装置によるレイアウト変更手
順を示すフローチャート。

【図３】同実施形態の支援装置によるレイアウト変更態
様の一例を模式的に示す略図。

【図４】従来のレイアウト変更態様の一例を示す略図。

【符号の説明】

１０…設計仕様格納部、２０…ライブラリ、３０…論理
合成／物理設計部、４０…タイミング検証部、５０…変
更ルール設定部、６０…入力部、７０…フロア表示部、
８０…制御部。

Claims (9)

【特許請求の範囲】
1. 【請求項１】レイアウト設計が終了された半導体集積回
   路の回路変更に伴う再レイアウトを行う方法であって、 半導体集積回路を構成する各機能セルについて、クロッ
   クに同期して動作するセルのうちの変更の必要のないセ
   ルついてはその配置を固定し、それ以外のセルを移動可
   能としてレイアウト変更を行うことを特徴とする半導体
   集積回路のレイアウト変更方法。
2. 【請求項２】レイアウト設計が終了された半導体集積回
   路の回路変更に伴う再レイアウトを行う方法であって、 半導体集積回路を構成する各機能セルについて、回路変
   更がなく且つ再レイアウトによってタイミング違反の起
   こる回路のセルついてはその配置を固定し、それ以外の
   セルを移動可能としてレイアウト変更を行うことを特徴
   とする半導体集積回路のレイアウト変更方法。
3. 【請求項３】請求項１又は２記載の半導体集積回路のレ
   イアウト変更方法において、 前記配置を固定するセルについては、そのセルに接続さ
   れている配線についても併せて固定とすることを特徴と
   する半導体集積回路のレイアウト変更方法。
4. 【請求項４】レイアウト設計が終了された半導体集積回
   路の回路変更に伴う再レイアウトを支援する半導体集積
   回路のレイアウト変更支援装置であって、 前記半導体集積回路を構成する各機能セルについて、ク
   ロックに同期して動作するセルのうちの変更の必要のな
   いセルについてはその配置を固定し、それ以外のセルに
   ついては移動可能とする変更ルールが設定された変更ル
   ール設定部を備え、 この設定された変更ルールに基づいて前記半導体集積回
   路を構成する各機能セルを変更された回路に対応して自
   動再配置することを特徴とする半導体集積回路のレイア
   ウト変更支援装置。
5. 【請求項５】レイアウト設計が終了された半導体集積回
   路の回路変更に伴う再レイアウトを支援する半導体集積
   回路のレイアウト変更支援装置であって、 前記半導体集積回路を構成する各機能セルについて、回
   路変更がなく且つ再レイアウトによってタイミング違反
   の起こる回路のセルについてはその配置を固定し、それ
   以外のセルについては移動可能とする変更ルールが設定
   された変更ルール設定部を備え、 この設定された変更ルールに基づいて前記半導体集積回
   路を構成する各機能セルを変更された回路に対応して自
   動再配置することを特徴とする半導体集積回路のレイア
   ウト変更支援装置。
6. 【請求項６】設計された半導体集積回路の機能及び構造
   に関する情報が格納される設計仕様格納部と、 各種基本機能セル情報及びその面積情報、並びにそれら
   機能セルの性能情報が予め格納されたライブラリと、 前記設計仕様格納部に格納されている回路情報と前記ラ
   イブラリに格納されている各情報とに基づいてゲートレ
   ベルの回路を生成するとともに、該生成した回路に対応
   して前記機能セルの自動配置、並びにそれら配置した機
   能セル間の配線を行う論理合成／物理設計部と、 この論理合成／物理設計部で生成された回路のネットリ
   ストに基づいて同回路のタイミング検証を行うタイミン
   グ検証部と、 前記論理合成／物理設計部による前記機能セルの自動配
   置に際し、それら機能セルについて、クロックに同期し
   て動作するセルのうちの変更の必要のないセルについて
   はその配置を固定し、それ以外のセルについては移動可
   能とする変更ルールが設定された変更ルール設定部とを
   備え、 前記論理合成／物理設計部は、前記設計仕様格納部に格
   納されている第１の回路情報から第２の格納情報への変
   更に際し、該第２の回路情報に対応したゲートレベルの
   回路を生成し、前記変更ルール設定部に設定された変更
   ルールに基づいてその各機能セルの自動配置を実行する
   半導体集積回路のレイアウト変更支援装置。
7. 【請求項７】設計された半導体集積回路の機能及び構造
   に関する情報が格納される設計仕様格納部と、 各種基本機能セル情報及びその面積情報、並びにそれら
   機能セルの性能情報が予め格納されたライブラリと、 前記設計仕様格納部に格納されている回路情報と前記ラ
   イブラリに格納されている各情報とに基づいてゲートレ
   ベルの回路を生成するとともに、該生成した回路に対応
   して前記機能セルの自動配置、並びにそれら配置した機
   能セル間の配線を行う論理合成／物理設計部と、 この論理合成／物理設計部で生成された回路のネットリ
   ストに基づいて同回路のタイミング検証を行うタイミン
   グ検証部と、 前記論理合成／物理設計部による前記機能セルの自動配
   置に際し、それら機能セルについて、回路変更がなく且
   つ再レイアウトによってタイミング違反の起こる回路の
   セルについてはその配置を固定し、それ以外のセルにつ
   いては移動可能とする変更ルールが設定された変更ルー
   ル設定部とを備え、 前記論理合成／物理設計部は、前記設計仕様格納部に格
   納されている第１の回路情報から第２の格納情報への変
   更に際し、該第２の回路情報に対応したゲートレベルの
   回路を生成し、前記変更ルール設定部に設定された変更
   ルールに基づいてその各機能セルの自動配置を実行する
   半導体集積回路のレイアウト変更支援装置。
8. 【請求項８】レイアウト設計が終了された半導体集積回
   路の回路変更に伴う再レイアウトに際し、前記半導体集
   積回路を構成する各機能セルについて、クロックに同期
   して動作するセルのうちの変更の必要のないセルについ
   てはその配置を固定し、それ以外のセルについては移動
   可能とする変更ルールのもとに前記再レイアウトを支援
   するレイアウト変更支援プログラムが記録された記録媒
   体。
9. 【請求項９】レイアウト設計が終了された半導体集積回
   路の回路変更に伴う再レイアウトに際し、前記半導体集
   積回路を構成する各機能セルについて、回路変更がなく
   且つ再レイアウトによってタイミング違反の起こる回路
   のセルについてはその配置を固定し、それ以外のセルに
   ついては移動可能とする変更ルールのもとに前記再レイ
   アウトを支援するレイアウト変更支援プログラムが記録
   された記録媒体。