JP5444985B2 - 情報処理装置 - Google Patents
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Description
予め設計された回路の配置及び接続関係を表す設計データと、上記回路上に配置され一方の素子から他方の素子にデータが入力される対となる素子に対してそれぞれ入力されるクロックの許容される遅延差を表し当該素子間毎に予め設定されたクロックスキュー値を含むタイミング制約データと、を記憶した記憶手段を備える共に、
上記設計データ及び上記タイミング制約データを上記記憶手段から読み出すデータ読み出し手段と、
上記設計データにて表わされる回路に配置された上記対となる素子間に対応して設定された上記クロックスキュー値を上記タイミング制約データから取得するクロックスキュー値取得手段と、
上記設計データに基づいて上記対となる素子間における遅延時間を算出すると共に、当該対となる素子間について上記取得したクロックスキュー値と上記算出した遅延時間とを用いて、上記対となる素子間が予め設定された設計要求を満たすか否かを表すスラック値を算出するスラック算出手段と、
を備える。
情報処理装置に、
予め設計された回路の配置及び接続関係を表す設計データと、上記回路上に配置され一方の素子から他方の素子にデータが入力される対となる素子に対してそれぞれ入力されるクロックの許容される遅延差を表し当該素子間毎に予め設定されたクロックスキュー値を含むタイミング制約データと、を記憶した記憶手段から、上記設計データ及び上記タイミング制約データを読み出すデータ読み出し手段と、
上記設計データにて表わされる回路に配置された上記対となる素子間に対応して設定された上記クロックスキュー値を上記タイミング制約データから取得するクロックスキュー値取得手段と、
上記設計データに基づいて上記対となる素子間における遅延時間を算出すると共に、当該対となる素子間について上記取得したクロックスキュー値と上記算出した遅延時間とを用いて、上記対となる素子間が予め設定された設計要求を満たすか否かを表すスラック値を算出するスラック算出手段と、
を実現させるためのプログラムである。
予め設計された回路の配置及び接続関係を表す設計データと、上記回路上に配置され一方の素子から他方の素子にデータが入力される対となる素子に対してそれぞれ入力されるクロックの許容される遅延差を表し当該素子間毎に予め設定されたクロックスキュー値を含むタイミング制約データと、を記憶した記憶手段から、上記設計データ及び上記タイミング制約データを読み出し、
上記設計データにて表わされる回路に配置された上記対となる素子間に対応して設定された上記クロックスキュー値を上記タイミング制約データから取得し、
上記設計データに基づいて上記対となる素子間における遅延時間を算出すると共に、当該対となる素子間について上記取得したクロックスキュー値と上記算出した遅延時間とを用いて、上記対となる素子間が予め設定された設計要求を満たすか否かを表すスラック値を算出する、
という構成を採る。
本発明の第1の実施形態を、図2乃至図10を参照して説明する。図2は、本実施形態における情報処理装置の構成を示す機能ブロック図である。図3は、設計対象となっている回路の構成の一例を示す図であり、図4は、当該回路のタイミング制約データの一例を示す図である。図5は、情報処理装置にて生成される理想スキュー・テーブルの一例を示す図である。図6乃至図8は、情報処理装置の動作を示す図である。図9乃至図10は、回路のレイアウト最適化処理を行った時の効果を説明するための図である。
図2に示すように、本実施形態における情報処理装置1は、CPU(Central Processing Unit)といった演算装置10と、ハードディスクドライブなどの記憶装置20(記憶手段)と、を備えた一般的なコンピュータである。
次に、上述した構成の情報処理装置1の動作を、図6乃至図8を参照して説明する。ここでは、図3に示すような接続イメージの回路を表すネットリスト21、レイアウトデータ23、SPEF24が、記憶装置20に記憶されていることとする。
理想スキュー − setup_time」で計算される。また、Hold解析のrequired_timeは、「hold_time +理想スキュー」で計算される。次にarrival_timeを計算する。arrival_timeは、データラインを構成するセル、ネットの「Σセル遅延 + Σインターコネクト遅延」で計算される。Slack値は、「require_time ― arrival_time」で計算される。同様に、図3の始点FF2から終点FF3へのパス(符号P2参照)では、CRPR分岐点が(L1_1)であり、setup解析の理想スキューとして「100」が得られる。また、始点FF3から終点FF4のパス(符号P3参照)では、CRPR分岐点が(MESH1)であり、setup解析の理想スキューとして「200」が得られる。これを用いて、各FF間のスラック値を求めることができる。なお、hold解析のスラック値も同様に算出される。
本発明の第2の実施形態を、図11を参照して説明する。図11は、情報処理装置の構成を示す機能ブロック図である。なお、本実施形態では、上述したレイアウト最適化システムあるいは遅延検証システムとして機能する情報処理装置の構成の概略を説明する。
予め設計された回路の配置及び接続関係を表す設計データ311と、上記回路上に配置され一方の素子から他方の素子にデータが入力される対となる素子に対してそれぞれ入力されるクロックの許容される遅延差を表し当該素子間毎に予め設定されたクロックスキュー値を含むタイミング制約データ312と、を記憶した記憶手段310を備える共に、
上記設計データ及び上記タイミング制約データを上記記憶手段から読み出すデータ読み出し手段301と、
上記設計データにて表わされる回路に配置された上記対となる素子間に対応して設定された上記クロックスキュー値を上記タイミング制約データから取得するクロックスキュー値取得手段302と、
上記設計データに基づいて上記対となる素子間における遅延時間を算出すると共に、当該対となる素子間について上記取得したクロックスキュー値と上記算出した遅延時間とを用いて、上記対となる素子間が予め設定された設計要求を満たすか否かを表すスラック値を算出するスラック算出手段303と、
を備える。
上記タイミング制約データに含まれる上記クロックスキュー値は、上記対となる素子が分配されている上記回路上の分岐点毎に予め設定されており、
上記クロックスキュー値取得手段は、上記設計データにて表わされる回路上の分岐点毎に対応する上記クロックスキュー値を、当該分岐点にて分配された上記対となる素子間のクロックスキュー値として取得する、
という構成を採る。
上記設計データにて表わされる回路は、メッシュ方式クロック回路の後段にツリー構造回路を有する回路であり、
上記タイミング制約データに含まれる上記クロックスキュー値が対応する上記分岐点は、上記メッシュ方式クロック回路自体と上記ツリー構造回路に含まれる各分岐点とである、
という構成を採る。
上記タイミング制約データは、上記対となる素子のうち上記他方の素子におけるデータ入力時とデータ出力時とにそれぞれ許容されるクロックの遅延差を表すセットアップ用クロックスキュー値とホールド用クロックスキュー値とを上記クロックスキュー値として含み、
上記クロックスキュー値取得手段は、上記設計データにて表わされる回路に配置された上記対となる素子に対応する上記セットアップ用クロックスキュー値と上記ホールド用クロックスキュー値とを上記クロックスキュー値として上記タイミング制約データから取得し、
上記スラック算出手段は、上記セットアップ用クロックスキュー値とホールド用クロックスキュー値とに基づいて上記対となる素子におけるデータ入力時とデータ出力時とのそれぞれについて上記スラック値を算出する、
という構成を採る。
上記タイミング制約データは、上記対となる素子に対して入力されるクロック毎に設定された上記クロックスキュー値を含んでおり、
上記クロックスキュー値取得手段は、上記設計データにて表わされる回路上の上記対となる素子に入力されるクロックに対応する上記クロックスキュー値を上記タイミング制約データから取得する、
という構成を採る。
情報処理装置に、
予め設計された回路の配置及び接続関係を表す設計データと、上記回路上に配置され一方の素子から他方の素子にデータが入力される対となる素子に対してそれぞれ入力されるクロックの許容される遅延差を表し当該素子間毎に予め設定されたクロックスキュー値を含むタイミング制約データと、を記憶した記憶手段から、上記設計データ及び上記タイミング制約データを読み出すデータ読み出し手段と、
上記設計データにて表わされる回路に配置された上記対となる素子間に対応して設定された上記クロックスキュー値を上記タイミング制約データから取得するクロックスキュー値取得手段と、
上記設計データに基づいて上記対となる素子間における遅延時間を算出すると共に、当該対となる素子間について上記取得したクロックスキュー値と上記算出した遅延時間とを用いて、上記対となる素子間が予め設定された設計要求を満たすか否かを表すスラック値を算出するスラック算出手段と、
を実現させるためのプログラムである。
上記タイミング制約データに含まれる上記クロックスキュー値は、上記対となる素子が分配されている上記回路上の分岐点毎に予め設定されており、
上記クロックスキュー値取得手段は、上記設計データにて表わされる回路上の分岐点毎に対応する上記クロックスキュー値を、当該分岐点にて分配された上記対となる素子間のクロックスキュー値として取得する、
という構成を採る。
予め設計された回路の配置及び接続関係を表す設計データと、上記回路上に配置され一方の素子から他方の素子にデータが入力される対となる素子に対してそれぞれ入力されるクロックの許容される遅延差を表し当該素子間毎に予め設定されたクロックスキュー値を含むタイミング制約データと、を記憶した記憶手段から、上記設計データ及び上記タイミング制約データを読み出し、
上記設計データにて表わされる回路に配置された上記対となる素子間に対応して設定された上記クロックスキュー値を上記タイミング制約データから取得し、
上記設計データに基づいて上記対となる素子間における遅延時間を算出すると共に、当該対となる素子間について上記取得したクロックスキュー値と上記算出した遅延時間とを用いて、上記対となる素子間が予め設定された設計要求を満たすか否かを表すスラック値を算出する、
という構成を採る。
上記タイミング制約データに含まれる上記クロックスキュー値は、上記対となる素子が分配されている上記回路上の分岐点毎に予め設定されており、
上記クロックスキュー値の取得時に、上記設計データにて表わされる回路上の分岐点毎に対応する上記クロックスキュー値を、当該分岐点にて分配された上記対となる素子間のクロックスキュー値として取得する、
という構成を採る。
10 演算装置
11 設計データ読込部
12 タイミング制約読込部
13 遅延計算部
14 スラック計算部
15 遅延最適化部
16 レポート出力部
20 記憶装置
21 ネットリスト
22 タイミング制約
23 レイアウトデータ
24 SPEF
25 セル遅延ライブラリ
26 出力レイアウトデータ
27 遅延検証レポート
300 情報処理装置
301 データ読み出し手段
302 クロックスキュー値取得手段
303 スラック算出手段
310 記憶手段
311 設計データ
312 タイミング制約データ
Claims (4)
- 予め設計された回路の配置及び接続関係を表す設計データと、前記回路上に配置され一方の素子から他方の素子にデータが入力される対となる素子に対してそれぞれ入力されるクロックの許容される遅延差を表し当該素子間毎に予め設定されたクロックスキュー値を含むタイミング制約データと、を記憶した記憶手段を備える共に、
前記設計データ及び前記タイミング制約データを前記記憶手段から読み出すデータ読み出し手段と、
前記設計データにて表わされる回路に配置された前記対となる素子間に対応して設定された前記クロックスキュー値を前記タイミング制約データから取得するクロックスキュー値取得手段と、
前記設計データに基づいて前記対となる素子間における遅延時間を算出すると共に、当該対となる素子間について前記取得したクロックスキュー値と前記算出した遅延時間とを用いて、前記対となる素子間が予め設定された設計要求を満たすか否かを表すスラック値を算出するスラック算出手段と、
を備え、
前記設計データにて表わされる回路は、メッシュ方式クロック回路の後段にツリー構造回路を有する回路であり、
前記タイミング制約データに含まれる前記クロックスキュー値は、前記対となる素子が分配されている前記回路上の分岐点毎に予め設定されていると共に、当該分岐点は、前記メッシュ方式クロック回路自体と前記ツリー構造回路に含まれる各分岐点とであり、
前記タイミング制約データは、前記対となる素子のうち前記他方の素子におけるデータ入力時とデータ出力時とにそれぞれ許容されるクロックの遅延差を表すセットアップ用クロックスキュー値とホールド用クロックスキュー値とを前記クロックスキュー値として含み、
前記クロックスキュー値取得手段は、前記設計データにて表わされる回路上の分岐点毎に対応する前記クロックスキュー値を、当該分岐点にて分配された前記対となる素子間のクロックスキュー値として取得すると共に、当該対となる素子に対応する前記セットアップ用クロックスキュー値と前記ホールド用クロックスキュー値とを前記クロックスキュー値として前記タイミング制約データから取得し、
前記スラック算出手段は、前記セットアップ用クロックスキュー値とホールド用クロックスキュー値とに基づいて前記対となる素子におけるデータ入力時とデータ出力時とのそれぞれについて前記スラック値を算出する、
情報処理装置。 - 請求項1に記載の情報処理装置であって、
前記タイミング制約データは、前記対となる素子に対して入力されるクロック毎に設定された前記クロックスキュー値を含んでおり、
前記クロックスキュー値取得手段は、前記設計データにて表わされる回路上の前記対となる素子に入力されるクロックに対応する前記クロックスキュー値を前記タイミング制約データから取得する、
情報処理装置。 - 情報処理装置を、
予め設計された回路の配置及び接続関係を表す設計データと、前記回路上に配置され一方の素子から他方の素子にデータが入力される対となる素子に対してそれぞれ入力されるクロックの許容される遅延差を表し当該素子間毎に予め設定されたクロックスキュー値を含むタイミング制約データと、を記憶した記憶手段から、前記設計データ及び前記タイミング制約データを読み出すデータ読み出し手段、
前記設計データにて表わされる回路に配置された前記対となる素子間に対応して設定された前記クロックスキュー値を前記タイミング制約データから取得するクロックスキュー値取得手段、
前記設計データに基づいて前記対となる素子間における遅延時間を算出すると共に、当該対となる素子間について前記取得したクロックスキュー値と前記算出した遅延時間とを用いて、前記対となる素子間が予め設定された設計要求を満たすか否かを表すスラック値を算出するスラック算出手段、
として機能させるためのプログラムであり、
前記設計データにて表わされる回路は、メッシュ方式クロック回路の後段にツリー構造回路を有する回路であり、
前記タイミング制約データに含まれる前記クロックスキュー値は、前記対となる素子が分配されている前記回路上の分岐点毎に予め設定されていると共に、当該分岐点は、前記メッシュ方式クロック回路自体と前記ツリー構造回路に含まれる各分岐点とであり、
前記タイミング制約データは、前記対となる素子のうち前記他方の素子におけるデータ入力時とデータ出力時とにそれぞれ許容されるクロックの遅延差を表すセットアップ用クロックスキュー値とホールド用クロックスキュー値とを前記クロックスキュー値として含み、
前記クロックスキュー値取得手段は、前記設計データにて表わされる回路上の分岐点毎に対応する前記クロックスキュー値を、当該分岐点にて分配された前記対となる素子間のクロックスキュー値として取得すると共に、当該対となる素子に対応する前記セットアップ用クロックスキュー値と前記ホールド用クロックスキュー値とを前記クロックスキュー値として前記タイミング制約データから取得し、
前記スラック算出手段は、前記セットアップ用クロックスキュー値とホールド用クロックスキュー値とに基づいて前記対となる素子におけるデータ入力時とデータ出力時とのそれぞれについて前記スラック値を算出する、
プログラム。 - 情報処理装置が、予め設計された回路の配置及び接続関係を表す設計データと、前記回路上に配置され一方の素子から他方の素子にデータが入力される対となる素子に対してそれぞれ入力されるクロックの許容される遅延差を表し当該素子間毎に予め設定されたクロックスキュー値を含むタイミング制約データと、を記憶した記憶手段から、前記設計データ及び前記タイミング制約データを読み出し、
前記情報処理装置が、前記設計データにて表わされる回路に配置された前記対となる素子間に対応して設定された前記クロックスキュー値を前記タイミング制約データから取得し、
前記情報処理装置が、前記設計データに基づいて前記対となる素子間における遅延時間を算出すると共に、当該対となる素子間について前記取得したクロックスキュー値と前記算出した遅延時間とを用いて、前記対となる素子間が予め設定された設計要求を満たすか否かを表すスラック値を算出すると共に、
前記設計データにて表わされる回路は、メッシュ方式クロック回路の後段にツリー構造回路を有する回路であり、
前記タイミング制約データに含まれる前記クロックスキュー値は、前記対となる素子が分配されている前記回路上の分岐点毎に予め設定されていると共に、当該分岐点は、前記メッシュ方式クロック回路自体と前記ツリー構造回路に含まれる各分岐点とであり、
前記タイミング制約データは、前記対となる素子のうち前記他方の素子におけるデータ入力時とデータ出力時とにそれぞれ許容されるクロックの遅延差を表すセットアップ用クロックスキュー値とホールド用クロックスキュー値とを前記クロックスキュー値として含み、
前記情報処理装置が、前記クロックスキュー値の取得時に、前記設計データにて表わされる回路上の分岐点毎に対応する前記クロックスキュー値を、当該分岐点にて分配された前記対となる素子間のクロックスキュー値として取得すると共に、当該対となる素子に対応する前記セットアップ用クロックスキュー値と前記ホールド用クロックスキュー値とを前記クロックスキュー値として前記タイミング制約データから取得し、
前記情報処理装置が、前記スラック値の算出時に、前記セットアップ用クロックスキュー値とホールド用クロックスキュー値とに基づいて前記対となる素子におけるデータ入力時とデータ出力時とのそれぞれについて前記スラック値を算出する、
情報処理方法。
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