JP2003162561A - タイミング解析方法 - Google Patents
タイミング解析方法Info
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- JP2003162561A JP2003162561A JP2001362335A JP2001362335A JP2003162561A JP 2003162561 A JP2003162561 A JP 2003162561A JP 2001362335 A JP2001362335 A JP 2001362335A JP 2001362335 A JP2001362335 A JP 2001362335A JP 2003162561 A JP2003162561 A JP 2003162561A
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- flip
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】シフトレジスタ構成のフリップフロップで発生
するホールドタイムエラーを、シミュレーションと実デ
バイスとの間の遅延時間の誤差に応じて正確にチェック
する。 【解決手段】シフトレジスタを構成する前段および後段
のフリップフロップのクロック入力端子にそれぞれ供給
される前段および後段のクロック信号の経路をそれぞれ
遡って両者が合流する分岐点を特定し、この分岐点から
前段および後段のフリップフロップのクロック入力端子
までのクロック信号の遅延時間をそれぞれ算出し、これ
らのクロック信号の遅延時間に基づいてタイミングマー
ジンを求めることを、シフトレジスタを構成するフリッ
プフロップの全てのペアについて繰り返し行い、このタ
イミングマージンをクロック遅延の不確定さとして設定
し、シミュレーションによってホールドタイムのチェッ
クを行う。
するホールドタイムエラーを、シミュレーションと実デ
バイスとの間の遅延時間の誤差に応じて正確にチェック
する。 【解決手段】シフトレジスタを構成する前段および後段
のフリップフロップのクロック入力端子にそれぞれ供給
される前段および後段のクロック信号の経路をそれぞれ
遡って両者が合流する分岐点を特定し、この分岐点から
前段および後段のフリップフロップのクロック入力端子
までのクロック信号の遅延時間をそれぞれ算出し、これ
らのクロック信号の遅延時間に基づいてタイミングマー
ジンを求めることを、シフトレジスタを構成するフリッ
プフロップの全てのペアについて繰り返し行い、このタ
イミングマージンをクロック遅延の不確定さとして設定
し、シミュレーションによってホールドタイムのチェッ
クを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、シフトレジスタ構
成のフリップフロップで発生するホールドタイムエラー
をチェックするタイミング解析方法に関するものであ
る。
成のフリップフロップで発生するホールドタイムエラー
をチェックするタイミング解析方法に関するものであ
る。
【０００２】
【従来の技術】半導体集積回路の設計段階において、回
路の動作検証のために行われるシミュレーションによる
遅延時間と、製造後の実デバイスにおける遅延時間との
間にはどうしても誤差が生じる。この誤差は、例えば半
導体集積回路の設計で使用されるＲＣ（抵抗値・容量
値）抽出ツールや遅延計算ツールの性能に依存して生じ
る誤差であったり、実デバイスの製造プロセスの出来な
どに起因して生じる誤差等である。
路の動作検証のために行われるシミュレーションによる
遅延時間と、製造後の実デバイスにおける遅延時間との
間にはどうしても誤差が生じる。この誤差は、例えば半
導体集積回路の設計で使用されるＲＣ（抵抗値・容量
値）抽出ツールや遅延計算ツールの性能に依存して生じ
る誤差であったり、実デバイスの製造プロセスの出来な
どに起因して生じる誤差等である。
【０００３】このシミュレーションでの遅延時間と実デ
バイスでの遅延時間との間の誤差に起因する実デバイス
での不良の発生を避けるために、通常、動作上のタイミ
ングマージンを設定して回路の設計が行われている。
バイスでの遅延時間との間の誤差に起因する実デバイス
での不良の発生を避けるために、通常、動作上のタイミ
ングマージンを設定して回路の設計が行われている。
【０００４】例えば、回路中のシフトレジスタ構成とな
る箇所では、前段のフリップフロップに供給されるクロ
ック信号の遅延時間と後段のフリップフロップに供給さ
れるクロック信号の遅延時間との間の遅延差、すなわち
前段および後段のクロック信号の間のクロックスキュー
がある条件以上になると、後段のフリップフロップでホ
ールドタイムエラーが発生し、前段のフリップフロップ
から後段のフリップフロップに対してデータの突き抜け
が起こる。
る箇所では、前段のフリップフロップに供給されるクロ
ック信号の遅延時間と後段のフリップフロップに供給さ
れるクロック信号の遅延時間との間の遅延差、すなわち
前段および後段のクロック信号の間のクロックスキュー
がある条件以上になると、後段のフリップフロップでホ
ールドタイムエラーが発生し、前段のフリップフロップ
から後段のフリップフロップに対してデータの突き抜け
が起こる。
【０００５】通常、このホールドタイムエラーのチェッ
クはスタティックタイミング解析ツールで行われる。そ
の際、シミュレーションによる遅延時間と実デバイスで
の遅延時間との間の誤差に係るタイミングマージンとし
て、クロック遅延の不確定さと呼ばれるパラメータを設
定してシミュレーションが行われる。このクロック遅延
の不確定さは、シフトレジスタ構成の前段および後段の
フリップフロップの全てのペアに対して与えられる。
クはスタティックタイミング解析ツールで行われる。そ
の際、シミュレーションによる遅延時間と実デバイスで
の遅延時間との間の誤差に係るタイミングマージンとし
て、クロック遅延の不確定さと呼ばれるパラメータを設
定してシミュレーションが行われる。このクロック遅延
の不確定さは、シフトレジスタ構成の前段および後段の
フリップフロップの全てのペアに対して与えられる。
【０００６】ホールドタイムのチェックの際には、前段
のクロック信号の遅延時間からこの不確定さの分の時間
が差し引かれる。すなわち、前段のクロック信号は、こ
の不確定さの分の時間だけ早く前段のフリップフロップ
のクロック入力端子に到達するようにタイミング解析が
なされる。これは、後段のフリップフロップにおいてホ
ールドタイムエラーが発生しやすい状況であるから、そ
の分、マージン設計されるということになる。
のクロック信号の遅延時間からこの不確定さの分の時間
が差し引かれる。すなわち、前段のクロック信号は、こ
の不確定さの分の時間だけ早く前段のフリップフロップ
のクロック入力端子に到達するようにタイミング解析が
なされる。これは、後段のフリップフロップにおいてホ
ールドタイムエラーが発生しやすい状況であるから、そ
の分、マージン設計されるということになる。
【０００７】ところで、クロック遅延の不確定さは、シ
ミュレーションと実デバイスとの間の遅延時間の誤差の
大小に関わらず全て一律にフリップフロップのペアに対
して与えられる。このため、必要以上にホールドタイム
エラーが発生する可能性がある。発生したホールドタイ
ムエラーは、通常、遅延セルを追加することにより回避
するが、この遅延セルの追加が多くなり、最悪の場合は
配線できない状況に陥る可能性があるという問題があっ
た。
ミュレーションと実デバイスとの間の遅延時間の誤差の
大小に関わらず全て一律にフリップフロップのペアに対
して与えられる。このため、必要以上にホールドタイム
エラーが発生する可能性がある。発生したホールドタイ
ムエラーは、通常、遅延セルを追加することにより回避
するが、この遅延セルの追加が多くなり、最悪の場合は
配線できない状況に陥る可能性があるという問題があっ
た。
【０００８】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点を解消し、シフトレジスタ構成
のフリップフロップで発生するホールドタイムエラー
を、シミュレーションと実デバイスとの間の遅延時間の
誤差に応じて正確にチェックすることができるタイミン
グ解析方法を提供することにある。
従来技術に基づく問題点を解消し、シフトレジスタ構成
のフリップフロップで発生するホールドタイムエラー
を、シミュレーションと実デバイスとの間の遅延時間の
誤差に応じて正確にチェックすることができるタイミン
グ解析方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、シフトレジスタを構成する前段および後
段のフリップフロップのクロック入力端子に供給される
前段および後段のクロック信号の経路をそれぞれ遡っ
て、これら前段および後段のクロック信号が合流する分
岐点を特定し、この分岐点から前記前段および後段のフ
リップフロップのクロック入力端子までの、前記前段お
よび後段のクロック信号の遅延時間をそれぞれ算出し、
これら前段および後段のクロック信号の遅延時間に基づ
いてタイミングマージンを求めることを、前記シフトレ
ジスタを構成する前段および後段のフリップフロップの
全てのペアについて繰り返し行い、前記タイミングマー
ジンをクロック遅延の不確定さとして設定し、シミュレ
ーションによって前記後段のフリップフロップのホール
ドタイムのチェックを行うことを特徴とするタイミング
解析方法を提供するものである。
に、本発明は、シフトレジスタを構成する前段および後
段のフリップフロップのクロック入力端子に供給される
前段および後段のクロック信号の経路をそれぞれ遡っ
て、これら前段および後段のクロック信号が合流する分
岐点を特定し、この分岐点から前記前段および後段のフ
リップフロップのクロック入力端子までの、前記前段お
よび後段のクロック信号の遅延時間をそれぞれ算出し、
これら前段および後段のクロック信号の遅延時間に基づ
いてタイミングマージンを求めることを、前記シフトレ
ジスタを構成する前段および後段のフリップフロップの
全てのペアについて繰り返し行い、前記タイミングマー
ジンをクロック遅延の不確定さとして設定し、シミュレ
ーションによって前記後段のフリップフロップのホール
ドタイムのチェックを行うことを特徴とするタイミング
解析方法を提供するものである。
【００１０】前記シミュレーションによる遅延時間と実
デバイスでの遅延時間との統計的な誤差を求め、この統
計的な誤差に基づいて、前記前段および後段のクロック
信号の遅延時間とこの遅延時間に対応するタイミングマ
ージンを登録したライブラリをあらかじめ作成してお
き、このライブラリを参照して、前記前段および後段の
クロック信号の遅延時間に対応したタイミングマージン
を求めるのが好ましい。
デバイスでの遅延時間との統計的な誤差を求め、この統
計的な誤差に基づいて、前記前段および後段のクロック
信号の遅延時間とこの遅延時間に対応するタイミングマ
ージンを登録したライブラリをあらかじめ作成してお
き、このライブラリを参照して、前記前段および後段の
クロック信号の遅延時間に対応したタイミングマージン
を求めるのが好ましい。
【００１１】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のタイミング解析方法を詳細に
説明する。
施例に基づいて、本発明のタイミング解析方法を詳細に
説明する。
【００１２】図１は、シフトレジスタを備える半導体集
積回路の一実施例の構成回路図である。同図において、
前段のフリップフロップ１０の出力Ｑは後段のフリップ
フロップ１２のデータ入力端子Ｄに接続されている。ま
た、クロック信号ＣＬＫは、クロック端子１４およびク
ロックバッファ１６を通過した後、それぞれのクロック
バッファ１８，２０を通して前段および後段のフリップ
フロップ１０，１２のクロック入力端子ＣＫに供給され
ている。
積回路の一実施例の構成回路図である。同図において、
前段のフリップフロップ１０の出力Ｑは後段のフリップ
フロップ１２のデータ入力端子Ｄに接続されている。ま
た、クロック信号ＣＬＫは、クロック端子１４およびク
ロックバッファ１６を通過した後、それぞれのクロック
バッファ１８，２０を通して前段および後段のフリップ
フロップ１０，１２のクロック入力端子ＣＫに供給され
ている。
【００１３】以下、図２に示すフローチャートを参照し
ながら、図１に示す半導体集積回路のタイミング解析を
行う場合を例に挙げて本発明のタイミング解析方法を説
明する。
ながら、図１に示す半導体集積回路のタイミング解析を
行う場合を例に挙げて本発明のタイミング解析方法を説
明する。
【００１４】半導体集積回路の設計段階において、動作
検証のためのシミュレーションを行うに際しては、ま
ず、シフトレジスタを構成する前段および後段のフリッ
プフロップ１０，１２のクロック入力端子ＣＫに供給さ
れる前段および後段のクロック信号の経路をそれぞれ遡
って、これら前段および後段のクロック信号が合流する
分岐点を特定する（ステップＳ１）。図１に示す回路例
の場合、前段および後段のクロック信号が合流する分岐
点はＢ点である。
検証のためのシミュレーションを行うに際しては、ま
ず、シフトレジスタを構成する前段および後段のフリッ
プフロップ１０，１２のクロック入力端子ＣＫに供給さ
れる前段および後段のクロック信号の経路をそれぞれ遡
って、これら前段および後段のクロック信号が合流する
分岐点を特定する（ステップＳ１）。図１に示す回路例
の場合、前段および後段のクロック信号が合流する分岐
点はＢ点である。
【００１５】続いて、この分岐点から前段および後段の
フリップフロップ１０，１２のクロック入力端子ＣＫま
での、前段および後段のクロック信号の遅延時間をそれ
ぞれ算出する（ステップＳ２）。すなわち、分岐点であ
るＢ点から、前段のフリップフロップ１０のクロック入
力端子ＣＫであるＣ点までの、および、後段のフリップ
フロップ１２のクロック入力端子ＣＫであるＤ点まで
の、クロック信号の遅延時間をそれぞれ算出する。
フリップフロップ１０，１２のクロック入力端子ＣＫま
での、前段および後段のクロック信号の遅延時間をそれ
ぞれ算出する（ステップＳ２）。すなわち、分岐点であ
るＢ点から、前段のフリップフロップ１０のクロック入
力端子ＣＫであるＣ点までの、および、後段のフリップ
フロップ１２のクロック入力端子ＣＫであるＤ点まで
の、クロック信号の遅延時間をそれぞれ算出する。
【００１６】ここで、クロック信号ＣＬＫが供給される
クロック端子１４のＡ点から前述の分岐点であるＢ点ま
での間のクロックバッファ１６の共通経路では、当然の
ことながら、シミュレーションにおいても実デバイスに
おいても、前段および後段のクロック信号の間のクロッ
クスキューは０である。なお、Ａ点からＢ点までの共通
経路においても、絶対的な遅延値がそれぞれの半導体集
積回路で異なるのは言うまでもないことである。
クロック端子１４のＡ点から前述の分岐点であるＢ点ま
での間のクロックバッファ１６の共通経路では、当然の
ことながら、シミュレーションにおいても実デバイスに
おいても、前段および後段のクロック信号の間のクロッ
クスキューは０である。なお、Ａ点からＢ点までの共通
経路においても、絶対的な遅延値がそれぞれの半導体集
積回路で異なるのは言うまでもないことである。
【００１７】これに対し、Ｂ点で分岐してから、各々の
フリップフロップ１０，１２のクロック入力端子ＣＫで
あるＣ点およびＤ点までのクロックバッファ１８，２０
の個別経路が長い場合に、シミュレーションによる遅延
時間と実デバイスでの遅延時間との間の誤差が大きくな
ると考えられる。これに基づいて、本発明では、前述の
通り、分岐点からそれぞれ前段および後段のフリップフ
ロップ１０，１２のクロック入力端子ＣＫまでの遅延時
間を算出する。
フリップフロップ１０，１２のクロック入力端子ＣＫで
あるＣ点およびＤ点までのクロックバッファ１８，２０
の個別経路が長い場合に、シミュレーションによる遅延
時間と実デバイスでの遅延時間との間の誤差が大きくな
ると考えられる。これに基づいて、本発明では、前述の
通り、分岐点からそれぞれ前段および後段のフリップフ
ロップ１０，１２のクロック入力端子ＣＫまでの遅延時
間を算出する。
【００１８】続いて、これら前段および後段のクロック
信号の遅延時間に基づいて、動作上のタイミングマージ
ンを求める（ステップＳ３）。この時、クロック信号の
分岐点から、前段および後段のフリップフロップ１０，
１２のクロック入力端子ＣＫまでのクロックバッファ１
８，２０の段数が多い場合、もしくはクロック入力端子
ＣＫまでのクロック信号の遅延時間が大きい場合には大
きなタイミングマージンを与え、小さい場合には小さい
タイミングマージンを与えるようにする。
信号の遅延時間に基づいて、動作上のタイミングマージ
ンを求める（ステップＳ３）。この時、クロック信号の
分岐点から、前段および後段のフリップフロップ１０，
１２のクロック入力端子ＣＫまでのクロックバッファ１
８，２０の段数が多い場合、もしくはクロック入力端子
ＣＫまでのクロック信号の遅延時間が大きい場合には大
きなタイミングマージンを与え、小さい場合には小さい
タイミングマージンを与えるようにする。
【００１９】タイミングマージンの求め方は何ら限定さ
れないが、例えばシミュレーションによる遅延時間と実
デバイスでの遅延時間との統計的な誤差を求め、この統
計的な誤差に基づいて、前段および後段のクロック信号
の遅延時間とこの遅延時間に対応するタイミングマージ
ンを登録したライブラリをあらかじめ作成しておき、こ
のライブラリを参照して、前段および後段のクロック信
号の遅延時間に対応したタイミングマージンを求めるの
が好ましい。
れないが、例えばシミュレーションによる遅延時間と実
デバイスでの遅延時間との統計的な誤差を求め、この統
計的な誤差に基づいて、前段および後段のクロック信号
の遅延時間とこの遅延時間に対応するタイミングマージ
ンを登録したライブラリをあらかじめ作成しておき、こ
のライブラリを参照して、前段および後段のクロック信
号の遅延時間に対応したタイミングマージンを求めるの
が好ましい。
【００２０】なお、図１に示す例では、説明を簡単にす
るために、１つのシフトレジスタ構成のフリップフロッ
プのペアだけしか示していないので、このフリップフロ
ップのペアについてのタイミングマージンを求める。複
数のフリップフロップのペアが存在する場合には、その
各々のフリップフロップのペアについて前述の動作を繰
り返し行い、全てのフリップフロップのペアについて個
別にタイミングマージンを求める。
るために、１つのシフトレジスタ構成のフリップフロッ
プのペアだけしか示していないので、このフリップフロ
ップのペアについてのタイミングマージンを求める。複
数のフリップフロップのペアが存在する場合には、その
各々のフリップフロップのペアについて前述の動作を繰
り返し行い、全てのフリップフロップのペアについて個
別にタイミングマージンを求める。
【００２１】続いて、このタイミングマージンをクロッ
ク遅延の不確定さとして設定し、シミュレーションによ
って後段のフリップフロップのホールドタイムのチェッ
クを行う（ステップＳ４）。
ク遅延の不確定さとして設定し、シミュレーションによ
って後段のフリップフロップのホールドタイムのチェッ
クを行う（ステップＳ４）。
【００２２】すなわち、ホールドタイムのチェックの際
には、前段のクロック信号の遅延時間からこの不確定さ
の分の時間が差し引かれる。すなわち、前段のクロック
信号は、この不確定さの分の時間だけ早く前段のフリッ
プフロップ１０のクロック入力端子ＣＫに到達するよう
にタイミング解析がなされる。これは、後段のフリップ
フロップ１２においてホールドタイムエラーが発生しや
すい状況であり、その分、マージン設計が行われること
になる。
には、前段のクロック信号の遅延時間からこの不確定さ
の分の時間が差し引かれる。すなわち、前段のクロック
信号は、この不確定さの分の時間だけ早く前段のフリッ
プフロップ１０のクロック入力端子ＣＫに到達するよう
にタイミング解析がなされる。これは、後段のフリップ
フロップ１２においてホールドタイムエラーが発生しや
すい状況であり、その分、マージン設計が行われること
になる。
【００２３】これにより、クロック信号の構成上、シミ
ュレーションと実デバイスとの間で、前段および後段の
クロック信号の間のクロックスキューの誤差が大きくな
る可能性の高い箇所には大きなタイミングマージンを与
え、逆にクロックスキューに大きな誤差が生じる可能性
の低い箇所には小さいタイミングマージンを与えること
ができる。従って、不要なタイミングマージンを無く
し、無駄な遅延セルの追加を防止することができる。
ュレーションと実デバイスとの間で、前段および後段の
クロック信号の間のクロックスキューの誤差が大きくな
る可能性の高い箇所には大きなタイミングマージンを与
え、逆にクロックスキューに大きな誤差が生じる可能性
の低い箇所には小さいタイミングマージンを与えること
ができる。従って、不要なタイミングマージンを無く
し、無駄な遅延セルの追加を防止することができる。
【００２４】本発明のタイミング解析方法は、基本的に
以上のようなものである。以上、本発明のタイミング解
析方法について詳細に説明したが、本発明は上記実施例
に限定されず、本発明の主旨を逸脱しない範囲におい
て、種々の改良や変更をしてもよいのはもちろんであ
る。
以上のようなものである。以上、本発明のタイミング解
析方法について詳細に説明したが、本発明は上記実施例
に限定されず、本発明の主旨を逸脱しない範囲におい
て、種々の改良や変更をしてもよいのはもちろんであ
る。
【００２５】
【発明の効果】以上詳細に説明した様に、本発明のタイ
ミング解析方法は、前段および後段のクロック信号の経
路をそれぞれ遡って両者が合流する分岐点を特定し、こ
の分岐点からフリップフロップのクロック入力端子まで
のクロック信号の遅延時間をそれぞれ算出し、この遅延
時間に基づいてタイミングマージンを求めることを、全
てのフリップフロップのペアについて繰り返し行い、こ
のタイミングマージンをクロック遅延の不確定さとして
設定し、シミュレーションによってホールドタイムのチ
ェックを行うようにしたものである。これにより、本発
明のタイミング解析方法によれば、個々のシフトレジス
タ構成のフリップフロップのペアについて、シミュレー
ションと実デバイスとの間の誤差に対応する的確なタイ
ミングマージンを設けてホールドタイムのチェックを行
うので、より実デバイスに近い正確なシミュレーション
を行うことができ、このシミュレーションの結果検出さ
れるホールドタイムエラーを回避するために追加する遅
延セルを必要以上に追加するのを防止することができ
る。
ミング解析方法は、前段および後段のクロック信号の経
路をそれぞれ遡って両者が合流する分岐点を特定し、こ
の分岐点からフリップフロップのクロック入力端子まで
のクロック信号の遅延時間をそれぞれ算出し、この遅延
時間に基づいてタイミングマージンを求めることを、全
てのフリップフロップのペアについて繰り返し行い、こ
のタイミングマージンをクロック遅延の不確定さとして
設定し、シミュレーションによってホールドタイムのチ
ェックを行うようにしたものである。これにより、本発
明のタイミング解析方法によれば、個々のシフトレジス
タ構成のフリップフロップのペアについて、シミュレー
ションと実デバイスとの間の誤差に対応する的確なタイ
ミングマージンを設けてホールドタイムのチェックを行
うので、より実デバイスに近い正確なシミュレーション
を行うことができ、このシミュレーションの結果検出さ
れるホールドタイムエラーを回避するために追加する遅
延セルを必要以上に追加するのを防止することができ
る。
【図１】 シフトレジスタを備える半導体集積回路の一
実施例の構成回路図である。
実施例の構成回路図である。
【図２】 本発明のタイミング解析方法の各工程を表す
一実施例のフローチャートである。
一実施例のフローチャートである。
１０，１２ フリップフロップ
１４ クロック端子
１６，１８，２０ クロックバッファ
ＣＬＫ クロック信号
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2G132 AA00 AA04 AB07 AC09 AD07
AG08 AK17 AL11 AL16
5B046 AA08 BA04 JA01 KA06
5J056 AA00 AA39 BB21 CC05 CC14
CC18 FF01
Claims (2)
- 【請求項１】シフトレジスタを構成する前段および後段
のフリップフロップのクロック入力端子に供給される前
段および後段のクロック信号の経路をそれぞれ遡って、
これら前段および後段のクロック信号が合流する分岐点
を特定し、 この分岐点から前記前段および後段のフリップフロップ
のクロック入力端子までの、前記前段および後段のクロ
ック信号の遅延時間をそれぞれ算出し、 これら前段および後段のクロック信号の遅延時間に基づ
いてタイミングマージンを求めることを、前記シフトレ
ジスタを構成する前段および後段のフリップフロップの
全てのペアについて繰り返し行い、 前記タイミングマージンをクロック遅延の不確定さとし
て設定し、シミュレーションによって前記後段のフリッ
プフロップのホールドタイムのチェックを行うことを特
徴とするタイミング解析方法。 - 【請求項２】前記シミュレーションによる遅延時間と実
デバイスでの遅延時間との統計的な誤差を求め、この統
計的な誤差に基づいて、前記前段および後段のクロック
信号の遅延時間とこの遅延時間に対応するタイミングマ
ージンを登録したライブラリをあらかじめ作成してお
き、 このライブラリを参照して、前記前段および後段のクロ
ック信号の遅延時間に対応したタイミングマージンを求
めることを特徴とする請求項１に記載のタイミング解析
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001362335A JP2003162561A (ja) | 2001-11-28 | 2001-11-28 | タイミング解析方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001362335A JP2003162561A (ja) | 2001-11-28 | 2001-11-28 | タイミング解析方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003162561A true JP2003162561A (ja) | 2003-06-06 |
Family
ID=19172852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001362335A Withdrawn JP2003162561A (ja) | 2001-11-28 | 2001-11-28 | タイミング解析方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003162561A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7299434B2 (en) | 2004-06-18 | 2007-11-20 | Fujitsu Limited | Slack value setting method, slack value setting device, and recording medium recording a computer-readable slack value setting program |
| US8671374B2 (en) | 2009-09-16 | 2014-03-11 | Nec Corporation | Information processing apparatus |
-
2001
- 2001-11-28 JP JP2001362335A patent/JP2003162561A/ja not_active Withdrawn
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