JP3077617B2 - 遅延シミュレータ - Google Patents
遅延シミュレータInfo
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- JP3077617B2 JP3077617B2 JP09025941A JP2594197A JP3077617B2 JP 3077617 B2 JP3077617 B2 JP 3077617B2 JP 09025941 A JP09025941 A JP 09025941A JP 2594197 A JP2594197 A JP 2594197A JP 3077617 B2 JP3077617 B2 JP 3077617B2
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Description
【０００１】
【発明の属する技術分野】本発明は遅延シミュレータに
関し、特に仮配線長を考慮した遅延シミュレーションや
バックアノテーションにおいて自動でエラー箇所を検出
する遅延シミュレーション装置及び方法に関する。
関し、特に仮配線長を考慮した遅延シミュレーションや
バックアノテーションにおいて自動でエラー箇所を検出
する遅延シミュレーション装置及び方法に関する。
【０００２】
【従来の技術】従来、遅延シミュレーションにおいて結
果が不良（ＮＧ）となった場合、回路設計者がシミュレ
ーション結果を見て、動作不良点を解析するか、あるい
は一部自動化されたシステムを利用して解析を行ってい
る。
果が不良（ＮＧ）となった場合、回路設計者がシミュレ
ーション結果を見て、動作不良点を解析するか、あるい
は一部自動化されたシステムを利用して解析を行ってい
る。
【０００３】従来の一部自動化されたシステムとして、
例えば特開平４−７５１７３号公報には、図３に示すよ
うに、レイアウトした論理回路について配線遅延を反映
した論理シミュレーションを行う第１のシミュレーショ
ン実行手段１１と、第１のシミュレーション手段１１で
実行される論理回路について配線遅延を反映しない論理
シミュレーションを行う第２のシミュレーション実行手
段１２と、第１のシミュレーション実行手段１１と第２
のシミュレーション手段１２とのシミュレーション結果
を比較して不一致点を出力する比較手段１３と、比較手
段１３の出力情報に基づきレイアウトを行うレイアウト
実行手段１４と、を備え、正しい動作をするレイアウト
を自動的に得ることを可能とした集積回路設計支援装置
が提案されている。
例えば特開平４−７５１７３号公報には、図３に示すよ
うに、レイアウトした論理回路について配線遅延を反映
した論理シミュレーションを行う第１のシミュレーショ
ン実行手段１１と、第１のシミュレーション手段１１で
実行される論理回路について配線遅延を反映しない論理
シミュレーションを行う第２のシミュレーション実行手
段１２と、第１のシミュレーション実行手段１１と第２
のシミュレーション手段１２とのシミュレーション結果
を比較して不一致点を出力する比較手段１３と、比較手
段１３の出力情報に基づきレイアウトを行うレイアウト
実行手段１４と、を備え、正しい動作をするレイアウト
を自動的に得ることを可能とした集積回路設計支援装置
が提案されている。
【０００４】このシステムは、比較手段１３における不
一致点検出動作について、自動化されており、この動作
について例を用いて以下に詳しく説明する。
一致点検出動作について、自動化されており、この動作
について例を用いて以下に詳しく説明する。
【０００５】図４は、第１、第２のシミュレーション実
行手段１１及び１２によって論理シミュレーションを行
う対象の回路の一例を示す図である。図４に示す回路で
は、クロック信号ＣＬＫのある立ち上がりエッジによっ
て、Ｄフリップフロップ（Ｄ−Ｆ／Ｆ）２１、２２及び
２３のＱ端子（出力端子）にある信号値が出力され、そ
れらの論理演算をした結果でＤ型フリップフロップ
（「Ｄ−Ｆ／Ｆ」という）２３のＤ端子の入力が決ま
る。入力が決まるまでの時間ｔｄは、排他的論理和（Ｅ
ＸＯＲ）ゲート２４、ＡＮＤゲート２５及びセレクタ２
６の各々のゲート遅延とその間の配線遅延で決まる。Ｄ
−Ｆ／Ｆ２３では、このようにして決まったＤ端子の入
力がクロック信号ＣＬＫの次の立ち上がりエッジでＱ端
子に出力される。
行手段１１及び１２によって論理シミュレーションを行
う対象の回路の一例を示す図である。図４に示す回路で
は、クロック信号ＣＬＫのある立ち上がりエッジによっ
て、Ｄフリップフロップ（Ｄ−Ｆ／Ｆ）２１、２２及び
２３のＱ端子（出力端子）にある信号値が出力され、そ
れらの論理演算をした結果でＤ型フリップフロップ
（「Ｄ−Ｆ／Ｆ」という）２３のＤ端子の入力が決ま
る。入力が決まるまでの時間ｔｄは、排他的論理和（Ｅ
ＸＯＲ）ゲート２４、ＡＮＤゲート２５及びセレクタ２
６の各々のゲート遅延とその間の配線遅延で決まる。Ｄ
−Ｆ／Ｆ２３では、このようにして決まったＤ端子の入
力がクロック信号ＣＬＫの次の立ち上がりエッジでＱ端
子に出力される。
【０００６】従って、この回路が正しく動作するために
は、クロック信号ＣＬＫの次の立ち上がりエッジが来る
前に、Ｄ−Ｆ／Ｆ２３のＤ端子の値が決まっていなけれ
ばならない。
は、クロック信号ＣＬＫの次の立ち上がりエッジが来る
前に、Ｄ−Ｆ／Ｆ２３のＤ端子の値が決まっていなけれ
ばならない。
【０００７】図５は、図４に示した回路の動作のタイミ
ングを示す図である。種々の遅延によって、Ｄ−Ｆ／Ｆ
２３のＤ端子の信号値は、クロック信号ＣＬＫの立ち上
がりより時間ｔｄだけ遅れて決まる。図５に示すよう
に、クロック信号ＣＬＫの周期をｔｗとすると、ｔｗ＞
ｔｄであれば、回路は正しく動作する。
ングを示す図である。種々の遅延によって、Ｄ−Ｆ／Ｆ
２３のＤ端子の信号値は、クロック信号ＣＬＫの立ち上
がりより時間ｔｄだけ遅れて決まる。図５に示すよう
に、クロック信号ＣＬＫの周期をｔｗとすると、ｔｗ＞
ｔｄであれば、回路は正しく動作する。
【０００８】一方、もし、配線遅延の影響で、ｔｗ≦ｔ
ｄとなった場合には、回路は正しく動作しなくなる。こ
のため、ｔｗ≦ｔｄとなった時に、これを検出できるよ
うに比較手段１３における不一致点の検出の設定は、Ｄ
−Ｆ／Ｆ２３のＤ端子の信号について、図５の矢印ａの
各タイミングで、論理値を、第１のシミュレーション、
第２のシミュレーションと、で比較するように設定す
る。
ｄとなった場合には、回路は正しく動作しなくなる。こ
のため、ｔｗ≦ｔｄとなった時に、これを検出できるよ
うに比較手段１３における不一致点の検出の設定は、Ｄ
−Ｆ／Ｆ２３のＤ端子の信号について、図５の矢印ａの
各タイミングで、論理値を、第１のシミュレーション、
第２のシミュレーションと、で比較するように設定す
る。
【０００９】このようにして検出された不一致点を基
に、不一致点の信号に影響を及ぼす箇所の配線をチェッ
クする。
に、不一致点の信号に影響を及ぼす箇所の配線をチェッ
クする。
【００１０】図５に示す回路の場合、セレクタ２６、Ａ
ＮＤゲート２５、ＥＸＯＲゲート２４等の間の配線が長
くなっている可能性がある。そして、これらの箇所をな
るべく最短経路で配線するようなレイアウトに変更す
る。
ＮＤゲート２５、ＥＸＯＲゲート２４等の間の配線が長
くなっている可能性がある。そして、これらの箇所をな
るべく最短経路で配線するようなレイアウトに変更す
る。
【００１１】
【発明が解決しようとする課題】しかしながら、上記し
た従来のシステムは下記記載の問題点を有している。
た従来のシステムは下記記載の問題点を有している。
【００１２】（１）第１の問題点は、数多くの論理値比
較点が必要となるという、ことである。そして、このよ
うに、数多くの論理値比較点を決定することは、回路設
計者にとって容易ではない。
較点が必要となるという、ことである。そして、このよ
うに、数多くの論理値比較点を決定することは、回路設
計者にとって容易ではない。
【００１３】その理由は、上記従来のシステムにおいて
は、第１、第２の２つのシミュレーション実行手段を用
いて、論理値比較点において、論理値を比較するという
手法をとっている、ことによる。
は、第１、第２の２つのシミュレーション実行手段を用
いて、論理値比較点において、論理値を比較するという
手法をとっている、ことによる。
【００１４】（２）第２の問題点は、シミュレーション
のエラーの原因が、必ずしも、設定した論理値比較点に
あるとは限らない、ということである。
のエラーの原因が、必ずしも、設定した論理値比較点に
あるとは限らない、ということである。
【００１５】その理由は、上記従来のシステムにおい
て、シミュレーション前に、エラーが発生する点を予想
して、論理値比較展を設定している、ことによる。ま
た、エラー原因を、論理値比較点の中からのみ検出する
手法をとっている、こともその理由の一つである。
て、シミュレーション前に、エラーが発生する点を予想
して、論理値比較展を設定している、ことによる。ま
た、エラー原因を、論理値比較点の中からのみ検出する
手法をとっている、こともその理由の一つである。
【００１６】（３）第３の問題点は、２つのシミュレー
ション実行結果から不一致箇所が検出されても、その不
一致に影響を及ぼす配線遅延が、図５に示したように、
複数存在し、このうち、どの部分の配線遅延を小さくす
るかは、専ら、回路設計者の判断によって決定される、
ということである。
ション実行結果から不一致箇所が検出されても、その不
一致に影響を及ぼす配線遅延が、図５に示したように、
複数存在し、このうち、どの部分の配線遅延を小さくす
るかは、専ら、回路設計者の判断によって決定される、
ということである。
【００１７】その理由は、上記従来のシステムにおい
て、期待値不一致は、多くの場合において、外部入力ま
たはフリップフロップの出力等から論理値比較点に到達
するまでの配線遅延が影響しており、その間のどの配線
の影響かを自動で絞り込む機能手段を具備していない、
ことによる。
て、期待値不一致は、多くの場合において、外部入力ま
たはフリップフロップの出力等から論理値比較点に到達
するまでの配線遅延が影響しており、その間のどの配線
の影響かを自動で絞り込む機能手段を具備していない、
ことによる。
【００１８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、遅延シミュレー
ションにおけるエラー箇所を自動検出する、遅延シミュ
レーション装置及び方法を提供することにある。
てなされたものであって、その目的は、遅延シミュレー
ションにおけるエラー箇所を自動検出する、遅延シミュ
レーション装置及び方法を提供することにある。
【００１９】また、本発明の他の目的は、エラー自動検
出の際に、エラーの原因となる箇所をネットリストにま
で絞り込むことにより、エラー箇所検出後のレイアウト
の修正を容易化する遅延シミュレーション装置及び方法
を提供することにある。
出の際に、エラーの原因となる箇所をネットリストにま
で絞り込むことにより、エラー箇所検出後のレイアウト
の修正を容易化する遅延シミュレーション装置及び方法
を提供することにある。
【００２０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、遅延情報ファイル、期待値、及び回路情
報を入力として遅延シミュレーションを行うシミュレー
タにおいて、期待値が不一致のエラー信号を出力し、前
記エラー信号を基に、前記遅延情報ファイル内の遅延情
報を加工する手段と、前記加工された遅延情報を元の前
記遅延情報と置換して、再シミュレーションを行う手段
とを備え、前記遅延情報ファイル内の遅延情報を加工す
る手段が、シミュレーションにおいてエラー信号を検出
すると、前記遅延情報ファイルを２ブロックに分割し、
一方のブロックの遅延値を“０”、他方のブロックの遅
延値を元の遅延情報とする手段を含む。
め、本発明は、遅延情報ファイル、期待値、及び回路情
報を入力として遅延シミュレーションを行うシミュレー
タにおいて、期待値が不一致のエラー信号を出力し、前
記エラー信号を基に、前記遅延情報ファイル内の遅延情
報を加工する手段と、前記加工された遅延情報を元の前
記遅延情報と置換して、再シミュレーションを行う手段
とを備え、前記遅延情報ファイル内の遅延情報を加工す
る手段が、シミュレーションにおいてエラー信号を検出
すると、前記遅延情報ファイルを２ブロックに分割し、
一方のブロックの遅延値を“０”、他方のブロックの遅
延値を元の遅延情報とする手段を含む。
【００２１】また、本発明は、前記遅延情報ファイル内
の遅延情報を加工する手段が、第１回目のシミュレーシ
ョンにおいてエラー信号を検出すると、前記遅延情報フ
ァイル全体を２ブロックに分割し、一方のブロックの遅
延値を“０”、他方のブロックの遅延値を元の遅延情報
とし、前記加工された遅延情報ファイルを入力としたシ
ミュレーションにおけるエラーの有無により、エラーブ
ロックを推定し、また第２回目以降の遅延情報ファイル
の加工は、直前のシミュレーションによってエラーブロ
ックと推定されたブロックをさらに２ブロックに分割
し、一方のブロックの遅延値を“０”、他方のブロック
の遅延値を元の遅延情報とする、ことを特徴とする。
の遅延情報を加工する手段が、第１回目のシミュレーシ
ョンにおいてエラー信号を検出すると、前記遅延情報フ
ァイル全体を２ブロックに分割し、一方のブロックの遅
延値を“０”、他方のブロックの遅延値を元の遅延情報
とし、前記加工された遅延情報ファイルを入力としたシ
ミュレーションにおけるエラーの有無により、エラーブ
ロックを推定し、また第２回目以降の遅延情報ファイル
の加工は、直前のシミュレーションによってエラーブロ
ックと推定されたブロックをさらに２ブロックに分割
し、一方のブロックの遅延値を“０”、他方のブロック
の遅延値を元の遅延情報とする、ことを特徴とする。
【００２２】本発明においては、前記遅延情報ファイル
内遅延情報の加工手段が、シミュレーションにおいてエ
ラー信号を検出すると、遅延情報ファイルをｎブロック
に分割し、ある１つのブロックの遅延値を小さく、その
他のブロックの遅延値をオリジナル遅延情報とする、こ
とを特徴とする。
内遅延情報の加工手段が、シミュレーションにおいてエ
ラー信号を検出すると、遅延情報ファイルをｎブロック
に分割し、ある１つのブロックの遅延値を小さく、その
他のブロックの遅延値をオリジナル遅延情報とする、こ
とを特徴とする。
【００２３】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の遅延シミュレータは、その好まし
い実施の形態において、遅延情報ファイル、または加工
された遅延情報ファイル、期待値、回路情報を入力とし
て遅延シミュレーションを行うシミュレータ（図１の
４）からの期待値不一致のエラー信号を基に、遅延情報
ファイルを加工（図１の５）し、この加工された遅延情
報ファイルを元の遅延情報ファイルと置換して、再シミ
ュレーションを行うものである。
に説明する。本発明の遅延シミュレータは、その好まし
い実施の形態において、遅延情報ファイル、または加工
された遅延情報ファイル、期待値、回路情報を入力とし
て遅延シミュレーションを行うシミュレータ（図１の
４）からの期待値不一致のエラー信号を基に、遅延情報
ファイルを加工（図１の５）し、この加工された遅延情
報ファイルを元の遅延情報ファイルと置換して、再シミ
ュレーションを行うものである。
【００２４】このように、本発明の実施の形態によれ
ば、シミュレータからの期待値不一致のエラー信号を基
に、遅延情報ファイルをブロック分割し、その中にある
１つのブロックについて遅延値を小さく、その他のブロ
ックの遅延値をオリジナル遅延情報とする。加工された
遅延情報ファイルを元の遅延情報ファイルと置換して再
シミュレーションを行い、その結果、期待値不一致が出
た場合、エラーはその他のブロックに含まれている可能
性があり、期待値不一致が出ない場合には、エラーは、
遅延値を小さくしたブロックに含まれている。その結
果、エラー箇所がどのブロックに存在するか推定可能と
なる。
ば、シミュレータからの期待値不一致のエラー信号を基
に、遅延情報ファイルをブロック分割し、その中にある
１つのブロックについて遅延値を小さく、その他のブロ
ックの遅延値をオリジナル遅延情報とする。加工された
遅延情報ファイルを元の遅延情報ファイルと置換して再
シミュレーションを行い、その結果、期待値不一致が出
た場合、エラーはその他のブロックに含まれている可能
性があり、期待値不一致が出ない場合には、エラーは、
遅延値を小さくしたブロックに含まれている。その結
果、エラー箇所がどのブロックに存在するか推定可能と
なる。
【００２５】そして、エラー箇所が含まれているブロッ
クをさらに小さなブロックに分割し、エラー箇所がどの
ブロックに存在するかの推定を繰り返す。このため、最
終的にエラーブロックは自動的にネットまで絞り込まれ
る。
クをさらに小さなブロックに分割し、エラー箇所がどの
ブロックに存在するかの推定を繰り返す。このため、最
終的にエラーブロックは自動的にネットまで絞り込まれ
る。
【００２６】
【実施例】上記した本発明の実施の形態について、更に
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００２７】図１は、本発明の第１の実施例の構成を示
す図である。図１を参照すると、本発明の第１の実施例
は、遅延シミュレーションの対象となる回路のネットリ
ストからなる回路情報１と、論理検証のための期待値を
含む期待値ファイル２と、遅延情報ファイル６と、を入
力とするシミュレータ４により、遅延シミュレーション
を行い、その結果が期待値ファイル２と同一であるか否
かの比較を行う。
す図である。図１を参照すると、本発明の第１の実施例
は、遅延シミュレーションの対象となる回路のネットリ
ストからなる回路情報１と、論理検証のための期待値を
含む期待値ファイル２と、遅延情報ファイル６と、を入
力とするシミュレータ４により、遅延シミュレーション
を行い、その結果が期待値ファイル２と同一であるか否
かの比較を行う。
【００２８】１回目の遅延シミュレーション時の遅延情
報ファイル６は、オリジナル遅延情報ファイルと全く同
一である。
報ファイル６は、オリジナル遅延情報ファイルと全く同
一である。
【００２９】次にシミュレーション４での比較結果に、
相違（エラー）があるか否かを調べ、エラーを検出した
場合には、遅延情報ファイル加工部５に、遅延情報ファ
イルを受け渡す（ステップＡ１）。また、ステップＡ１
において、エラーを検出しなかった場合、再シミュレー
ションが必要か否かを調べ（ステップＡ２）、再シミュ
レーションが必要であれば、遅延情報ファイル加工部５
に、遅延情報ファイルを受け渡し、一方、再シミュレー
ションが不必要であればシミュレーションを終了する。
相違（エラー）があるか否かを調べ、エラーを検出した
場合には、遅延情報ファイル加工部５に、遅延情報ファ
イルを受け渡す（ステップＡ１）。また、ステップＡ１
において、エラーを検出しなかった場合、再シミュレー
ションが必要か否かを調べ（ステップＡ２）、再シミュ
レーションが必要であれば、遅延情報ファイル加工部５
に、遅延情報ファイルを受け渡し、一方、再シミュレー
ションが不必要であればシミュレーションを終了する。
【００３０】遅延情報ファイル処理部５では、受け渡さ
れた遅延情報ファイルを、ｎブロックに分割し、そのブ
ロックの遅延値を加工し、加工された遅延情報ファイル
を遅延情報ファイル６に出力し、シミュレータ４はこの
遅延情報ファイル６を用いて再シミュレーションを行
う。
れた遅延情報ファイルを、ｎブロックに分割し、そのブ
ロックの遅延値を加工し、加工された遅延情報ファイル
を遅延情報ファイル６に出力し、シミュレータ４はこの
遅延情報ファイル６を用いて再シミュレーションを行
う。
【００３１】この遅延情報ファイル加工部５の詳細な処
理フローを図２に示す。
理フローを図２に示す。
【００３２】遅延シミュレーションの対象となる回路情
報１と、論理検証のための期待値ファイル２と、オリジ
ナル遅延情報ファイル３と、を初期の入力とするシミュ
レータ４により遅延シミュレーションを行い、その結果
を期待値ファイル２と照合する。
報１と、論理検証のための期待値ファイル２と、オリジ
ナル遅延情報ファイル３と、を初期の入力とするシミュ
レータ４により遅延シミュレーションを行い、その結果
を期待値ファイル２と照合する。
【００３３】その結果、エラーを検出した場合、遅延情
報ファイル加工部５において、遅延情報ファイルを２分
割し、一方のブロックの遅延値を、オリジナル遅延値の
ままのブロック、また他方のブロックの遅延値を一時的
に“０”とするブロックに加工する（ステップＢ１）。
この加工された遅延情報ファイルを遅延情報ファイル６
に出力し、再度シミュレーションを行う。
報ファイル加工部５において、遅延情報ファイルを２分
割し、一方のブロックの遅延値を、オリジナル遅延値の
ままのブロック、また他方のブロックの遅延値を一時的
に“０”とするブロックに加工する（ステップＢ１）。
この加工された遅延情報ファイルを遅延情報ファイル６
に出力し、再度シミュレーションを行う。
【００３４】このシミュレーションの結果、再度エラー
を検出した場合には、遅延情報ファイル加工部５におい
て、遅延値を前回オリジナル遅延値のままにしたブロッ
クの遅延値を一時的に“０”とし、また前回遅延値を一
時的に“０”としたブロックの遅延値をオリジナル遅延
値とするように加工する（ステップＢ２）。そして、こ
の加工された遅延情報ファイルを遅延情報ファイル６に
出力し、再度シミュレーションを行う。
を検出した場合には、遅延情報ファイル加工部５におい
て、遅延値を前回オリジナル遅延値のままにしたブロッ
クの遅延値を一時的に“０”とし、また前回遅延値を一
時的に“０”としたブロックの遅延値をオリジナル遅延
値とするように加工する（ステップＢ２）。そして、こ
の加工された遅延情報ファイルを遅延情報ファイル６に
出力し、再度シミュレーションを行う。
【００３５】このシミュレーションにおいてエラーが検
出された場合、エラー箇所は、遅延情報ファイル中の両
方のブロックに含まれている。
出された場合、エラー箇所は、遅延情報ファイル中の両
方のブロックに含まれている。
【００３６】そこで、シミュレーションを次段へ進める
ために、遅延情報ファイル加工部５において、遅延情報
ファイル中遅延値を一時的に“０”としたブロックを、
仮想的に遅延値を“０”固定とし、次段のシミュレーシ
ョンにおいてエラーブロックが判断される対象から外
す。
ために、遅延情報ファイル加工部５において、遅延情報
ファイル中遅延値を一時的に“０”としたブロックを、
仮想的に遅延値を“０”固定とし、次段のシミュレーシ
ョンにおいてエラーブロックが判断される対象から外
す。
【００３７】さらに、遅延値がオリジナルの遅延値であ
るブロックを２分割し、一方のブロックの遅延値をオリ
ジナル遅延値といい、他方の遅延値を一時的に“０”と
するブロックに加工する（ステップＢ３）。
るブロックを２分割し、一方のブロックの遅延値をオリ
ジナル遅延値といい、他方の遅延値を一時的に“０”と
するブロックに加工する（ステップＢ３）。
【００３８】この加工された遅延情報ファイルを遅延情
報ファイル６に出力し、再度シミュレーションを行う。
報ファイル６に出力し、再度シミュレーションを行う。
【００３９】このシミュレーションにおいてエラーが検
出された場合は、ステップＢ２以下の加工と同様な加工
を行う。
出された場合は、ステップＢ２以下の加工と同様な加工
を行う。
【００４０】一方、エラーが検出されなかった場合、エ
ラー箇所は遅延情報ファイル中一時的に遅延値を“０”
としたブロックに含まれており、遅延値をオリジナルの
遅延値としてブロックにはエラー箇所はないと推定され
る。
ラー箇所は遅延情報ファイル中一時的に遅延値を“０”
としたブロックに含まれており、遅延値をオリジナルの
遅延値としてブロックにはエラー箇所はないと推定され
る。
【００４１】このため、遅延値をオリジナルの遅延値と
したブロックの遅延値は、オリジナル遅延値のまま固定
とし、今後のシミュレーションにおいてエラーブロック
か判断される対象から外し、一時的に遅延値を“０”と
したブロックをさらに２分割し、一方の遅延値をオリジ
ナルの遅延値とし、他方の遅延値を一時的に遅延値を
“０”としたブロックに加工する（ステップＢ４）。
したブロックの遅延値は、オリジナル遅延値のまま固定
とし、今後のシミュレーションにおいてエラーブロック
か判断される対象から外し、一時的に遅延値を“０”と
したブロックをさらに２分割し、一方の遅延値をオリジ
ナルの遅延値とし、他方の遅延値を一時的に遅延値を
“０”としたブロックに加工する（ステップＢ４）。
【００４２】この加工された遅延情報ファイルを遅延情
報ファイル６に出力し、再度シミュレーションを行う。
このシミュレーションにおいてエラーが検出された場合
は、ステップＢ２の加工と、エラーが検出されなかった
場合はステップＢ４の加工と同様な加工を繰り返すこと
により、エラー箇所のネットを検出できる。
報ファイル６に出力し、再度シミュレーションを行う。
このシミュレーションにおいてエラーが検出された場合
は、ステップＢ２の加工と、エラーが検出されなかった
場合はステップＢ４の加工と同様な加工を繰り返すこと
により、エラー箇所のネットを検出できる。
【００４３】エラー箇所のネットを検出後、遅延情報フ
ァイル中、エラー箇所のネットの遅延値を“０”に固定
し、仮想的に遅延値を“０”としてエラーブロックが判
断される対象から外したブロックの遅延値をオリジナル
の遅延値に戻し、仮想的に遅延値を“０”としてエラー
ブロックが判断される対象から外したブロック以外のブ
ロックをさらに２分割し、一方の遅延値をオリジナル遅
延値とし、他方の遅延値を一時的に“０”としたブロッ
クに加工する。
ァイル中、エラー箇所のネットの遅延値を“０”に固定
し、仮想的に遅延値を“０”としてエラーブロックが判
断される対象から外したブロックの遅延値をオリジナル
の遅延値に戻し、仮想的に遅延値を“０”としてエラー
ブロックが判断される対象から外したブロック以外のブ
ロックをさらに２分割し、一方の遅延値をオリジナル遅
延値とし、他方の遅延値を一時的に“０”としたブロッ
クに加工する。
【００４４】この加工は後述ステップＢ６と同様の加工
であり、この加工された遅延情報ファイルを遅延情報フ
ァイル６に出力し再シミュレーションした後の処理のス
テップは、後述するステップＢ６と同様の処理ステップ
を繰り返す。その結果、エラー箇所を絞り込むことがで
きる。
であり、この加工された遅延情報ファイルを遅延情報フ
ァイル６に出力し再シミュレーションした後の処理のス
テップは、後述するステップＢ６と同様の処理ステップ
を繰り返す。その結果、エラー箇所を絞り込むことがで
きる。
【００４５】またステップＢ２において加工された遅延
情報ファイルを入力としたシミュレーションにおいてエ
ラーが検出されなかった場合、エラー箇所は、遅延情報
ファイル中一次的に遅延値を“０”としたブロックに含
まれており、遅延値をオリジナルの遅延値としたブロッ
クにはエラー箇所はないと推測される。
情報ファイルを入力としたシミュレーションにおいてエ
ラーが検出されなかった場合、エラー箇所は、遅延情報
ファイル中一次的に遅延値を“０”としたブロックに含
まれており、遅延値をオリジナルの遅延値としたブロッ
クにはエラー箇所はないと推測される。
【００４６】このため、遅延値をオリジナルの遅延値と
したブロックの遅延値は、オリジナル遅延値のまま固定
とし、以降のシミュレーションにおいてエラーブロック
が判断される対象から外し、一時的に遅延値を“０”と
したブロックをさらに２分割し、一方の遅延値をオリジ
ナルの遅延値とし、他方の遅延値を一時的に遅延値を
“０”としたブロックに加工する（ステップＢ５）。
したブロックの遅延値は、オリジナル遅延値のまま固定
とし、以降のシミュレーションにおいてエラーブロック
が判断される対象から外し、一時的に遅延値を“０”と
したブロックをさらに２分割し、一方の遅延値をオリジ
ナルの遅延値とし、他方の遅延値を一時的に遅延値を
“０”としたブロックに加工する（ステップＢ５）。
【００４７】この加工された遅延情報ファイルを遅延情
報ファイル６に出力し、再度シミュレーションを行う。
このシミュレーションにおいてエラーが検出された場合
には、ステップＢ２の加工、一方、エラーが検出されな
かった場合にはステップＢ４の加工と同様な加工を行え
ば良い。
報ファイル６に出力し、再度シミュレーションを行う。
このシミュレーションにおいてエラーが検出された場合
には、ステップＢ２の加工、一方、エラーが検出されな
かった場合にはステップＢ４の加工と同様な加工を行え
ば良い。
【００４８】次にステップＢ１において加工された遅延
情報ファイルを入力としたシミュレーションにおいてエ
ラーが提出されなかった場合、エラー箇所は遅延情報フ
ァイル中一時的に遅延値を“０”としたブロックに含ま
れており、遅延値をオリジナルの遅延値としたブロック
にはエラー箇所はないと推測される。
情報ファイルを入力としたシミュレーションにおいてエ
ラーが提出されなかった場合、エラー箇所は遅延情報フ
ァイル中一時的に遅延値を“０”としたブロックに含ま
れており、遅延値をオリジナルの遅延値としたブロック
にはエラー箇所はないと推測される。
【００４９】このため、遅延値をオリジナルの遅延値と
したブロックの遅延値はオリジナル遅延値のまま固定と
し今後のシミュレーションにおいてエラーブロックが判
断される対象から外し、一時的に遅延値を“０”とした
ブロックをさらに２分割し、一方の遅延値をオリジナル
の遅延値とし、他方の遅延値を一時的に遅延値を“０”
としたブロックに加工する（ステップＢ６）。
したブロックの遅延値はオリジナル遅延値のまま固定と
し今後のシミュレーションにおいてエラーブロックが判
断される対象から外し、一時的に遅延値を“０”とした
ブロックをさらに２分割し、一方の遅延値をオリジナル
の遅延値とし、他方の遅延値を一時的に遅延値を“０”
としたブロックに加工する（ステップＢ６）。
【００５０】この加工された遅延情報ファイルを遅延情
報ファイル６に出力し、再度シミュレーションを行う。
このシミュレーションにおいてエラーが検出された場合
には、ステップＢ２の加工と、エラーが検出された場合
はステップＢ５と同様の加工を行えば良い。
報ファイル６に出力し、再度シミュレーションを行う。
このシミュレーションにおいてエラーが検出された場合
には、ステップＢ２の加工と、エラーが検出された場合
はステップＢ５と同様の加工を行えば良い。
【００５１】このように、遅延情報ファイルの加工、加
工された遅延情報ファイルを用いたシミュレーション、
エラー検出を繰り返すことにより、遅延シミュレーショ
ンにおけるエラー原因のネットを自動検出、エラーリス
トを出力することが可能となる。
工された遅延情報ファイルを用いたシミュレーション、
エラー検出を繰り返すことにより、遅延シミュレーショ
ンにおけるエラー原因のネットを自動検出、エラーリス
トを出力することが可能となる。
【００５２】また、エラーリストがネットで出力される
ため、レイアウトの修正箇所が回路設計者でなくても容
易に理解できる。
ため、レイアウトの修正箇所が回路設計者でなくても容
易に理解できる。
【００５３】次に本発明の第２の実施例として、遅延情
報ファイル加工部５において遅延情報ファイル加工の際
のブロック分割を、２ブロック分割ではなくｎブロック
分割で行うフローについて説明する。
報ファイル加工部５において遅延情報ファイル加工の際
のブロック分割を、２ブロック分割ではなくｎブロック
分割で行うフローについて説明する。
【００５４】遅延情報ファイル加工部５において、ｎブ
ロック分割中のある１つのブロックについて遅延値を
“０”とする加工を行い、遅延情報ファイル６を出力、
再シミュレーション。２ブロック分割処理と同様の処理
フローを行い、エラーが原因のネットを自動検出、エラ
ーリストを出力する。
ロック分割中のある１つのブロックについて遅延値を
“０”とする加工を行い、遅延情報ファイル６を出力、
再シミュレーション。２ブロック分割処理と同様の処理
フローを行い、エラーが原因のネットを自動検出、エラ
ーリストを出力する。
【００５５】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００５６】（１）本発明の第１の効果は、エラー箇所
を自動検出できる、ということである。
を自動検出できる、ということである。
【００５７】その理由は、本発明においては、遅延情報
ファイル、期待値、回路情報を入力として遅延シミュレ
ーションを行うシミュレータにおいて、期待値不一致の
エラー信号を出力し、このエラー信号を基に、遅延情報
ファイルを加工し、加工された遅延情報ファイルを元の
遅延情報ファイルと置換して再シミュレーションを行う
ことにより、エラー箇所を限定するように、構成したこ
とによる。
ファイル、期待値、回路情報を入力として遅延シミュレ
ーションを行うシミュレータにおいて、期待値不一致の
エラー信号を出力し、このエラー信号を基に、遅延情報
ファイルを加工し、加工された遅延情報ファイルを元の
遅延情報ファイルと置換して再シミュレーションを行う
ことにより、エラー箇所を限定するように、構成したこ
とによる。
【００５８】（２）本発明の第２の効果は、遅延シミュ
レーション後の修正は、回路設計者ではなくても可能に
なり、回路設計者の負担を大幅に軽減することができ
る、ということである。
レーション後の修正は、回路設計者ではなくても可能に
なり、回路設計者の負担を大幅に軽減することができ
る、ということである。
【００５９】その理由は、本発明においては、エラー箇
所をネット単位で出力する、ように構成されている、こ
とによる。
所をネット単位で出力する、ように構成されている、こ
とによる。
【図１】本発明の一実施例の処理フローを説明するため
の図である。
の図である。
【図２】本発明の一実施例における遅延情報ファイル加
工部の処理フロー説明するための図である。
工部の処理フロー説明するための図である。
【図３】従来システムの構成を示すブロック図である。
【図４】図３に示した従来システムでシミュレーション
される論理回路の一例を示す図である。
される論理回路の一例を示す図である。
【図５】図４に示した回路の動作タイミングを示す図で
ある。
ある。
１ 遅延シミュレーションの対象となる回路情報 ２ 論理検証のための期待値ファイル ３ オリジナル遅延情報ファイル ４ シミュレータ ５ 遅延情報ファイル加工部 ６ 遅延情報ファイル １１ 第１のシミュレーション実行手段 １２ 第２のシミュレーション実行手段 １３ 比較手段 １４ レイアウト実行手段 ２１、２２、２３ Ｄフリップフロップ ２４ 排他的論理和ゲート（ＥＸＯＲゲート） ２５ 論理積ゲート（ＡＮＤゲート） ２６ 選択器（セレクタ）
Claims (6)
- 【請求項１】遅延値を格納した遅延情報ファイル、期待
値、及び回路情報を入力として解析対象の回路の遅延シ
ミュレーションを行うシミュレーション装置において、 遅延シミュレーション結果と期待値が不一致のエラー信
号を出力し、前記エラー信号を基に、前記遅延情報ファ
イル内の遅延情報を加工する手段と、 前記加工された遅延情報を元の前記遅延情報と置換し
て、再シミュレーションを行う手段と、を備え、 前記遅延情報ファイル内の遅延情報を加工する手段が、
シミュレーションにおいてエラー信号を検出すると、前
記遅延情報ファイルを２ブロックに分割し、一方のブロ
ックの遅延値を“０”、他方のブロックの遅延値を元の
遅延情報とする手段を含む、ことを特徴とする遅延シミ
ュレーション装置。 - 【請求項２】遅延値を格納した遅延情報ファイル、期待
値、及び回路情報を入力として解析対象の回路の遅延シ
ミュレーションを行うシミュレーション装置において、 遅延シミュレーション結果と期待値が不一致のエラー信
号を出力し、前記エラー信号を基に、前記遅延情報ファ
イル内の遅延情報を加工する手段と、 前記加工された遅延情報を元の前記遅延情報と置換し
て、再シミュレーションを行う手段と、を備え、 前記遅延情報ファイル内の遅延情報を加工する手段が、 第１回目のシミュレーションにおいてエラー信号を検出
すると、前記遅延情報ファイル全体を２ブロックに分割
し、一方のブロックの遅延値を“０”、他方のブロック
の遅延値を元の遅延情報とする手段と、 前記加工された遅延情報ファイルを入力としたシミュレ
ーションにおけるエラーの有無により、エラーブロック
を推定する手段と、 また第２回目以降の遅延情報ファイルの加工の際には、
直前のシミュレーションによってエラーブロックと推定
されたブロックをさらに２ブロックに分割し、一方のブ
ロックの遅延値を“０”、他方のブロックの遅延値を元
の遅延情報とする手段と、を有する、ことを特徴とする
遅延シミュレーション装置。 - 【請求項３】遅延値を格納した遅延情報ファイル、期待
値、及び回路情報を入力として解析対象の回路の遅延シ
ミュレーションを行うシミュレーション装置において、 遅延シミュレーション結果と期待値が不一致のエラー信
号を出力し、前記エラー信号を基に、前記遅延情報ファ
イル内の遅延情報を加工する手段と、 前記加工された遅延情報を元の前記遅延情報と置換し
て、再シミュレーションを行う手段と、を備え、 前記遅延情報ファイル内の遅延情報を加工する手段が、 シミュレーションにおいてエラー信号を検出すると、遅
延情報ファイルをｎブロックに分割し、ある１つのブロ
ックの遅延値を小さく、その他のブロックの遅延値をオ
リジナル遅延情報とする手段を有する、ことを特徴とす
る遅延シミュレーション装置。 - 【請求項４】エラー箇所をネット単位で出力する、こと
を特徴とする請求項１乃至３のいずれか一に記載の遅延
シミュレーション装置。 - 【請求項５】遅延値を格納した遅延情報ファイル、期待
値、及び回路情報を入力として遅延解析対象の回路の遅
延シミュレーションを行う方法において、 遅延シミュレーション結果が期待値と不一致であること
を示すエラー信号に基づき、前記遅延情報ファイルを複
数ブロックに分割し、ある１つのブロックの遅延値を小
さく設定し、これ以外の他のブロックの遅延値をオリジ
ナル遅延情報とし、このように遅延値の入れ替えが行わ
れた遅延情報ファイルに基づき再度遅延シミュレーショ
ンを行い、遅延シミュレーション結果と前記期待値との
不一致を示すエラー信号に基づき、前記遅延情報ファイ
ルの再分割を行うことを繰り返し、これにより遅延シミ
ュレーション結果が前記期待値との不一致の原因のなる
回路情報を抽出する、ことを特徴とする遅延シミュレー
ション方法。 - 【請求項６】エラー箇所をネット単位で出力する、こと
を特徴とする請求項４記載の遅延シミュレーション方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09025941A JP3077617B2 (ja) | 1997-01-24 | 1997-01-24 | 遅延シミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09025941A JP3077617B2 (ja) | 1997-01-24 | 1997-01-24 | 遅延シミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10207936A JPH10207936A (ja) | 1998-08-07 |
| JP3077617B2 true JP3077617B2 (ja) | 2000-08-14 |
Family
ID=12179793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09025941A Expired - Lifetime JP3077617B2 (ja) | 1997-01-24 | 1997-01-24 | 遅延シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3077617B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1037751C (zh) * | 1993-07-27 | 1998-03-18 | 住友精化株式会社 | 分离高浓度氮气的方法和装置 |
-
1997
- 1997-01-24 JP JP09025941A patent/JP3077617B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1037751C (zh) * | 1993-07-27 | 1998-03-18 | 住友精化株式会社 | 分离高浓度氮气的方法和装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10207936A (ja) | 1998-08-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000516 |