JP2914257B2

JP2914257B2 - 競合動作の判定方法

Info

Publication number: JP2914257B2
Application number: JP7317263A
Authority: JP
Inventors: 則夫新井; 真理子植村
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1995-11-10
Filing date: 1995-11-10
Publication date: 1999-06-28
Anticipated expiration: 2015-11-10
Also published as: JPH09133738A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は競合動作の判定方法
に関し、特にテストパタンを用いることなく、組合せ回
路、順序回路等の基本ゲートにより構成された論理回路
の全ての外部入力端子間の競合動作不良を判定する方法
に関する。

【０００２】

【従来の技術】ＡＮＤゲート、ＯＲゲート等の基本組合
せ回路（ゲート回路）及びフリップフロップ等からなる
論理回路における外部端子間の競合動作の検証には、従
来、図８に示すように、テストパタンを用いて論理シミ
ュレーションを実行して行われていた。すなわち、論理
シミュレータにパタンと回路接続情報を規定するネット
リストを与え、各外部入力端子の入力タイミングをずら
して論理シミュレーションを実行し、実行結果に異常が
なければ問題なし（競合動作無）と判断していた。この
種の論理シミュレーションの実行による競合動作判定方
法として、例えば特開平２−９１７７０号公報には論理
シミュレーションの実行と並列に詳細遅延値に基づく各
種基準パラメータ（例えばクロックキュー発生時刻、ホ
ールドタイム基準値、セットアップタイム基準値等）に
基づきフリップフロップ等の回路モデルに対するレーシ
ング（racing）チェックを高速に行なうようにした構成
が提案されている。なお、レーシングとは二つの信号が
競合（競争）することをいい、例えば組合せ回路の入力
端子の二つ以上が同時に変化すると出力が一時的に正常
動作しなくなり（ハザード）、後段のフリップフロップ
回路に誤動作を生じることになる。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
競合動作不良判定方法では、全外部入力端子の入力タイ
ミングをずらし、このタイミングのずらし方をかえた回
数分の論理シミュレーションを行うことが必要とされ、
このため競合動作の判定に要する時間が長くなるという
問題がある。

【０００４】従って、本発明は上記問題点に鑑みて為さ
れたものであって、テストパタンを用いることなく外部
入力端子間の競合動作の判定を高速に行う方法を提供す
ることを目的とする。

【０００５】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、１又は複数のゲート回路、及びフリップ
フロップを含む論理回路への外部入力端子から該フリッ
プフロップまでの遅延時間差による競合動作の検証を行
なう方法において、選択された一の外部入力端子を起点
とし入力信号が駆動するゲート回路方向に前記フリップ
フロップの入力端子までトレースを行ない前記外部入力
端子と前記フリップフロップの入力端子までの遅延時間
（「第１の遅延時間」という）を計算し、到達した前記
フリップフロップの入力端子がデータ端子の場合には、
前記第１の遅延時間をＴｄとし、前記フリップフロップ
のクロック端子を起点として、クロック信号を駆動して
いるゲート回路の方向に後方トレースを行い、到達した
他の外部入力端子と起点までの第２の遅延時間を計算し
て前記第２の遅延時間をＴｃとし、到達した前記フリッ
プフロップの入力端子がクロック端子の場合には、前記
第１の遅延時間をＴｃとし、前記フリップフロップのデ
ータ端子を起点とし、データ信号を駆動しているゲート
回路の方向に後方トレースを行い、到達した第２の外部
入力端子と起点までの第２の遅延時間を計算して前記第
２の遅延時間をＴｄとし、前記Ｔｄから前記Ｔｃを引い
た値が、前記フリップフロップのホールド時間より小さ
いか、又は、前記Ｔｃから前記Ｔｄを引いた値が前記フ
リップフロップのセットアップ時間よりも小さい場合
に、競合動作と判定することを特徴とする競合動作の判
定方法を提供する。

【０００６】本発明においては、前記後方トレースにお
ける、起点からトレース途中のゲート回路までの遅延時
間が、前記フリップフロップのクロック端子を起点とす
る場合には、前記Ｔｄに前記フリップフロップのセット
アップ時間を加算した値よりも大きい場合と、前記フリ
ップフロップのデータ端子を起点とする場合には、前記
Ｔｃに前記フリップフロップのホールド時間を加算した
値よりも大きい場合に、前記後方トレースを中止するこ
とを特徴とする。

【０００７】上記構成のもと、本発明によれば、テスト
パタンを用いることなく、回路接続情報と回路素子遅延
情報とを入力としたパス解析による遅延計算プログラム
を用いるため、競合動作の検証時間を大幅に短縮する。

【０００８】また、競合動作の判定において外部入力端
子からのクロック遅延時間と外部端子からのデータ遅延
時間の比較を行うために、論理回路をトレースする際、
データ遅延とクロック遅延との差がフリップフロップの
ホールド値、セットアップ値よりも大きくなった時点で
トレースを中止すること、フリップフロップのホールド
値やセットアップ値とスキュー値を加算値よりも大きく
なった時点でトレースを中止することにより、パス解析
のトレースする範囲を制限することができ、このため検
証時間を短縮することができる。

【０００９】

【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。

【００１０】図１は、本発明の一実施形態に係る競合動
作の判定法の処理を説明するための流れ図である。図３
は、本実施形態の方法の適用例を説明するための論理回
路の一例を示す図である。

【００１１】図３において、１はデータ信号の外部入力
端子、２はクロック信号の外部入力端子、１６、２２は
フリップフロップ（Ｄ型フリップフロップ、以下「Ｆ／
Ｆ」という）、１０、１２、１４、１８、２０、２４、
２６は論理回路を構成するための回路ブロックである。

【００１２】図３に示す論理回路に本実施形態を適用し
た場合の動作を、図１の流れ図を参照して以下に説明す
る。

【００１３】論理回路の回路接続情報を、回路接続情報
を格納したネットリストファイルから読み込み（ステッ
プS101）、次に回路素子（例えば基本ゲート）の遅延情
報を例えば基本ライブラリ等から読み込み（ステップS1
02）、検証済みでない外部入力端子の選択を行なう（ス
テップS104）。

【００１４】次に、接続先を確認し（ステップS105）、
接続先が外部端子でない場合（ステップS106）には、接
続先がＦ／Ｆであるか否かを判定する（ステップS10
7）。すなわち、外部端子間の競合検証対象の外部入力
端子１をスタートポイント（起点）とし、Ｆ／Ｆブロッ
クの入力までのパスをトレースする。この間、Ｆ／Ｆに
到達するまでの接続回路素子（図３においてはブロック
１０、１２、１４）の遅延をステップS102で読み込んだ
回路素子遅延情報を基に計算し、入力遅延に加算する
（ステップS111）。その際、ブロック１０、１２、１４
等の内部回路の回路接続情報に対応して遅延情報を基に
ブロック１０、１２、１４における信号の各遅延情報
（例えば伝搬遅延時間）を導出する。

【００１５】外部入力端子１からＦ／Ｆブロック１６に
至るパスのトレースにより到達する端子は、Ｆ／Ｆブロ
ック１６のデータ端子（Ｄ）であり、この場合、接続先
がＦ／Ｆのクロック入力でないため（ステップS108参
照）、トレースされるパス上のブロックはブロック１
０、１２、１４である。そして、外部入力端子１からブ
ロック１０、１２、１４を介しＦ／Ｆブロック１６のデ
ータ端子までの遅延時間を計算した値を遅延時間（Ｔ
ｄ）とする（ステップS109）。

【００１６】次に、Ｆ／Ｆ１６のクロック端子（ＣＫ）
から外部入力端子に到達するまで後方トレースを行う。

【００１７】図３に示す論理回路において、Ｆ／Ｆ１６
のクロック入力端子（ＣＫ）から後方トレースにより到
達する外部入力端子は外部入力端子２であり、トレース
されるパス上のブロックは、ブロック（インバータ）２
４、２６である。

【００１８】Ｆ／Ｆ１６のクロック端子（ＣＫ）からブ
ロック２４、２６を介し、外部入力端子２までの遅延時
間（Ｔｃ）を計算する（ステップS110）。

【００１９】次に、ＴｄとＴｃを比較し（ステップS11
2）、ＴｄがＴｃより大きい場合には、Ｆ／Ｆ１６のホ
ールド時間（Ｔhold；Ｆ／Ｆのクロック信号の遷移の後
にデータ端子入力を固定しておかなくてならない時間）
が、ＴｄとＴｃの差より大きい場合に（Ｔｄ−Ｔｃ＜Ｔ
hold）、ホールドエラーの競合動作と判断する（ステッ
プS115）。

【００２０】逆に、ＴｄがＴｃより小さい場合には、Ｆ
／Ｆ１６のセットアップ時間（Ｔsetup；Ｆ／Ｆのクロ
ック信号の遷移の前にデータ端子入力を固定しておかな
くてならない時間）が、ＴｄとＴｃの差より大きい場合
（Ｔｃ−Ｔｄ＜Ｔsetup）に、セットアップ違反の競合
動作と判断する（ステップS115）。

【００２１】また、前記ＴｄとＴｃの比較（ステップS1
12）において、ＴｄとＴｃが等値であるならば、ホール
ドとセットアップの両方の競合動作であることを判定す
る。

【００２２】一方、始めに外部入力端子２が外部端子間
競合の対象端子として選択された場合は、入力端子２か
らＦ／Ｆ１６のクロック入力端子（ＣＫ）までの遅延時
間（Ｔｃ）を計算した後、Ｆ／Ｆ１６のデータ端子
（Ｄ）から外部入力端子１までの遅延時間（Ｔｄ）を計
算し、前記同様の判定方法で競合動作の判定を行なう。

【００２３】図４は、Ｆ／Ｆのデータ端子としてリセッ
ト端子（ＲＢ）も考慮した場合の例を説明するための図
である。図３との相違点は、リセット端子（RSET）５が
設けられているので、競合動作の判定は、Ｆ／Ｆ３４の
リセット端子（ＲＢ）に対しても、外部入力端子からの
遅延時間（Ｔｄ）を計算し、競合動作の判定を行なうこ
とである。

【００２４】次に、本発明の第２の実施形態について図
面を参照して説明する。図２は、本発明の第２の実施形
態に係る競合動作の判定方法に用いられるブロックトレ
ース方法のアルゴリズムを説明するための流れ図であ
る。また、図５は、競合動作検証対象の論理回路の構成
の一例を示す図である。

【００２５】図５において、１０７はＦ／Ｆブロック、
１０８〜１１１は外部入力端子、１０１〜１０６は、論
理回路を構成するためのブロックである。各ブロックの
遅延時間を４ｎｓ、Ｆ／Ｆブロック１０８のセットアッ
プ時間及びホールド時間を共に１ｎｓとする。

【００２６】図２の流れ図を参照して、本実施形態の動
作を説明する。なお、図２の流れ図において、回路接続
情報の読み込み、回路素子遅延情報の読み込み、未検証
の外部入力端子の存在の有無の判定等のステップは省略
されている。以下では、図６は図５に示す論理回路に、
本実施形態の競合動作の判定方法を適用した場合のトレ
ース図を示している。図６において、ブロック中の数字
は、トレースの順序を示している。

【００２７】外部端子間競合検証の対象となる外部入力
端子（ＥＸＴ１）108をスタートポイントとし（ステッ
プS201）、Ｆ／Ｆブロック１０７の入力端子までのパス
をトレースする。その際、スタートポイントからＦ／Ｆ
の入力端子までの遅延値を回路素子の遅延情報を基に計
算する。

【００２８】図５に示す論理回路において外部入力端子
（ＥＸＴ１）から開始して到達する端子は、Ｆ／Ｆブロ
ック（ｆ）107のデータ端子（Ｄ）である。すなわち、
ステップS203のクロック端子の判定は「ＮＯ」とされ、
ステップＳ205に分岐する。

【００２９】外部入力端子（ＥＸＴ１）108からＦ／Ｆ
ブロック（ｆ）107までの遅延値（Ｔｄ）は４ｎｓであ
る。

【００３０】次に、Ｆ／Ｆブロック（ｆ）107のクロッ
ク端子（Ｃ）から外部入力端子に到達するまで後方トレ
ースを行う（ステップＳ206）。

【００３１】外部端子間競合で不良となるのは、トレー
スした遅延が外部入力端子（ＥＸＴ１）108からＦ／Ｆ
ブロック（ｆ）107までの遅延値である４ｎｓから、Ｆ
／Ｆブロック（ｆ）のホールド値１ｎｓを差し引いた値
（＝Ｔｄ−Ｔhold）である３ｎｓよりも大きく、４ｎｓ
にＦ／Ｆブロックのセットアップ値１ｎｓを加算した値
（＝Ｔｄ＋Ｔsetup）である５ｎｓよりも小さい場合で
ある。この範囲外であれば、エラーにはならない。

【００３２】図６を参照して、まずＦ／Ｆブロック
（ｆ）のクロック端子（Ｃ）からブロック（ｅ）までト
レースし、ブロック（ｅ）までの遅延値（Ｔｃ）を計算
する（ステップＳ208）。計算結果の４ｎｓは、Ｔｄ＋
Ｔsetup値である５ｎｓよりも小さいため、図２のステ
ップＳ210の判定において、Ｔｃ−Ｔｄ＜Ｔsetupであ
り、更に後方トレースを行う（ステップＳ211からステ
ップＳ206へ帰還）。

【００３３】図６を参照して、後方トレースにおいて、
ブロック（ｅ）の次のブロック（すなわち前段のブロッ
ク）として２つのブロック（ｄ）とブロック（ｇ）が存
在する。

【００３４】まず、ブロック（ｄ）までをトレースし、
ブロックｄまでの遅延値を計算する。計算結果の８ｎｓ
は、Ｔｄ＋Ｔsetup値である５ｎｓよりも大きいため、
図２のステップＳ210の判定においてＴｃ−Ｔｄ＞Ｔset
upが成り立ち、これ以上の後方トレースは行わない。

【００３５】これは、更に後方トレースを行って外部入
力端子に到達したとしても、Ｆ／Ｆブロック（ｆ）のホ
ールド値を満足することはわかっているため、外部端子
間競合不良となることはないので、後方トレースを中止
するものである。

【００３６】次に、別のパスとしてブロック（ｇ）まで
をトレースし、ブロック（ｇ）までの遅延値（Ｔｃ）を
計算する。計算結果は８ｎｓであるため、ブロック
（ｄ）の時と同様に、図２のステップＳ210の判定にお
いてＴｃ−Ｔｄ＞Ｔsetupが成り立ち、これ以上トレー
スしても外部端子間競合不良となることはないので、ト
レースを中止する。

【００３７】一方、外部入力端子から開始して到達する
端子がＦ／Ｆブロック（ｆ）107のクロック端子（Ｃ）
である場合には、この外部入力端子からフリップフロッ
プ（ｆ）107のクロック端子（Ｃ）までの遅延時間をＴ
ｃとし（たとえばＥＸＴ２からブロック102、105、106
を介してＦ／Ｆのクロック端子（Ｃ）に到達した場合に
はＴｃは１２ｎｓ、ＥＸＴ４からブロック104、106を介
してＦ／Ｆ107のクロック端子（Ｃ）に到達した場合に
はＴｃは８ｎｓ）、フリップフロップ（ｆ）のデータ端
子（Ｄ）を起点とし（ステップＳ204）、データ信号を
駆動しているゲート回路の方向に後方トレースを行い
（ステップＳ206）、ブロック（ａ）までの遅延値（Ｔ
ｄ）を計算する（ステップＳ207）。計算結果の４ｎｓ
は、Ｔｃ＋Ｔhold値である１３ｎｓ又は９ｎｓよりも小
さいため、図２のステップＳ209の判定において、Ｔｄ
−Ｔｃ＜Ｔholdであり、更に後方トレースを行う（ステ
ップＳ211）。そして、ステップＳ211の判定において外
部入力端子方向にブロックはもはや存在しないため、Ｔ
ｄ−Ｔｃ＜Ｔholdとなりホールドエラーの競合動作と判
断する。

【００３８】これに対してステップＳ209の判定におい
て、ＴｄがＴｃにフリップフロップのホールド時間を加
算した値よりも大きい（Ｔｄ−Ｔｃ＞Ｔhold）場合、後
方トレースを中止する。

【００３９】本発明の第３の実施形態について図面を参
照して説明する。図７は、図５の論理回路に本発明の第
３の実施形態を適用した場合のトレース図である。図７
において、ブロック中の数字は、トレース順序を示す。
外部から外部入力端子への入力信号の到達時刻に最大２
ｎｓの２ｎｓがあるものとする。

【００４０】外部端子間競合不良のエラーとなるのは、
トレースした遅延が外部入力端子（ＥＸＴ１）からＦ／
Ｆブロック（ｆ）までの遅延である４ｎｓから、Ｆ／Ｆ
ブロック（ｆ）のホールド値１ｎｓと外部端子間スキュ
ー値２ｎｓを差し引いた値（＝Ｔｄ−Ｔhold−Ｔｓ）で
ある１ｎｓよりも大きく、４ｎｓにＦ／Ｆブロック
（ｆ）のセットアップ値１ｎｓと外部端子間スキュー値
２ｎｓを加算した値（＝Ｔｄ＋Ｔsetup＋Ｔｓ）である
７ｎｓよりも小さい場合である。その範囲外であればエ
ラーにならない。

【００４１】図６を参照して説明した前記第２の実施形
態と同じように、ブロック（ｄ）までと、ブロック
（ｇ）までの後方トレースを行い、遅延値８ｎｓは、Ｔ
ｄ＋Ｔsetup＋Ｔｓ値である７ｎｓよりも大きいので、
これらブロックからの後方トレースを中止する。

【００４２】

【発明の効果】以上説明したように、本発明の競合の判
定方法によれば、テストパタンを使用することなく、回
路接続情報と回路素子遅延情報とを入力とした遅延計算
プログラムを用いるため、検証時間を大幅に短縮すると
いう効果を有する。

【００４３】一般的に、テストパタンを使用しないで各
経路の遅延時間を求めるパス解析は、テストパタンを使
用する論理シミュレーションより実効時間は短いため
に、従来の方法では、複数回論理シミュレーションを行
わなければならないからである。

【００４４】また、競合動作の判定において外部入力端
子からのクロック遅延時間と外部端子からのデータ遅延
時間の比較を行うために、論理回路をトレースする際、
データ遅延とクロック遅延との差がＦ／Ｆのホールド
値、セットアップ値よりも大きくなった時点でトレース
を中止すること、Ｆ／Ｆのホールド値やセットアップ値
とスキュー値を加算値よりも大きくなった時点でトレー
スを中止することにより、パス解析のトレースする範囲
を制限することができ、このため、検証時間を短縮する
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の判定方法の処理動作
を説明するための流れ図である。

【図２】本発明の第２の実施形態の判定方法の処理動作
を説明するための流れ図である。

【図３】本発明の第１の実施形態の判定方法を具体的に
説明するための論理回路の一例を示す図である。

【図４】本発明の第１の実施形態の判定方法を具体的に
説明するための論理回路の別の例を示す図である。

【図５】本発明の第２の実施形態の判定方法を具体的に
説明するための論理回路の一例を示す図である。

【図６】本発明の第２の実施形態を図５に示す論理回路
に適用した場合のトレース順序を示す図である。

【図７】本発明の第３の実施形態を図５に示す論理回路
に適用した場合のトレース順序を示す図である。

【図８】従来の競合動作判定方法を説明するための模式
図である。

【符号の説明】

１、２、３、４、５、１０８〜１１１外部入力端子１６、２２、３４、４０、１０７Ｆ／Ｆブロック１０、２４、２８、４２、４６、１０１〜１０６論理
ブロック２６、４４、４８、１２、１４、１８、２０、３０、３
２、３６、３８論理ブロック

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G01R 31/319 G01R 31/28 H03K 19/00

Claims

(57)【特許請求の範囲】

【請求項１】１又は複数のゲート回路、及びフリップフ
ロップを含む論理回路への外部入力端子から該フリップ
フロップまでの遅延時間差による競合動作の検証を行な
う方法において、選択された一の外部入力端子を起点とし入力信号が駆動
するゲート回路方向に前記フリップフロップの入力端子
までトレースを行ない前記外部入力端子と前記フリップ
フロップの入力端子までの遅延時間（「第１の遅延時
間」という）を計算し、到達した前記フリップフロップの入力端子がデータ端子
の場合には、前記第１の遅延時間をＴｄとし、前記フリ
ップフロップのクロック端子を起点として、クロック信
号を駆動しているゲート回路の方向に後方トレースを行
い、到達した他の外部入力端子と起点までの第２の遅延
時間を計算して前記第２の遅延時間をＴｃとし、到達した前記フリップフロップの入力端子がクロック端
子の場合には、前記第１の遅延時間をＴｃとし、前記フ
リップフロップのデータ端子を起点とし、データ信号を
駆動しているゲート回路の方向に後方トレースを行い、
到達した第２の外部入力端子と起点までの第２の遅延時
間を計算して前記第２の遅延時間をＴｄとし、前記Ｔｄから前記Ｔｃを引いた値が、前記フリップフロ
ップのホールド時間より小さいか、又は、前記Ｔｃから
前記Ｔｄを引いた値が前記フリップフロップのセットア
ップ時間よりも小さい場合に、競合動作と判定すること
を特徴とする競合動作の判定方法。
【請求項２】前記後方トレースにおける、起点からトレ
ース途中のゲート回路までの遅延時間が、前記フリップ
フロップのクロック端子を起点とする場合には、前記Ｔ
ｄに前記フリップフロップのセットアップ時間を加算し
た値よりも大きい場合と、前記フリップフロップのデータ端子を起点とする場合に
は、前記Ｔｃに前記フリップフロップのホールド時間を
加算した値よりも大きい場合に、前記後方トレースを中
止することを特徴とする請求項１記載の競合動作の判定
方法。
【請求項３】外部からの外部入力端子間の遅延差を前記
遅延時間に挿入することを特徴とする請求項２記載の競
合動作の判定方法。