JP2853619B2 - 論理遅延シミュレーション方法 - Google Patents
論理遅延シミュレーション方法Info
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- JP2853619B2 JP2853619B2 JP7303207A JP30320795A JP2853619B2 JP 2853619 B2 JP2853619 B2 JP 2853619B2 JP 7303207 A JP7303207 A JP 7303207A JP 30320795 A JP30320795 A JP 30320795A JP 2853619 B2 JP2853619 B2 JP 2853619B2
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Description
【０００１】
【発明の属する技術分野】本発明は論理遅延シミュレー
ション方法に関し、特に入力論理信号の第１論理レベル
と第２論理レベルとの間の遷移に応答して論理回路素子
の出力論理信号の遅延時間を検証する論理遅延シミュレ
ーション方法に関するものである。
ション方法に関し、特に入力論理信号の第１論理レベル
と第２論理レベルとの間の遷移に応答して論理回路素子
の出力論理信号の遅延時間を検証する論理遅延シミュレ
ーション方法に関するものである。
【０００２】
【従来の技術】図４は従来のこの種の論理遅延シミュレ
ーションの例を説明するための図であり、（ａ）はシミ
ュレーション対象のゲート（アンドゲート）２０を示
し、（ｂ）はその入出力信号の真理値表、（ｃ）はその
伝搬遅延時間表、（ｄ）は入出力シミュレーション波形
のタイムチャートの一例を夫々示している。
ーションの例を説明するための図であり、（ａ）はシミ
ュレーション対象のゲート（アンドゲート）２０を示
し、（ｂ）はその入出力信号の真理値表、（ｃ）はその
伝搬遅延時間表、（ｄ）は入出力シミュレーション波形
のタイムチャートの一例を夫々示している。
【０００３】（ｃ）に示した伝搬遅延時間表において、
Ａ→Ｙ（ＬＬ）は、入力Ａに“Ｌ”レベルが入力され出
力Ｙに“Ｌ”レベルが出力されたときの遅延時間Ｔpdが
ＴpdALであることを示しており、他も同様であるとす
る。
Ａ→Ｙ（ＬＬ）は、入力Ａに“Ｌ”レベルが入力され出
力Ｙに“Ｌ”レベルが出力されたときの遅延時間Ｔpdが
ＴpdALであることを示しており、他も同様であるとす
る。
【０００４】論理回路素子であるゲートの遅延時間Ｔpd
は、各ゲートの入力と出力との組合わせ毎に、図３
（ｃ）の如く、予め設定されており、このＴpdはＩＣの
動作環境（電源電圧ＶDDや周囲温度等）及びＩＣの製造
ばらつき等を考慮して、最も遅延が大きくなる条件と、
最も遅延が少なくなる条件と、更にはその中心条件とい
うように各条件毎に設定されている。あるいは、変換係
数により各条件間の換算が行える場合もある。
は、各ゲートの入力と出力との組合わせ毎に、図３
（ｃ）の如く、予め設定されており、このＴpdはＩＣの
動作環境（電源電圧ＶDDや周囲温度等）及びＩＣの製造
ばらつき等を考慮して、最も遅延が大きくなる条件と、
最も遅延が少なくなる条件と、更にはその中心条件とい
うように各条件毎に設定されている。あるいは、変換係
数により各条件間の換算が行える場合もある。
【０００５】更に、特開平５−３５８１７号公報に示さ
れる様に、ゲートの入出力レベルやゲートの状態を、
“Ｈ”，“Ｌ”の各論理レベルの他に、“Ｈ”か“Ｌ”
か不定である“Ｘ”の３値で表してシミュレーションを
行う例もある。
れる様に、ゲートの入出力レベルやゲートの状態を、
“Ｈ”，“Ｌ”の各論理レベルの他に、“Ｈ”か“Ｌ”
か不定である“Ｘ”の３値で表してシミュレーションを
行う例もある。
【０００６】
【発明が解決しようとする課題】従来のこの様なシミュ
レーション方式の問題は、ＩＣ内の遅延のばらつきを考
慮したシミュレーションが行えないということである。
これは、ＩＣ内の製造ばらつきや環境のばらつきを無視
し、ＩＣ内は全て同一動作条件であるとして遅延時間Ｔ
pdを予め設定していることに起因するためである。
レーション方式の問題は、ＩＣ内の遅延のばらつきを考
慮したシミュレーションが行えないということである。
これは、ＩＣ内の製造ばらつきや環境のばらつきを無視
し、ＩＣ内は全て同一動作条件であるとして遅延時間Ｔ
pdを予め設定していることに起因するためである。
【０００７】本発明の目的は、従来のシミュレーション
では実現不可能であったＩＣ内の遅延ばらつきを考慮し
た遅延シミュレーション方法を提供することである。
では実現不可能であったＩＣ内の遅延ばらつきを考慮し
た遅延シミュレーション方法を提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、論理回
路素子の内部遅延ばらつきが発生している状態を示すた
めに第１論理レベルと第２論理レベルとの間の不確定レ
ベルを設定しておき、この不確定レベルに基づく遅延ば
らつき時間を考慮しつつ入力論理信号の前記第１論理レ
ベルと前記第２論理レベルとの間の遷移に応答して前記
論理回路素子の出力論理信号の遅延時間を検証する論理
遅延シミュレーション方法であって、前記論理回路素子
の入出力真理値表中に、前記入力論理信号と前記出力論
理信号の各不確定レベルを示す不確定レベル情報を、前
記第１及び第２論理レベルの他に付加し、前記入出力真
理値表を参照して出力論理信号レベルを決定し、この決
定後の出力論理信号レベルとレベル遷移後の入力論理信
号レベルとに基づき、前記論理回路素子の入出力論理レ
ベルに対応する遅延時間を予め設定した遅延時間表を参
照して遅延時間の検証をなすようにしたことを特徴とす
る論理遅延シミュレーション方法が得られる。
路素子の内部遅延ばらつきが発生している状態を示すた
めに第１論理レベルと第２論理レベルとの間の不確定レ
ベルを設定しておき、この不確定レベルに基づく遅延ば
らつき時間を考慮しつつ入力論理信号の前記第１論理レ
ベルと前記第２論理レベルとの間の遷移に応答して前記
論理回路素子の出力論理信号の遅延時間を検証する論理
遅延シミュレーション方法であって、前記論理回路素子
の入出力真理値表中に、前記入力論理信号と前記出力論
理信号の各不確定レベルを示す不確定レベル情報を、前
記第１及び第２論理レベルの他に付加し、前記入出力真
理値表を参照して出力論理信号レベルを決定し、この決
定後の出力論理信号レベルとレベル遷移後の入力論理信
号レベルとに基づき、前記論理回路素子の入出力論理レ
ベルに対応する遅延時間を予め設定した遅延時間表を参
照して遅延時間の検証をなすようにしたことを特徴とす
る論理遅延シミュレーション方法が得られる。
【０００９】
【発明の実施の形態】本発明の作用について述べると、
ゲートの状態としてＩＣ内の遅延ばらつきを発生してい
る状態Ｓを“Ｈ”，“Ｌ”の各状態の他に新たに設定
し、この“Ｓ”レベルが“Ｈ”，“Ｌ”レベルと同様に
ゲートへ入力された場合の遅延検証を行うことで、入出
力信号の組合わせだけでＩＣ内の遅延ばらつきを考慮可
能としている。
ゲートの状態としてＩＣ内の遅延ばらつきを発生してい
る状態Ｓを“Ｈ”，“Ｌ”の各状態の他に新たに設定
し、この“Ｓ”レベルが“Ｈ”，“Ｌ”レベルと同様に
ゲートへ入力された場合の遅延検証を行うことで、入出
力信号の組合わせだけでＩＣ内の遅延ばらつきを考慮可
能としている。
【００１０】以下に図面を用いて本発明の実施例につい
て説明する。
て説明する。
【００１１】図１は本発明の実施例の動作を示す処理フ
ローであり、図２は本発明の実施例の遅延検証を説明す
るための具体例図である。
ローであり、図２は本発明の実施例の遅延検証を説明す
るための具体例図である。
【００１２】先ず、図２を参照すると、（ａ）はシミュ
レーション対象のゲートを示しており、バッファゲート
１０の場合である。（ｂ）はその入出力シミュレーショ
ン波形のタイミングチャートであり、（ｃ）はその入出
力真理値表、（ｄ）はその伝搬遅延時間表を示してい
る。
レーション対象のゲートを示しており、バッファゲート
１０の場合である。（ｂ）はその入出力シミュレーショ
ン波形のタイミングチャートであり、（ｃ）はその入出
力真理値表、（ｄ）はその伝搬遅延時間表を示してい
る。
【００１３】（ｃ）の入出力真理値表に示す如く、２つ
の論理レベル“Ｈ”，“Ｌ”の他に“Ｓ”なる不確定レ
ベルを設定している。この“Ｓ”レベルはゲート内の遅
延ばらつきが発生している状態に相当するものであり、
“Ｈ”，“Ｌ”の両確定レベルに対して不確定レベルで
ある。
の論理レベル“Ｈ”，“Ｌ”の他に“Ｓ”なる不確定レ
ベルを設定している。この“Ｓ”レベルはゲート内の遅
延ばらつきが発生している状態に相当するものであり、
“Ｈ”，“Ｌ”の両確定レベルに対して不確定レベルで
ある。
【００１４】ゲート１０は、（ｃ）の入出力真理値表に
示す如く、“Ｈ”レベルが入力されると“Ｈ”レベルを
出力し、“Ｌ”レベルが入力されると“Ｌ”レベルを出
力する。また、“Ｓ”レベルが入力されると“Ｓ”レベ
ルを出力することになる。
示す如く、“Ｈ”レベルが入力されると“Ｈ”レベルを
出力し、“Ｌ”レベルが入力されると“Ｌ”レベルを出
力する。また、“Ｓ”レベルが入力されると“Ｓ”レベ
ルを出力することになる。
【００１５】（ｄ）を参照すると、ゲート１０の伝搬遅
延時間表であり、表中において、Ａ→Ｙ（ＬＬ）は、入
力Ａに“Ｌ”レベルが入力され出力Ｙに“Ｌ”レベルが
出力されたときのＴpdがＴpdL とＴSLであることを示し
ており、他も同様であるものとする。
延時間表であり、表中において、Ａ→Ｙ（ＬＬ）は、入
力Ａに“Ｌ”レベルが入力され出力Ｙに“Ｌ”レベルが
出力されたときのＴpdがＴpdL とＴSLであることを示し
ており、他も同様であるものとする。
【００１６】（ｂ）のバッファゲート１０のシミュレー
ション波形に示す如く、入力Ａに時間ｔ１までは“Ｌ”
レベル、時間ｔ１〜ｔ２は“Ｓ”レベル、時間ｔ２以降
は“Ｈ”レベルの信号が夫々入力された場合、出力信号
は、図２（ｃ）の真理値表より“Ｌ”→“Ｓ”→“Ｈ”
と変化する信号が出力されることがシミュレートされ
る。
ション波形に示す如く、入力Ａに時間ｔ１までは“Ｌ”
レベル、時間ｔ１〜ｔ２は“Ｓ”レベル、時間ｔ２以降
は“Ｈ”レベルの信号が夫々入力された場合、出力信号
は、図２（ｃ）の真理値表より“Ｌ”→“Ｓ”→“Ｈ”
と変化する信号が出力されることがシミュレートされ
る。
【００１７】この出力信号の変化時間は、図１（ｄ）の
遅延時間表より、“Ｌ”→“Ｓ”の変化時間は、ｔ１＋
ＴpdS となる。同様に“Ｓ”→“Ｈ”の変化時間は、ｔ
２＋ＴpdH に遅延ばらつきによる遅延増加分ＴSHを加え
たｔ２＋ＴpdH ＋ＴSHとなる。
遅延時間表より、“Ｌ”→“Ｓ”の変化時間は、ｔ１＋
ＴpdS となる。同様に“Ｓ”→“Ｈ”の変化時間は、ｔ
２＋ＴpdH に遅延ばらつきによる遅延増加分ＴSHを加え
たｔ２＋ＴpdH ＋ＴSHとなる。
【００１８】以上の説明に基づき、図１の本発明の実施
例のフローチャートを説明する。ゲート１０への入力論
理信号Ａである入力パターン１において、レベル遷移が
あったかどうかが監視される（ステップ２）。レベル遷
移があると、入出力真理値表４（図２（ｃ））が参照さ
れて、レベル遷移後の入力レベルに対する出力レベルが
決定される（ステップ３）。
例のフローチャートを説明する。ゲート１０への入力論
理信号Ａである入力パターン１において、レベル遷移が
あったかどうかが監視される（ステップ２）。レベル遷
移があると、入出力真理値表４（図２（ｃ））が参照さ
れて、レベル遷移後の入力レベルに対する出力レベルが
決定される（ステップ３）。
【００１９】こうして決定された出力レベルとレベル遷
移後の入力レベルとに基づき、伝搬遅延時間表６（図２
（ｄ））が参照されてＴpd，ＴS が決定されることにな
る（ステップ５）。そして、再びステップ２へ戻り同一
処理が行われる。
移後の入力レベルとに基づき、伝搬遅延時間表６（図２
（ｄ））が参照されてＴpd，ＴS が決定されることにな
る（ステップ５）。そして、再びステップ２へ戻り同一
処理が行われる。
【００２０】図３はシミュレーション対象が２入力アン
ドゲート２０の場合の例を示している。（ａ）はその等
価回路図、（ｂ）はその入出力真理値表、（ｃ）はその
伝搬遅延時間表、（ｄ）はその入出力シミュレーション
波形のタイミングチャートの一例を夫々示すものであ
る。
ドゲート２０の場合の例を示している。（ａ）はその等
価回路図、（ｂ）はその入出力真理値表、（ｃ）はその
伝搬遅延時間表、（ｄ）はその入出力シミュレーション
波形のタイミングチャートの一例を夫々示すものであ
る。
【００２１】図３（ｄ）のシミュレーション波形をもと
に本実施例の遅延シミュレーションの動作を説明する。
時間ｔ１において入力Ａの信号が“Ｌ”→“Ｓ”に変化
する。出力Ｙにこの“Ｌ”→“Ｓ”の変化が現れるの
は、ｔ１にＴpdASを加えた時間ｔ１＋ＴpdASである。
に本実施例の遅延シミュレーションの動作を説明する。
時間ｔ１において入力Ａの信号が“Ｌ”→“Ｓ”に変化
する。出力Ｙにこの“Ｌ”→“Ｓ”の変化が現れるの
は、ｔ１にＴpdASを加えた時間ｔ１＋ＴpdASである。
【００２２】次に、時間ｔ３において、入力Ｂの信号が
“Ｈ”→“Ｓ”と変化するが、入力Ａの信号は“Ｓ”の
ため出力Ｙの信号は“Ｓ”のまま変化しない。
“Ｈ”→“Ｓ”と変化するが、入力Ａの信号は“Ｓ”の
ため出力Ｙの信号は“Ｓ”のまま変化しない。
【００２３】更に、時間ｔ２において、入力Ａの信号が
“Ｓ”→“Ｈ”に変化するが、入力Ｂの信号が“Ｓ”の
ため出力Ｙの信号は時間ｔ３と同様に“Ｓ”のまま変化
しない。
“Ｓ”→“Ｈ”に変化するが、入力Ｂの信号が“Ｓ”の
ため出力Ｙの信号は時間ｔ３と同様に“Ｓ”のまま変化
しない。
【００２４】最後に、時間ｔ４において、入力Ｂの信号
が“Ｓ”→“Ｌ”に変化すると、出力Ｙの信号は“Ｓ”
→“Ｌ”に変化する。この変化は、時間ｔ４にアンドゲ
ート２０のＢ→Ｙ（ＬＬ）のＴpdBLとＴSBL を加えた時
間ｔ４＋ＴpdBL＋ＴSBL において出力Ｙに現れる。
が“Ｓ”→“Ｌ”に変化すると、出力Ｙの信号は“Ｓ”
→“Ｌ”に変化する。この変化は、時間ｔ４にアンドゲ
ート２０のＢ→Ｙ（ＬＬ）のＴpdBLとＴSBL を加えた時
間ｔ４＋ＴpdBL＋ＴSBL において出力Ｙに現れる。
【００２５】図４は従来の遅延シミュレーションによっ
て図３と同様の波形によるアンドゲート２０のシミュレ
ーション波形を表したものである。本発明の遅延シミュ
レーションではシミュレートされていた出力信号の遅延
ばらつきによる状態が、従来の遅延シミュレーションで
はシミュレートすることができない。
て図３と同様の波形によるアンドゲート２０のシミュレ
ーション波形を表したものである。本発明の遅延シミュ
レーションではシミュレートされていた出力信号の遅延
ばらつきによる状態が、従来の遅延シミュレーションで
はシミュレートすることができない。
【００２６】
【発明の効果】叙上の如く、本発明によれば、ＩＣ内の
遅延ばらつき状態を示す状態情報を設定し、この遅延ば
らつき状態の影響による遅延増加分を表す遅延時間も設
定することにより、ＩＣ内部の遅延ばらつきによる影響
を考慮した論理遅延シミュレーションが可能になるとい
う効果がある。
遅延ばらつき状態を示す状態情報を設定し、この遅延ば
らつき状態の影響による遅延増加分を表す遅延時間も設
定することにより、ＩＣ内部の遅延ばらつきによる影響
を考慮した論理遅延シミュレーションが可能になるとい
う効果がある。
【図１】本発明の実施例の処理を示すフローチャートで
ある。
ある。
【図２】（ａ）はシミュレーション対象のゲートの等価
回路図、（ｂ）はその入出力シミュレーション波形のタ
イミングチャートの一例、（ｃ）はその入出力真理値
表、（ｄ）はその伝搬遅延時間表を夫々示す図である。
回路図、（ｂ）はその入出力シミュレーション波形のタ
イミングチャートの一例、（ｃ）はその入出力真理値
表、（ｄ）はその伝搬遅延時間表を夫々示す図である。
【図３】（ａ）はシミュレーション対象のゲートの等価
回路図、（ｂ）はその入出力真理値表、（ｃ）はその伝
搬遅延時間表、（ｄ）はその入出力シミュレーション波
形のタイミングチャートの一例を夫々示す図である。
回路図、（ｂ）はその入出力真理値表、（ｃ）はその伝
搬遅延時間表、（ｄ）はその入出力シミュレーション波
形のタイミングチャートの一例を夫々示す図である。
【図４】従来のシミュレーションの例を説明する図であ
り、（ａ）はシミュレーション対象のゲートの等価回路
図、（ｂ）はその入出力真理値表、（ｃ）はその伝搬遅
延時間表、（ｄ）はその入出力シミュレーション波形の
タイミングチャートの一例を夫々示す図である。
り、（ａ）はシミュレーション対象のゲートの等価回路
図、（ｂ）はその入出力真理値表、（ｃ）はその伝搬遅
延時間表、（ｄ）はその入出力シミュレーション波形の
タイミングチャートの一例を夫々示す図である。
１ 入力パターン ４ 入出力真理値表 ６ 遅延時間表 １０ バッファゲート ２０ アンドゲート
Claims (2)
- 【請求項１】 論理回路素子の内部遅延ばらつきが発生
している状態を示すために第１論理レベルと第２論理レ
ベルとの間の不確定レベルを設定しておき、この不確定
レベルに基づく遅延ばらつき時間を考慮しつつ入力論理
信号の前記第１論理レベルと前記第２論理レベルとの間
の遷移に応答して前記論理回路素子の出力論理信号の遅
延時間を検証する論理遅延シミュレーション方法であっ
て、前記論理回路素子の入出力真理値表中に、前記入力
論理信号と前記出力論理信号の各不確定レベルを示す不
確定レベル情報を、前記第１及び第２論理レベルの他に
付加し、前記入出力真理値表を参照して出力論理信号レ
ベルを決定し、この決定後の出力論理信号レベルとレベ
ル遷移後の入力論理信号レベルとに基づき、前記論理回
路素子の入出力論理レベルに対応する遅延時間を予め設
定した遅延時間表を参照して遅延時間の検証をなすよう
にしたことを特徴とする論理遅延シミュレーション方
法。 - 【請求項２】 前記遅延時間表中に、前記不確定レベル
に基づく遅延ばらつき時間による遅延増加分を予め付加
したことを特徴とする請求項１記載の論理遅延シミュレ
ーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7303207A JP2853619B2 (ja) | 1995-11-22 | 1995-11-22 | 論理遅延シミュレーション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7303207A JP2853619B2 (ja) | 1995-11-22 | 1995-11-22 | 論理遅延シミュレーション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09146980A JPH09146980A (ja) | 1997-06-06 |
| JP2853619B2 true JP2853619B2 (ja) | 1999-02-03 |
Family
ID=17918177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7303207A Expired - Fee Related JP2853619B2 (ja) | 1995-11-22 | 1995-11-22 | 論理遅延シミュレーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853619B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4748349B2 (ja) * | 2005-03-04 | 2011-08-17 | 横河電機株式会社 | テスタシミュレーション装置及びテスタシミュレーション方法 |
| JP2011060131A (ja) * | 2009-09-11 | 2011-03-24 | Mitsubishi Electric Corp | タイミング検証装置およびタイミング検証方法 |
-
1995
- 1995-11-22 JP JP7303207A patent/JP2853619B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09146980A (ja) | 1997-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |